CN108028223A - 包含垂直共享位线的多层级三维存储器器件 - Google Patents

包含垂直共享位线的多层级三维存储器器件 Download PDF

Info

Publication number
CN108028223A
CN108028223A CN201680049440.3A CN201680049440A CN108028223A CN 108028223 A CN108028223 A CN 108028223A CN 201680049440 A CN201680049440 A CN 201680049440A CN 108028223 A CN108028223 A CN 108028223A
Authority
CN
China
Prior art keywords
level
layer
semiconductor
semiconductor channel
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680049440.3A
Other languages
English (en)
Other versions
CN108028223B (zh
Inventor
Z.卢
H.钱
J.阿尔斯梅尔
宫田幸儿
张彤
M.穆伊
J.卡伊
W.史
赵伟
胡晓龙
J.许
G.J.赫明克
C.佩蒂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN108028223A publication Critical patent/CN108028223A/zh
Application granted granted Critical
Publication of CN108028223B publication Critical patent/CN108028223B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

多层级存储器器件形成在衬底之上，使得存储器堆叠体结构穿过每个层内的绝缘层和电气导电层的交替堆叠体延伸。位线形成在具有半导体沟道之上的漏极区域的下卧层和具有在半导体沟道之下的漏极区域的上覆盖层之间，使得位线在下卧层和上覆盖层之间共享。源极线可以形成在每个层之上，其中源极区域上覆盖于半导体沟道和漏极区域。如果另一个层存在于源极线之上，那么源极线可以在两个垂直邻近层之间共享。

Description

包含垂直共享位线的多层级三维存储器器件
相关申请的交叉引用
本申请要求于2015年8月25日提交的美国非临时申请序列号14/834,943的优先权，前述申请的全部内容通过引用并入本文。
技术领域
本公开大体上涉及半导体器件的领域，并且具体涉及例如垂直NAND串的三维半导体器件以及其制造方法。
背景技术
在T.Endoh等的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell(具有堆叠的环绕栅极晶体管(S-SGT)结构的单元的新型超高密度存储器)”,IEDM Proc.(2001)33-36的文章中公开了具有每单元一个位的三维垂直NAND串。
发明内容
根据本公开的方面，提供多层级存储器器件，其包括第一层级、位线、第二层级：该第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体、以及每一个包含第一半导体沟道和接触第一半导体沟道的低端的第一层级顶部有源区域的第一垂直晶体管；该位线上覆盖于第一层级且电气短接于相应的第一层级顶部有源区域；并且该第二层级上覆盖于位线且包括第二绝缘层和第二电气导电层的第二交替堆叠体、以及每一个包含第二半导体沟道和接触第二半导体沟道的底端的第二层级底部有源区域的第二垂直晶体管。位线可以电气短接于相应的第二层级底部有源区域。
根据本公开的另一个方面，提供了制造多层级存储器器件的方法。第一层级形成在衬底之上。第一层级包括第一绝缘层和第一电气导电层的第一交替堆叠体，以及每一个包含第一半导体沟道和接触第一半导体沟道的上端的第一层级顶部有源区域的第一垂直晶体管。位线形成在第一层级之上。位线电气短接于相应的第一层级顶部有源区域。第二层级形成在位线之上。第二层级包括第二绝缘层和第二电气导电层的第二交替堆叠体，以及每一个包含第二半导体沟道和接触第二半导体沟道的下端的第二层级底部有源区域的第二垂直晶体管。位线电气短接于相应的第二层级底部有源区域。
根据本公开的方面，可以提供多层级存储器器件，其包括第一层级、位线、第二层级：该第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体、穿过第一交替堆叠体延伸且每一个包含第一半导体沟道的第一存储器堆叠体结构、以及接触每个第一半导体沟道的上端的第一层级漏极区域；该位线上覆盖于第一层级且电气短接于相应的第一层级漏极区域；并且该第二层级上覆盖于位线，并且包括第二绝缘层和第二电气导电层的第二交替堆叠体、穿过第二交替堆叠体延伸且每一个包含第二半导体沟道的第二存储器堆叠体结构、以及接触每个第二半导体沟道的下端的第二层级漏极区域。位线电气短接于相应的第二层级漏极区域。
根据本公开的另一个方面，提供了制造多层级存储器器件的方法。第一层级形成在衬底之上。第一层级包括第一绝缘材料和第一电气导电层的第一交替堆叠体、穿过第一交替堆叠体延伸且各自包含第一半导体沟道的第一存储器堆叠体结构、以及接触每个第一半导体沟道的上端的第一层级漏极区域。位线形成在第一层级之上。位线电气短接于相应的第一层级漏极区域。第二层级形成在位线之上。第二层级包括第二绝缘材料和第二电气导电层的第二交替堆叠体、穿过第二交替堆叠体延伸且各自包含第二半导体沟道的第二存储器堆叠体结构、以及接触每个第二半导体沟道的下端的第二层级漏极区域。位线电气短接于相应的第二层级漏极区域。
附图说明
图1是根据本公开的实施例的在形成包含交替的多个第一绝缘层和第一间隔体材料层的堆叠之后的示例性结构的垂直横截面图。
图2是根据本公开的实施例的在形成第一阶梯式表面和第一反向阶梯式的介电材料部分之后的示例性结构的垂直横截面图。
图3A是根据本公开的实施例在形成第一源极接触沟槽和第一层级源极区域之后的示例性结构的垂直横截面图。
图3B是图3A的示例性结构的自顶向下的视图。
图4是根据本公开的实施例在用第一电气导电层替换第一间隔体材料层之后的示例性结构的垂直横截面图。
图5A是根据本公开的实施例的在形成各种接触通孔结构之后的示例性结构的垂直横截结构。
图5B是图5A的示例性结构的自顶向下的视图。
图6A是根据本公开的实施例沿着第一垂直平面形成第一层级、位线和附加的层级间互连结构之后的示例性结构的垂直横截面图。
图6B是沿着第二垂直平面的图6A的示例性结构的垂直横截面图。
图7A是根据本公开的实施例在沿着第一垂直平面形成第二层级和源极线之后的示例性结构的垂直横截面图。
图7B是沿着第一垂直平面的图7A的示例性结构的器件区域的垂直横截面图。
图7C是沿着第二垂直平面的图7A的示例性结构的器件区域的垂直横截面图。
图7D是图7C中插图D的放大视图。
图7E是图7C中插图E的放大视图。
图7F是图7A的示例性结构的外围器件区域的垂直横截面图。
图8是根据本公开的实施例在包含多于两个层级的另一个示例性结构的垂直横截面图。
图9是根据本公开实施例的又一个示例性结构的立体图。
具体实施方式
如上面所讨论的，本公开涉及三维存储器结构，诸如垂直NAND串和其它三维器件，以及其制造方法，以下描述了其各方面。本公开的实施例可以用来形成包含多级存储器结构的各种结构，其非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。在图示了元件的单个实例的情况下，可以复制元件的多个实例，除非相反地明确描述或清楚指示了不存在元件的复制。诸如“第一”、“第二”以及“第三”的序数仅用来识别相似元件，并且在本公开的说明书和权利要求中可能采用不同的序数。如本文中所使用的，第一元件位于第二元件“上”可以是位于第二元件的表面的外部侧上或在第二元件的内部侧上。如本文中所使用的，如果在第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用的，“层”是指包含具有基本上均匀厚度的区域的材料部分。层可以在下面或上面的结构的整体之上延伸，或可以具有小于下面或上面的结构的范围。此外，层可以为均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于任意水平平面的对之间，水平平面在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处。层可以水平地、垂直地，和/或沿着渐缩表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以在其上、在其上方，和/或在其之下具有一个或多个层。
如本文中所使用的，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外部电场调制的电流密度通过所述半导体沟道流动。。如本文中所使用的，“有源区”是指场效应晶体管的源极区或场效应晶体管的漏极区。“顶部有源区”是指位于另一场效应晶体管的有源区上方的场效应晶体管的有源区。“底部有源区”是指位于另一场效应晶体管的有源区之下的场效应晶体管的有源区。
单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个衬底上方的存储器阵列，而没有介于中间的衬底。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。与之相比，二维阵列可以分开地形成，并且然后封装在一起以形成非单片存储器器件。例如，已经通过在分开的衬底上形成存储器级并垂直地堆叠存储器级形成了非单片堆叠存储器，如专利号为5,915,167、题为“Three-dimensional StructureMemory(三维结构存储器)”的美国专利中所描述。衬底可以在接合之前被减薄或从存储器级移除，但因为存储器级初始地形成在分开的衬底之上，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文中所描述的各种实施例制造。
参考图1示出根据本公开的实施例的示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。示例性结构包含衬底，其可以是半导体衬底，例如硅晶片。衬底可以包含衬底半导体层10。衬底半导体层10是半导体材料层，并且可以包含至少一个单质半导体材料(例如硅)、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其它半导体材料。衬底半导体层10可以包括半导体衬底的上部分、位于衬底的上部分之上的半导体层或者掺杂半导体阱，该掺杂半导体阱位于半导体衬底的上部分中或是在位于衬底的上部分之上的半导体层中。
如本文中所使用的，“半导体材料”是指导电在从1.0×10-6S/cm至1.0×105S/cm的范围内的材料，并且一经用电掺杂剂适当掺杂，则能够产生导电在从1.0S/cm至1.0×105S/cm范围内的掺杂材料。如本文中所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构能带导带的n型掺杂剂。如本文中所使用的，“导电材料”是指导电大于1.0×105S/cm的材料。如本文中所使用的，“绝缘材料”或“电介质材料”是指导电小于1.0×10-6S/cm的材料。导电的全部测量在标准条件下进行。衬底半导体层10可以包含至少一个掺杂阱(为了清楚起见未示出)，其在其中具有基本上均匀的掺杂剂浓度。
示例性结构可以具有多个区域，以构建不同类型的器件。这样的区域可以包含，例如，器件区100、接触区300，以及外围器件区200。在一个实施例中，衬底半导体层10可以包含器件区100中的至少一个掺杂阱。如本文中所使用的，“掺杂阱”是指半导体材料的具有相同导电类型(其可以为p型或n型)和通体基本上相同水平的掺杂剂浓度的掺杂的部分。掺杂阱可以与衬底半导体层10相同或可以为衬底半导体层10的一部分。掺杂阱的导电类型在本文中称为第一导电类型，其可以为p型或n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在从1.0×1015/cm3至1.0×1018/cm3的范围内，虽然也可以采用更低或更高的掺杂剂浓度水平。如本文中所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
可选地，栅极介电层12可以形成在衬底半导体层10的上方。栅极介电层12可以用作第一源极选择栅极电极的栅极电介质。例如，栅极介电层12可以包含例如，硅氧化物和/或介电金属氧化物(例如HfO2、ZrO2、LaO2等)。栅极介电层12的厚度可以是在从3nm到30nm的范围中，但是还可以采用更小和更大的厚度。
第一材料层(其可以是第一绝缘层132)和第二材料层(其被称为第一间隔体材料层142)的第一交替堆叠体形成在衬底的顶表面之上，其可以是例如在栅极介电层12的顶表面上。如本文中所使用的，“材料层”是指在其整体中包含材料的层。如本文中所使用的,“间隔体材料层”是指位于两个其它材料层之间的材料层——即在上面的材料层与下面的材料层之间。
如本文中所使用的，第一元件和第二元件的交替堆叠体是指其中第一元件的实例和第二元件的示例交替的结构。第一元件中不是交替多重体的端部元件的每个示例在两侧由第二元件的两个实例邻接，并且第二元件中不是交替多重体的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件可以在其之间具有相同的厚度，或可以具有不同的厚度。第二元件可以具有其之间相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或开始于第二材料层的实例，并且可以终止于第一材料层的实例或终止于第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成单元，其在交替多重体内以周期重复。第一间隔体材料层可以形成作为电气导电层，或者可以在随后的工艺步骤中用电气导电层替换。
每个第一材料层包含第一材料，并且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是第一绝缘层132，并且每个第二材料层可以是第一牺牲材料层142。在这种情况下，堆叠体可以包含交替的多个第一绝缘层132和第一牺牲材料层142，并且构成包括第一绝缘层132和第一牺牲材料层142的交替层的原型堆叠体。如本文中所使用的，“原型”结构或者“处理中”的结构是指瞬态结构，该瞬态结构随后在其中至少一个组件的形状或组分中进行修改。
交替多层级的堆叠体在本文中称为交替堆叠体(132，142)。在一个实施例中，交替堆叠体(132，142)可以包含由第一材料构成的第一绝缘层132，以及由不同于第一绝缘层132的材料的第二材料构成的第一牺牲材料层142。第一绝缘层132的第一材料可以是至少一个绝缘材料。因此，每个第一绝缘层132可以是绝缘材料层。可以用于第一绝缘层132的绝缘材料包含但不限于硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物(例如铝氧化物、铪氧化物等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是硅氧化物。
第一牺牲材料层142的第二材料是可以相对第一绝缘层132的第一材料选择性地被移除的牺牲材料。如本文中所使用的，如果移除工艺以至少两倍于第二材料的移除的速率移除第一材料，则第一材料的移除是“相对”第二材料“有选择性”。第一材料的移除的速率对第二材料的移除的速率的比例在本文中称为第一材料相对于第二材料的移除工艺的“选择度”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或者导电材料。第一牺牲材料层142的第二材料可以随后用电气导电电极替换，该电气导电电极可以起到例如垂直NAND器件的控制栅极电极的作用。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，第一牺牲材料层142可以是第一间隔体材料层，其包括硅氮化物或者包含硅和锗中的至少一个的半导体材料。
在一个实施例中，第一绝缘层132可以包含硅氧化物，并且第一牺牲材料层可以包含硅氮化物第一牺牲材料层。可以例如由化学气相沉积(CVD)沉积第一绝缘层132的第一材料。例如，如果硅氧化物用于第一绝缘层132，则原硅酸四乙酯(TEOS)可以用作CVD工艺的前驱材料。可以例如由CVD或者原子层沉积(ALD)形成第一牺牲材料层142的第二材料。
第一牺牲材料层142可以适当地图案化，使得用第一牺牲材料层142的替换随后形成的导电材料部分可以用作电气导电电极，例如随后形成的单片三维NAND串存储器器件的控制栅极电极。堆叠体中顶部的和底部的栅极电极中的一个或多个栅极电极可以用作选择栅极电极。第一牺牲材料层142可以包括具有基本上平行于衬底半导体层10的主(如顶部)表面延伸的条状形状的部分。
第一绝缘层132和第一牺牲材料层142的厚度可以是在从20nm到50nm的范围中，但是也可以对每个第一绝缘层132和对每个第一牺牲材料层142采用更小或更大的厚度。第一绝缘层132和第一牺牲材料层142(或者层142的替换之后的栅极电极146)的对的重复的数量可以是范围为从2到1024、并且典型地从8到256，但是还可以采用更大数量的重复。在一个实施例中，交替堆叠体(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀的厚度。
可选地，绝缘帽层70可以形成在交替堆叠体(132,142)之上。绝缘帽层70包含不同于第一牺牲材料层142的材料的介电材料。在一个实施例中，绝缘帽层70可以包含可以用于如上所述的第一绝缘层132的介电材料。绝缘帽层70可以具有比第一绝缘层132中的每一个较大的厚度。绝缘帽层70可以例如由化学气相沉积进行沉积。在一个实施例中，绝缘帽层70可以是硅氧化物层。
参考图2，至少包含光刻胶层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(132,142)之上，并且可以光刻地图案化以在其中形成开口。光刻材料堆叠体中的图案可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻来转印穿过绝缘帽层70并且穿过交替堆叠体(132，142)的整体。交替堆叠体(132，142)在图案化的光刻材料堆叠体中的开口下面的部分被蚀刻，以形成第一存储器开口。换言之，图案化的光刻材料堆叠体中的图案穿过交替堆叠体(132,142)的转印形成延伸穿过交替堆叠体(132,142)的第一存储器开口。用于穿过交替堆叠体(132,142)的材料蚀刻的各向异性蚀刻工艺的化学工艺可以交替，以优化交替堆叠体(132,142)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，栅极介电层12可以用作交替堆叠体(132,142)和衬底之间的蚀刻停止层。第一存储器开口的侧壁可以是基本上垂直的，或者可以是锥形的。图案化的光刻材料堆叠体可以例如通过灰化被后续移除。
可以例如通过半导体材料的选择性外延，在每个第一存储器开口的底部处可选地形成外延沟道部分11。第一存储器堆叠体结构155可以形成在第一存储器开口中和在外延沟道部分11(如果存在的话)的顶部上。每个第一存储器堆叠体结构155可以包含存储器薄膜50和第一半导体沟道60。每个存储器薄膜可以包括从外到内形成至少一个阻挡电介质、存储器材料层和隧穿电介质。存储器材料层50可以包括多个电荷储存元件，例如电荷俘获介电层(例如硅氮化物层)的部分或多个浮置栅极。每个第一半导体沟道60包含用作半导体沟道的垂直部分的至少一个半导体材料层，并且可以包含外部半导体材料层601和内部半导体材料602。例如通过介电材料的沉积和凹陷，电介质芯62可以形成在每个第一半导体沟道60中的腔体内。漏极区域63可以形成在每个第一存储器开口的上部分中，使得漏极区域63接触第一半导体沟道60的上部分。每个漏极区域63是顶部有源区域，并且在本文中称为第一层级顶部有源区域，即位于第一层级内的的顶部有源区域。
可选的第一接触级别介电层71可以形成在衬底半导体层10之上。作为可选的结构，可以形成或者不形成第一接触级别介电层71。在形成第一接触级别介电层71的情况下，第一接触级别介电层71包含介电材料，例如硅氧化物、硅氮化物、硅氮氧化物、多孔的或无孔的有机硅酸盐玻璃(OSG)或其组合。如果使用有机硅酸盐玻璃，则有机硅酸盐玻璃可以掺杂或不掺杂氮。第一接触级别介电层71可以形成在包含绝缘帽层70的顶表面和漏极区域63的顶表面的水平平面之上。可以由化学气相沉积、原子层沉积(ALD)、旋涂或其组合来沉积第一接触级别介电层71。接触级别介电层71的厚度可以是在从10nm到300nm的范围中，但是还可以采用更小和更大的厚度。
在一个实施例中，第一接触级别介电层71可以形成作为自始至终地具有均匀厚度的介电材料层。第一接触级别介电层71可以形成作为单一的介电材料层，或者可以形成作为多个介电材料层的堆叠体。替代地，第一接触级别介电层71的形成可以与至少一个线级别的介电层(未示出)的形成合并。尽管采用其中第一接触级电介质层71是与可选的第二接触级电介质层或要后续沉积的至少一个线级电介质层分开的结构的实施例描述了本公开，但本文中明确预期其中第一接触级电介质层71和至少一个线级电介质层在相同的工艺步骤中形成和/或形成为相同的材料层的实施例。
可选地，例如通过施加光刻胶层且将光刻胶层图案化开口，并且通过穿过第一交替堆叠体(132,142)采用例如各向异性蚀刻的蚀刻来转印开口的图案，可以移除第一交替堆叠体(132,142)的部分(未示出)。穿过第一交替堆叠体(132,142)的整个厚度延伸的可选的沟槽可以形成在包含外围器件区域(未示出)的区域内。随后，该沟槽可以用例如硅氧化物的可选的介电材料填充。可以通过例如化学机械平坦化和/或凹陷蚀刻的平坦化工艺来从第一接触级别介电层71的顶表面的上方移除介电材料的多余的部分。在平坦化期间，第一接触级别介电层71的顶表面可以用作停止表面。沟槽中的剩余介电材料构成介电材料部分(未示出)。
在一个实施例中，可以例如通过掩模蚀刻工艺，从外围器件区域200移除第一接触级别介电层71、绝缘帽层70和第一交替堆叠体(132,142)。此外，通过图案化第一交替堆叠体(132,142)的部分，阶梯式腔体可以形成在接触区域300内。在本文中所使用的，“阶梯式腔体”是指具有阶梯式表面的腔体。如本文中所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集合，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指在邻接的表面的集合的高度中的垂直偏移。
阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状作为距衬底半导体层10的顶表面的垂直距离的函数以阶梯的形式改变。在一个实施例中，可以通过重复进行工艺步骤的集合来形成阶梯式腔体。工艺步骤的集合可以包含，例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔体的深度垂直地增加了一个或多个级别，该第二类型的蚀刻工艺横向地扩大了在随后的第一类型的蚀刻工艺中待垂直地蚀刻的区域。如本文中所使用的，包含交替堆叠体的结构的“级别”限定为结构内的第一材料层和第二材料层的对的相对位置。在形成所有阶梯式表面随后，可以例如通过灰化来移除用于形成阶梯式表面的掩模材料层。多个光刻胶层和/或多种蚀刻工艺可以用于形成阶梯式表面。
例如硅氧化物的介电材料沉积在阶梯式腔体中并且在外围器件区域200的外围器件之上。例如，可以通过化学机械平坦化(CMP)来从第一接触级别介电层71的顶表面的之上移除沉积的介电材料的多余部分。填充在接触区域300中的阶梯式腔体并且上覆盖于外围器件区域200中的衬底半导体层10的沉积的介电材料的剩余部分构成第一反向阶梯式介电材料部分165。如本文中所使用的，“反向阶梯式”元件是指具有阶梯式表面并且根据距元件所在的衬底上的顶表面的垂直距离单调地增加的水平横截面区域的元件。如果硅氧化物用作介电材料，第一反向阶梯式介电材料部分165的硅氧化物可以掺杂或不掺杂掺杂物，例如B、P和/或F。第一反向阶梯式介电材料部分165的顶表面可以与第一接触级别介电层71的顶表面共面。
参考图3A和3B，可以穿过第一反向阶梯式介电材料部分165和/或穿过第一接触级别介电层71和/或穿过交替堆叠体(132,142)可选地形成第一介电支撑柱7P。图3B中的平面A-A’对应于图3A的垂直横截面图的平面。在一个实施例中，第一介电支撑柱7P可以形成在位于相邻于器件区域100的接触区域300中。可以例如通过形成穿过第一反向阶梯式的介电材料部分165和/或穿过第一交替堆叠体(132,142)延伸且至少延伸到衬底半导体层10的顶表面的开口，并且通过用介电材料(该介电材料对于将用于移除第一牺牲材料层142的蚀刻化学工艺有抵抗力)填充开口，来形成第一介电支撑柱7P。
在一个实施例中，第一介电支撑柱7P可以包含硅氧化物和/或例如铝氧化物的介电金属氧化物。在一个实施例中，介电材料的与第一介电支撑柱7P的沉积同时地沉积在第一接触级别介电层71之上的部分可以作为第二接触级别介电层73存在于第一接触级别介电层71之上。第一介电支撑柱7P和第二接触级别介电层73中的每一个是可选的结构。同样地，第二接触级别介电层73可以存在或不存在于绝缘帽层70和第一反向阶梯式的介电材料部分165之上。第一接触级别介电层71和第二接触级别介电层73在本文中共同被称为至少一个接触级别介电层(71,73)。在一个实施例中，至少一个接触级别介电层(71,73)可以包含第一接触级别介电层和第二接触级别介电层两者(71,73)，并且可选地包含可以随后形成的任何附加的通孔级别介电层。在另一个实施例中，至少一个接触级别介电层(71,73)可以仅包含第一接触级别介电层71或第二接触级别介电层73，并且可选地包含可以随后形成的任何附加的通孔级别介电层。替代地，可以省略第一接触级别介电层和第二接触级别介电层(71,73)的形成，并且可以随后形成至少一个通孔级别介电层，即在形成第一源极接触通孔结构之后。
第二接触级别介电层73和第一介电支撑柱7P可以形成作为完整构造的单个连续结构，即在其间没有任何材料界面的情况下。在另一个实施例中，可以例如由化学机械平坦化或凹陷蚀刻来移除介电材料的与第一介电支撑柱7P的沉积同时地沉积在第一接触级别介电层71之上的部分。在这种情况下，不存在第二接触级别介电层73，并且可以物理地暴露第一接触级别介电层71的顶表面。
光刻胶层(未示出)可以施加在至少一个接触级别介电层(71,73)之上，并且可以光刻地图案化该光刻胶层以在存储器块之间的区域内形成开口。在一个实施例中，存储器块可以沿着第一水平方向hd1相互横向地间隔，并且光刻胶层中的每个开口的沿第一水平方向hd1的尺寸可以小于第一存储器堆叠体结构155的邻近的群集(即，集合)之间的沿第一水平方向hd1的间隔。另外，光刻胶层中的每个开口的沿第二水平方向hd2(其平行于第一存储器堆叠体结构155的每个群集的长度方向)的尺寸可以大于第一存储器堆叠体结构155的每个群集的沿第二方向hd2的尺寸。
可以通过将光刻胶层中的开口的图案转印穿过至少一个接触级别介电层(71,73)、第一反向阶梯式介电材料部分165和第一交替堆叠体(132,142)，而在第一存储器堆叠体结构155的群集的每个邻近对之间形成第一背侧接触沟槽79。衬底半导体层10的顶表面可以物理地暴露在每个第一背侧接触沟槽79的底部处。在一个实施例中，每个背侧接触沟槽79可以沿着第二水平方向hd2延伸，使得第一存储器堆叠体结构155的群集沿着第一水平方向hd1横向地间隔。与围绕群集的第一交替堆叠体(132,142)的部分结合的第一存储器堆叠体结构155的每个群集构成存储器块。每个存储器块由第一背侧接触沟槽79相互横向地间隔。
在一个实施例中，在形成背侧接触沟槽79随后，可以通过第二导电类型(其是第一导电类型的相反)的掺杂物的注入在下卧于第一背侧接触沟槽79的衬底半导体层10的部分中或其上形成第一层级源极区域61。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。每个第一层级源极区域61是第一层级底部有源区域，即位于在第一层级内的底部有源区域。
参考图4，相对于第一绝缘层132的第一材料选择性地蚀刻第一牺牲材料层142的第二材料的蚀刻剂，可以例如采用蚀刻工艺引入到背侧接触沟槽79中。第一背侧凹陷形成在从其中移除第一牺牲材料层142的体积中。第一牺牲材料层142的第二材料的移除可以相对于第一绝缘层132的第一材料、第一介电支撑柱7P的材料、第一反向阶梯式的介电材料部分165的材料、衬底半导体层10的半导体材料以及第一存储器薄膜50的最外层的材料是有选择性的。在一个实施例中，第一牺牲材料层142可以包含硅氮化物，并且第一绝缘层132、第一介电支撑柱7P和第一反向阶梯式介电材料部分165的材料可以选自硅氧化物和介电金属氧化物。在另一个实施例中，第一牺牲材料层142可以包含例如多晶硅的半导体材料，并且第一绝缘层132、第一介电支撑柱7P、第一反向阶梯式介电材料部分165的材料可以选自硅氧化物、硅氮化物和介电金属氧化物。在这种情况下，第一背侧接触沟槽79的深度可以修改，使得第一背侧接触沟槽79的最底表面位于栅极介电层12内，即以避免衬底半导体层10的顶表面的物理暴露。
将相对第一材料和第一存储器薄膜50的最外层有选择性的第二材料移除的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到第一背侧接触沟槽79中。例如，如果第一牺牲材料层142包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包含磷酸的湿法蚀刻水槽内，其相对硅氧化物、硅和本领域中采用的各种其它材料有选择性地蚀刻硅氮化物。第一介电支撑柱7P、第一反向阶梯式的介电材料部分165以及第一存储器堆叠体结构155提供结构化支撑，而第一背侧凹陷存在于先前由第一牺牲材料层142所占据的体积内。
每个第一背侧凹陷可以是横向延伸的腔体，该腔体具有大于腔体的垂直范围的横向尺寸。换言之，每个第一背侧凹陷的横向尺寸可以大于第一背侧凹陷143的高度。多个第一背侧凹陷可以形成在从其中移除第一牺牲材料层142的第二材料的体积内。与第一背侧凹陷143相比，第一存储器开口(在其中形成第一存储器堆叠体结构155)在本文中称为前侧凹陷或前侧腔体。在一个实施例中，器件区域100包括具有设置在衬底半导体层10的上方的多个器件级别的单片三维NAND串的阵列。在这种情况下，每个第一背侧凹陷可以限定用于容纳单片三维NAND串的阵列的相应的字线的空间。
多个第一背侧凹陷中的每一个可以基本上平行于衬底半导体层10的顶表面延伸。可以由下卧于的第一绝缘层132的顶表面和上覆盖于的第一绝缘层132的底表面垂直地界定第一背侧凹陷。在一个实施例中，每个第一背侧凹陷可以自始至终地具有统一的高度。可选地，背侧阻挡介电层可以形成在第一背侧凹陷中。
随后，外延沟道部分11和第一层级源极区域61的物理暴露表面部分可以通过将半导体材料转化为介电材料的热转化和/或等离子体转化而转化成介电材料部分。例如，热转化和/或等离子体转化可以用于将每个外延沟道部分11的表面部分转化成介电间隔体116，并且用于将每个第一层级源极区域61的表面部分转化成牺牲电介质部分616。在一个实施例中，每个介电间隔体116可以是拓扑地同构于环面，即大致环形。如本文中所使用的，如果元件的形状可以连续拉伸而不破坏孔或者将新孔形成环面形状，则元件是拓扑地同构于环面。介电间隔体116包含介电材料，该介电材料包含与外延沟道部分11相同的半导体元素并且附加地包含例如氧和/或氮的至少一个非金属元素，使得介电间隔体116的材料是介电材料。在一个实施例中，介电间隔体116可以包含外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样地，每个牺牲电介质部分616包含介电材料，该介电材料包含与第一层级源极区域61相同的半导体元素，并且附加地包含例如氧和/或氮的至少一个非金属元素，使得牺牲电介质部分616的材料是介电材料。在一个实施例中，牺牲电介质部分616可以包含第一层级源极区域61的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
可以可选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作在第一背侧凹陷143中随后形成的控制栅极的控制栅极电介质的介电材料。在至少一个阻挡电介质存在于每个第一存储器堆叠体结构155内的情况下，背侧阻挡介电层是可选的。在第一存储器堆叠体结构155中不存在阻挡电介质的情况下，存在背侧阻挡介电层。
至少一个金属材料可以沉积在多个第一背侧凹陷143中、在第一背侧接触沟槽79的侧壁上以及在第二接触级别介电层73的顶表面之上。如本文中所使用的，金属材料是指包含至少一个金属元素的电气导电材料。
金属材料可以由共形沉积方法沉积，该共形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。金属材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属半导体合金、其合金以及它们的组合或堆叠体。可以沉积在多个第一背侧凹陷中的非限制示例性金属材料包含，钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴和钌。在一个实施例中，金属材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个第一背侧凹陷的金属材料可以是钛氮化物层和钨填充材料的组合。
在一个实施例中，金属材料可以由化学气相沉积或原子层沉积进行沉积。在一个实施例中，在沉积工艺期间，金属材料可以采用使用至少一种含氟前驱气体作为前驱气体。在一个实施例中，至少一个含氟前驱气体的分子可以包括至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包含钨，在沉积工艺期间可以采用WF6和H2。
多个第一电气导电层146可以形成在多个第一背侧凹陷143中，并且连续金属材料层(未示出)可以形成在每个第一背侧接触沟槽79的侧壁上和形成在至少一个接触级别介电层(71，73)之上。因此，每个第一牺牲材料层142可以用第一电气导电层146进行替换。背侧腔体存在于每个第一背侧接触沟槽79的未填充有背侧阻挡介电层和连续金属材料层的部分中。
例如，通过各向同性蚀刻随后从每个第一背侧接触沟槽79的侧壁和从第二接触级别介电层73的上方回蚀刻连续金属材料层的所沉积的金属材料。第一背侧凹陷中的所沉积的金属材料的每个剩余部分构成第一电气导电层146。每个第一电气导电层146可以是导电线结构。
第一电气导电层146的子集可以用作位于相同级别处的多个控制栅极电极以及电互联(即，电气短接)位于相同级别处的多个控制栅极电极的字线的组合。在第一电气导电层146内的多个控制栅极电极是包含第一存储器堆叠体结构155的垂直存储器器件的控制栅极电极。换言之，第一电气导电层146的子集可以是字线，该字线用作多个垂直存储器器件的公共的控制栅极电极。可选地，在各向异性蚀刻的最后工艺步骤期间，可以从第一层级源极区域61之上移除牺牲电介质部分616。
参考图5A和5B，绝缘材料层可以由共形沉积方法形成在第一背侧接触沟槽79中以及形成在至少一个接触级别介电层(71,73)之上。示例性共形沉积方法工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，诸如硅氧化物、硅氮化物、介电金属氧化物、有机硅酸盐玻璃或其组合。绝缘材料层的厚度可以是在从1.5nm到60nm的范围中，但是还可以采用更小和更大的厚度。
随后，进行各向异性蚀刻以移除绝缘材料层的水平部分并且以可选地从至少一个接触级别介电层(71,73)的上方移除背侧阻挡介电层的水平部分。在第一背侧接触沟槽79里面的绝缘材料层的每个剩余部分构成穿过其具有垂直腔体的垂直地延长的环状结构，该环状结构在本文中被称为第一绝缘间隔体74。在一个实施例中，第一绝缘间隔体74的环状底表面接触第一层级源极区域61的顶表面。
每个第一绝缘间隔体74可以形成在第一背侧接触沟槽79的侧壁之上，并且可以直接形成第一电气导电层146的基本垂直侧壁上。每个第一绝缘间隔体74的厚度——如在其中的底部部分处所测量的——可以是在从1.5nm到60nm的范围中，但是也可以采用更小和更大的厚度。
光刻工艺和各项异性蚀刻工艺可以重复地用于形成各种通孔腔体，该通孔腔体从至少一个接触级别介电层(71，73)延伸到示例性结构内的各种导电元件。例如，漏极接触通孔腔体可以形成在器件区域100中的每个第一存储器堆叠体结构155之上。控制栅极通孔腔体可以形成在接触区域300的阶梯式表面之上。
至少一个导电材料，其可以包含金属衬垫(例如TiN、TaN或WN)和导电填充材料(诸如W、Cu、Al、Co、Ru或其组合)，可以沉积在各种通孔腔体中，并且可以随后例如由化学机械平坦化(CMP)来进行平坦化。至少一个导电材料的填充各种通孔腔体的剩余部分构成各种接触通孔结构。各种接触通孔结构可以包含，例如填充第一背侧接触沟槽的第一源极接触通孔结构76、填充漏极接触通孔腔体并且接触在第一存储器堆叠体结构155之上的漏极63的漏极接触通孔结构88，以及接触第一电气导电层146(其用作控制栅极电极、第一源极选择栅极电极、或第一漏极选择栅极电极)的第一控制栅极接触通孔结构84。
作为衬底半导体层10的水平部分的水平沟道13在相应的第一层级源极区域61和第一半导体沟道60的相应的子集之间延伸。图5A和5B的示例性结构包含第一层级1000，其包含在衬底半导体层10、第一层级源极区域61以及水平沟道13之上的所有结构。
参考图6A和6B，至少一个附加的接触级别介电层和附加的互连结构可以形成在至少一个接触级别介电层(71,73)之上。图6A是沿着字线方向hd2的垂直横截面，并且图6B是沿着图5B中所示出的位线方向hd1的垂直横截面。如本文中所使用的，互连结构共同是指横向互连结构(即提供横向电气导电路径的结构)——诸如导电线，和垂直互连结构(即提供垂直电气导电路径的结构)——诸如通孔结构。互连结构可以是金属结构。
至少一个接触级别介电层(71,73)和至少一个附加接触级别介电层在本文中共同称为第一层级帽介电层90或第一介电材料层。第一层级帽介电层90可以包含多个介电材料层的堆叠体或单个介电材料层，取决于用于形成示例性结构的综合方案。漏极接触通孔结构88和电气短接于漏极接触通孔结构并且嵌入在第一层级帽介电层90的任何部分内的任何上覆盖的互连结构98在本文中被称为第一漏极侧互连结构。第一层级帽介电层90和第一漏极侧互连结构(88,98)结合到第一层级1000中。
因此，第一层级1000形成在衬底上，该衬底包含衬底半导体层10的下部。第一层级1000包括第一绝缘层132和第一电气导电层146的第一交替堆叠体(132,146)、穿过第一交替堆叠体(132,146)延伸且各自包含第一半导体沟道60的第一存储器堆叠体结构155、以及接触每个第一半导体沟道60的上端的第一层级漏极区域63。第一漏极侧互连结构(88,98)形成在第一层级漏极区域63上。
层间介电材料层1010可以形成在第一层级1000之上。层间介电材料层1010包含例如硅氧化物、有机硅酸盐玻璃和/或硅氮化物的介电材料。层间介电材料层1010可以例如由化学气相沉积形成。层间介电材料层1010的厚度可以是在从100nm到1000nm的范围中，但是还可以采用更小和更大的厚度。
层间互连结构可以形成在层间介电材料层1010中。层间互连结构可以包含位线198，其接触了嵌入第一层级帽介电层90中的第一漏极侧互连结构(88,98)的最上表面。每个位线198可以电气短接于相应的第一层级漏极区域63。在一个实施例中，位线198可以平行于第一水平方向hd1(即位线方向)延伸，并且垂直于第二水平方向hd2(即字线方向)延伸，其中第一水平方向和第二水平方向(hd1,hd2)在图3B中示出。层间互连结构还可以包含第一控制栅极互连线194，该第一控制栅极互连线194电气短接于第一控制栅极接触通孔结构84并且短接于第一电气导电层146(例如，选择栅极电极和/或控制栅极电极)。第一控制栅极互连线194彼此之间可以是平行的。在一个实施例中，第一控制栅极互连线194可以平行于第二水平方向hd2，并且垂直于第一水平方向hd1。在图6A中，线194短接于顶部三个电气导电层146D，该顶部三个电气导电层可以作为在第一电气导电层146的集合中的存储器器件的漏极侧选择栅极。层间互连结构还可以包含电气短接于第一源极接触通孔结构76的附加的层间互连结构(未示出)，其可以用于提供在第一源极接触通孔结构76和随后在第二层级中形成的第二源极接触通孔结构之间的垂直电接连。使用平行于位线延伸的例如分流线(为了清楚起见未示出)的任何适当的互连，例如在与电气短接于第一源极接触通孔结构76的区域相一致的区域内或者在电气短接于第一源极接触通孔结构76的区域的子集的区域内，可以形成这种附加层间互连结构。
参考图7A-7E，第二层级200可以形成在层间介电材料层1010之上并且其中嵌入层间互连结构。可以例如由化学气相沉积或旋涂在层间介电材料层1010之上形成至少一个第二层级基底介电层190。至少一个第二层级基底介电层190为至少一个介电材料层并且包含例如硅氧化物、有机硅酸盐玻璃和硅氮化物的介电材料。在一个实施例中，至少一个第二层级基底介电层190可以包含至少硅氧化物层。至少一个第二层级基底介电层190的厚度可以是在从100nm到1000nm的范围中，但是还可以采用更小和更大的厚度。
由光刻方法和至少一个各向异性蚀刻的组合，穿过至少一个第二层级基底介电层190形成通孔腔体。例如，可以在至少一个第二层级基底介电层190之上施加光刻胶层并且将其图案化以形成在其中的开口，并且可以由各向异性蚀刻穿过至少一个第二层级基底介电层190转换开口的图案，以物理暴露层间互连结构的顶表面。随后可以例如通过灰化，移除光刻胶层。
通孔腔体可以形成在随后形成第二存储器堆叠体结构255的器件区域100的区域中，并且可以形成在接触区域300中将形成附加第二层级基底互连结构(未示出)的区域中。在一个实施例中，在器件区域100中形成的通孔腔体可以具有与随后形成的第二存储器堆叠体结构255的图案相同的图案。在一个实施例中，在器件区域100中形成的通孔腔体可以具有与在第一层级中的第一存储器堆叠体结构155的图案相同的图案。
至少一个导电材料可以沉积在通孔腔体中以形成可以包含第二漏极侧互连结构189的第二层级基底接触通孔结构。例如，第二漏极侧互连结构189可以包含了提供电连接到随后形成的第二层级漏极区域163的至少一个垂直延伸通孔结构。第二漏极互连结构189可以包含至少一个金属材料，其可以是例如金属衬垫(例如金属氮化物层或金属碳化物层)和金属填充部分(例如钨、钴、铜或铝)的组合。在一个实施例中，第二漏极侧互连结构189可以垂直凹陷，使得第二漏极侧互连结构189的顶表面凹进至少一个第二层级基底介电层190的最顶层表面的下方。第二漏极侧互连结构189形成在位线198上，并且在通孔腔体的下部分中。
第二层级漏极区域163可以形成在每个第二漏极侧互连结构189之上。每个第二层级源极区域163是第二层级底部有源区域，即垂直场效应晶体管的位于第二层级内的底部有源区域。可以通过在上覆盖于第二漏极侧互连结构189的每个凹陷内沉积掺杂的半导体材料(例如掺杂的多晶硅)来形成第二层级漏极区域163。半导体材料沉积在第二漏极侧互连结构189的顶表面上。在一个实施例中，可以通过第二层级漏极区域163的下部分的半导体材料和下卧的第二漏极侧互连结构189的反应来形成可选的金属半导体材料合金区域164。在这种情况下，在使结构退火之后，半导体材料的下部分与第二漏极侧互连结构189的上部分反应以形成金属半导体合金区域164(例如诸如钨或钴硅化物之类的金属硅化物区域)。半导体材料的每个未反应的上部分构成第二层级漏极区域163中的一个。位线198可以电气短接于相应的第二层级漏极区域163。
可以形成第二绝缘层232和第二间隔体材料层的第二交替堆叠体。第二间隔体材料层可以包含第二电气导电层246，或者可以包含随后用电气导电层246替换的第二牺牲材料层。在一个实施例中，第二绝缘层232可以具有与第一绝缘层132相同的组分和厚度。在一个实施例中，第二间隔体材料层232可以具有与第一间隔体材料层相同的组分和厚度。在一个实施例中，相同的工艺步骤的集合可以用于形成如第一绝缘层132和第一间隔体材料层的第一交替堆叠体的第二绝缘层232和第二间隔体材料层的第二交替堆叠体。
随后，至少一个第二层级绝缘帽层210可以形成在第二绝缘层232和第二间隔体材料层的第二交替堆叠体之上。至少一个第二层级绝缘帽层210包含例如硅氧化物的至少一个介电材料，并且可以例如通过化学气相沉积和/或旋涂来形成。
可以穿过至少一个第二层级绝缘帽层210和第二绝缘层232和第二间隔体材料层的第二交替堆叠体来形成第二存储器开口。用于形成第二存储器开口的工艺步骤可以与用于形成第一存储器开口的工艺步骤相同。可以选择第二存储器开口的位置使得第二存储器开口的区域与第二漏极侧互连结构189的区域重叠。可以在每个第二存储器开口的底部处物理暴露第二层级漏极区域163。
第二存储器堆叠体结构255可以形成在第二存储器开口中。每个第二存储器堆叠体结构255可以包含存储器薄膜250和第二半导体沟道260。每个存储器薄膜250可以从外到内包括至少一个阻挡电介质、存储器材料层和隧穿电介质。每个第二半导体沟道260包含用作半导体沟道的垂直部分的至少一个半导体材料层，并且可以包含外部半导体材料层和内部半导体材料。第二半导体沟道260可以形成在第二漏极侧互连结构189之上。电介质芯262可以例如通过介电材料的沉积和凹陷，而形成在每个第二半导体沟道260中的腔体内。第二层级源极区域211可以形成在每个第二存储器开口的上部分中，使得第二层级源极区域211接触第二半导体沟道260的上部分。每个第二层级源极区域211可以直接形成在对应第二半导体沟道260的上端上。每个第二层级源极区域211是第二层级顶部有源区域，即位于在第二层级内的顶部有源区域。
在一个实施例中，可以例如通过掩模蚀刻工艺，从外围器件区域200移除至少一个第二层级绝缘帽层210和第二交替堆叠体。此外，可以通过图案化第二交替堆叠体的部分在接触区域300内形成阶梯式腔体。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状以阶梯的形式作为距衬底半导体层10的顶表面的垂直距离的函数而变化。在一个实施例中，可以通过重复进行一组工艺步骤来形成阶梯式腔体。该组工艺步骤可以包含例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔体的深度垂直地增加了一个或多个级别，该第二类型的蚀刻工艺横向地扩展了随后第一类型的蚀刻工艺中将垂直地蚀刻的区域。在形成所有阶梯式表面后，可以例如通过灰化来移除用于形成阶梯式表面的掩模材料层。多个光刻胶层和/或多个蚀刻工艺可以用于形成阶梯式表面。
例如硅氧化物的介电材料沉积在阶梯式腔体中并且在外围器件区域200中的外围器件210之上。可以通过化学机械平坦化(CMP)从至少一个第二层级绝缘帽层210的顶表面的上方移除沉积的介电材料的多余部分。填充在接触区域300中的阶梯式腔体并且上覆盖于外围器件区域200中的层间介电材料层1010的沉积的介电材料的剩余部分构成第二反向阶梯式介电材料部分265。如果硅氧化物用作介电材料，第二反向阶梯式介电材料部分265的硅氧化物可以掺杂或不掺杂掺杂物，例如B、P和/或F。第二反向阶梯式介电材料部分265的顶表面可以与至少一个第二层级绝缘帽层210的顶表面共面。
如果第二间隔体材料层是第二牺牲材料层，则可以穿过第二反向阶梯式介电材料部分265和/或穿过第二绝缘层232和第二间隔体材料层的第二交替堆叠体可选地形成第二介电支撑柱7Q。在一个实施例中，第二介电支撑柱7Q可以形成在位于相邻于器件区域100的接触区域300中。可以例如通过形成开口(该开口穿过第二反向阶梯式的介电材料部分265和/或穿过第二交替堆叠体并且延伸到至少一个第二层级基底介电层190)，然后通过用对于将用于移除第二牺牲材料层的蚀刻化学工艺有抵抗性的介电材料填充开口，来形成第二介电支撑柱7Q。
在一个实施例中，第二介电支撑柱7Q可以包含硅氧化物和/或例如铝氧化物的介电金属氧化物。在一个实施例中，介电材料的与第二介电支撑柱7Q的沉积同时地沉积在至少一个绝缘帽层210之上的部分可以作为附加的绝缘帽层存在于至少一个第二层级绝缘帽层210之上。
施加光刻胶层并且将光刻胶层图案化以在上覆盖于第一源极接触通孔结构76的区域中形成开口。可以通过穿过至少一个第二层级绝缘帽层210、第二反向阶梯式介电材料部分265和第二交替堆叠体转换光刻胶层中的开口的图案，在第二存储器堆叠体结构255的群集的每个邻近的对之间形成第二背侧接触沟槽。层间互连结构的顶表面可以物理地暴露在第二背侧接触沟槽的底部处。在一个实施例中，每个第二背侧接触沟槽可以沿着第二水平方向hd2延伸，使得第二存储器堆叠体结构255的群集沿着第一水平方向hd1横向地间隔。与第二交替堆叠体的横向围绕群集的部分结合的第二存储器堆叠体结构255的每个群集构成存储器块。每个存储器块由第二背侧接触沟槽横向地相互间隔。
在第二间隔体材料层是第二牺牲材料层的情况下，相对于第二绝缘层232的第二材料选择性地蚀刻第二牺牲材料层的第二材料的蚀刻剂可以例如采用蚀刻工艺引入到第二背侧接触沟槽中。第二背侧凹陷形成在从其中移除第二牺牲材料层的体积中。第二牺牲材料层的移除可以相对第二绝缘层232的材料、第二介电支撑柱7Q的材料、第二反向阶梯式的介电材料部分265的材料和第二存储器膜的最外层250的材料是有选择性的。在一个实施例中，第二牺牲材料层可以包含硅氮化物，并且第二绝缘层232、第二介电支撑柱7Q和第二反向阶梯式的介电材料部分265的材料可以选自硅氧化物和介电金属氧化物。在另一个实施例中，第二牺牲材料层可以包含例如多晶硅的半导体材料，并且第二绝缘层232、第二介电支撑柱7Q和第二反向阶梯式的介电材料部分265的材料可以选自硅氧化物、硅氮化物和介电金属氧化物。
将相对第二材料和第二存储器膜的最外层250有选择性的第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到第二背侧接触沟槽中。例如，如果第二牺牲材料层包含硅氮化物，则蚀刻工艺可以是将示例性结构浸入到包含磷酸的湿法蚀刻水沟槽内的湿法蚀刻工艺，该磷酸相对硅氧化物、硅和本领域中采用的各种其它材料有选择性地蚀刻硅氮化物。第二介电支撑柱7Q、第二反向阶梯式的介电材料部分265和第二存储器堆叠体结构255提供结构的支撑，而第二背侧凹陷存在于先前由第二牺牲材料层所占据的体积内。
每个第二背侧凹陷可以是横向延伸的腔体，该腔体具有大于腔体的垂直范围的横向尺寸。换言之，每个第二背侧凹陷的横向尺寸可以大于第二背侧凹陷的高度。多个第二背侧凹陷可以形成在从其中移除第二牺牲材料层的第二材料的体积内。与第二背侧凹陷相比，第二存储器开口(在其中形成第二存储器堆叠体结构255)在本文中称为前侧凹陷或前侧腔体。在一个实施例中，器件区域100包括单片三维NAND串的阵列，该单片三维NAND串的阵列具有设置在层间介电材料层1010的上方的多个器件级别。在这种情况下，每个第二背侧凹陷可以限定用于容纳单片三维NAND串的阵列的相应的字线的空间。
多个第二背侧凹陷中的每一个可以基本上平行于衬底半导体层10的顶表面延伸。可以由下卧的第二绝缘层232的顶表面和上覆盖的第二绝缘层232的底表面垂直地界定第二背侧凹陷。在一个实施例中，每个第二背侧凹陷可以自始至终地具有统一的高度。可选地，背侧阻挡介电层可以形成在第二背侧凹陷中。
可以可选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括作为在第二背侧凹陷中随后形成的控制栅极的控制栅极电介质的功能的介电材料。在至少一个阻挡电介质存在于每个第二存储器堆叠体结构255内的情况下，背侧阻挡介电层是可选的。在阻挡电介质不存在于第二存储器堆叠体结构255中的情况下，存在背侧阻挡介电层。
至少一个金属材料可以沉积在多个第二背侧凹陷中、在第二背侧接触沟槽的侧壁上以及在至少一个第二层级绝缘帽层210的顶表面之上。用于在第二背侧凹陷中沉积至少一个金属材料的工艺步骤可以与用于形成第一电气导电层146的工艺步骤相同。
多个第二电气导电层246可以形成在多个第二背侧凹陷中，并且连续金属材料层(未示出)可以形成在每个第二背侧接触沟槽的侧壁上和形成在至少一个第二层级绝缘帽层210之上。因此，每个第二牺牲材料层可以以第二电气导电层246进行替换。背侧腔体存在于每个第二背侧接触沟槽的未用背侧阻挡介电层和连续金属材料层填充的部分中。
例如，通过各向同性蚀刻随后从每个第二背侧接触沟槽和从至少一个第二层级绝缘帽层210的上方回蚀刻连续金属材料层的所沉积的金属材料。第二背侧凹陷中的每个所沉积的金属材料的剩余部分构成第二电气导电层246。每个第二电气导电层246可以是导电线结构。
第二电气导电层246的子集可以用作位于相同级别处的多个控制栅极电极和将位于相同级别处的多个控制栅极电极电互联(即电气短接)的字线。第二电气导电层246内的多个控制栅极电极是包含第二存储器堆叠体结构255的垂直存储器器件的控制栅极电极和选择栅极电极。
可以例如由共形介电材料层的各向异性蚀刻和沉积在第二背侧接触沟槽的侧壁之上形成第二绝缘间隔体274。光刻工艺和各项异性蚀刻工艺可以重复地用于形成各种通孔腔体，该通孔腔体从至少一个第二层级绝缘帽层210延伸到第二层级2000内的各种导电元件。例如，控制栅极通孔腔体可以形成在下卧于第二反向阶梯式介电材料部分265的阶梯式表面之上。
至少一个导电材料——其可以包含金属衬垫(例如TiN、TaN或WN)和导电填充材料(例如W、Cu、Al、Co、Ru或其组合)，可以沉积在各种通孔腔体中，并且可以随后例如由化学机械平坦化(CMP)来进行平坦化。至少一个导电材料的填充各种通孔腔体的剩余部分构成各种接触通孔结构。各种接触通孔结构可以包含例如填充第二背侧接触沟槽的第二背侧接触通孔结构276和接触第二电气导电层246(例如顶部三个选择栅极电极)的第二控制栅极接触通孔结构284。穿过第二交替堆叠体(232、246)和第二反向阶梯式介电材料部分265形成第二源极接触通孔结构276。
源极线230可以形成在第二层级源极区域211之上并且可选地在第二层级源极区域211上。每个源极线230可以电气短接于第二层级源极区域211的子集，并且可以穿过第一和第二源极接触通孔结构(76、276)和共同分流线(为了清楚起见未示出)电气短接于第一层级源极区域61中的一个或多个。在一个实施例中，每个源极线230可以包含金属屏障衬垫230S(例如，钨硅化物或钛氮化物)和金属填充部分230M(例如，钨)。
第二层级帽介电层220可以形成在源极线230的级别处和/或源极线230的上方。第二层级帽介电层230包含例如硅氧化物的介电材料。附加的互连结构可以根据需要形成第二层级帽介电层220之上。在一个实施例中，第二控制栅极互连线294可以形成在第二层级帽介电层220中。第二控制栅极互联线294可以电气短接于第二控制栅极接触通孔结构284并且电气短接于第二电气导电层246。第二控制栅极互连线294彼此之间可以是平行的。在一个实施例中，第二控制栅极互连线294可以平行于第二水平方向hd2，并且垂直于第一水平方向hd1，其中图5B中示出了第一和第二水平方向(hd1、hd2)。
参考图7F，可以在外围器件区域200(参见图5B)中移除第一和第二反向阶梯式介电材料部分(165、265)和位于外围的器件区域200中的附加的介电材料层，而用图案化的掩模层(其可以是图案化光刻胶层)保护示例性结构的器件区域100和接触区域300。包含外延对准中的单个晶体半导体材料(例如单晶硅)并且与衬底半导体层10的单晶体半导体材料接触的外延基座210可以由选择性外延工艺来形成。外延基座210的高度可以按需要调节。外延基座210的顶表面可以与第二层级2000的顶表面共面，可以位于在第二层级2000的顶表面和底表面之间，可以位于堆叠体间介电材料层1010的级别处，或者可以位于第一层级1000的顶表面处或在第一层级1000的顶表面的下方。外围半导体器件201可以形成在外延基座210上和/或在外延基座210中。外围半导体器件可以包含存在于器件区域100中的存储器器件的驱动电路的晶体管(例如FET、CMOS等等)。如果外延基座210的顶表面基本上在第二层级2000的顶表面的下方凹陷，那么介电填充材料部分266可以按需要形成在外延基座210之上。因此，驱动电路可以形成在硅衬底中或硅衬底上。在可替代的实施例中，除了外延生长的基座210之外，可以通过在衬底半导体层10的器件区域100和接触区域300中蚀刻深的凹陷而不蚀刻在外围区域200中的层10来形成基座。层10的在区域200中的剩余部分形成基座210，而堆叠体形成在区域100和300中的凹陷中。
参考图8，由形成附加层(3000、4000)示出了另一个示例性结构，其中可以来源于图7A-7F的示例性结构。附加层(3000、4000)可以形成在具有附加层间介电材料层(2010、3010、4010)的第二层级2000之上。第二控制栅极互连线294可以形成在第二层级间介电材料层2010内。例如，第三层级3000和第四层4000可以形成在第二层级2000之上。第三层级3000包括第三绝缘层332和第三电气导电层346的第三交替堆叠体、第三存储器堆叠体结构355和上覆盖于第三交替堆叠体(332、346)的阶梯式表面的第三反向阶梯式介电材料部分365。在这种情况下，每个源极线230可以电气短接于接触相应的第二半导体沟道260的上端的第二层级源极区域211的子集，并且电气短接于接触第三层级3000中的相应的第三半导体沟道的下端的第三源极区域的子集。第四层4000包括第四绝缘层432和第四电气导电层446的第四交替堆叠体、第四存储器堆叠体结构455和上覆盖于第四交替堆叠体(432、446)的阶梯式表面的第四反向阶梯式介电材料部分465。
位线398的第二集合可以在第三层级3000和第四层4000之间提供有第三层级3000和第四层4000中的各自电气部件的电气连接与在位线198以及在第一层级1000和第二层级2000中的各自电气部件之间的电气连接相同的类型。源极线430的第二集合可以在第四层间介电材料层4010中(假使仅构造至多四层，其可以用最顶层介电材料层替换)设置为第三层级3000和第四层4000中的各自电气部件的电气连接与源极线230到在第一和第二层级(1000、2000)中的各自电气部件的电气连接相同的类型。第三控制栅极互连线394和第四控制栅极互连线494可以分别用于在第三层级3000和第四层4000中设置各种字线的电气连接。
在一个实施例中，外延基座210可以在衬底半导体层10和多层级存储器器件内的最顶层之间垂直地延伸。在一个实施例中，驱动电路的半导体器件201可以形成在最顶层的级别处。
根据本公开的示例性结构，可以包含多层级存储器器件，其包括：第一层级1000、位线198和第二层级2000，该第一层级上覆盖于衬底(例如上覆盖于衬底半导体层10)，并且包括第一绝缘层132和第一电气导电层146的第一交替堆叠体、以及每一个包含第一半导体沟道60和接触第一半导体沟道60的上端的第一层级顶部有源区域63的第一垂直晶体管(61、13、11、60、63、50、146)；该位线上覆盖于第一层级1000并且电气短接于相应的第一层级顶部有源区域63；以及该第二层级上覆盖于位线198，并且包括第二绝缘层232和第二电气导电层246的第二交替堆叠体、以及每一个包含第二半导体沟道260和接触第二半导体沟道260的下端的第二层级底部有源区域263的第二垂直晶体管(163、260、211、250、246)。位线198电气短接于相应的第二层级底部有源区域263。
根据本公开的示例性结构，可以包含多层级存储器器件，其包括：第一层级1000、位线198和第二层级2000，该第一层级上覆盖于衬底(衬底半导体层10的下部分)，并且包括第一绝缘层132和第一电气导电层146的第一交替堆叠体、穿过第一交替堆叠体(132、146)延伸并且每一个包含第一半导体沟道60的的第一存储器堆叠体结构155、以及接触每个第一半导体沟道60的上端的第一层级漏极区域63；该位线上覆盖于第一层级1000并且电气短接于相应的第一层级漏极区域63；以及该第二层级2000上覆盖于位线198并且包括第二绝缘层232和第二电气导电层246的第二交替堆叠体、穿过第二交替堆叠体(232、246)延伸并且每一个包含第二半导体沟道260的第二存储器堆叠体结构255、以及接触每个第二半导体沟道260的下端的第二层级漏极区域163。位线198可以电气短接于相应的第二层级漏极区域163。
在一个实施例中，每个位线198可以穿过至少一个第一漏极侧互连结构(88、89)(其穿过在第一层级1000中的介电材料层90延伸)来电气短接于相应的第一层级漏极区域63，并且穿过至少一个第二漏极侧互连结构189(其穿过上覆盖于位线198的另一个介电材料层190延伸)电气短接于相应的第二层级漏极区域163。在一个实施例中，第二层级漏极区域163的侧壁可以接触介电材料层190。在一个实施例中，第二层级漏极区域163中的每一个可以包括接触下卧的金属半导体合金区域的掺杂的半导体区域。
在一个实施例中，如图5A所示的，衬底可以包括包含衬底半导体层10的半导体衬底，并且半导体衬底可以包括第一层级源极区域61和水平沟道13，该水平沟道13在第一半导体沟道60的相应的子集和相应的第一层级源极区域61之间延伸的。在一个实施例中，第二层级2000包括接触对应第二半导体沟道260的上端的第二层级源极区域211。在一个实施例中，第二层级2000包括源极线230，其电气短接于第二层级源极区域211。在一个实施例中，第一源极接触通孔76可以穿过第一交替堆叠体(132、146)延伸并且可以接触第一层级源极区域61。第二源极接触通孔结构276可以穿过第二交替堆叠体(232、246)延伸并且可以接触源极线230。在一个实施例中，互连结构可以位于第一交替堆叠体(132、146)和第二交替堆叠体(232、246)之间，并且可以将第一源极接触通孔结构76和第二源极接触通孔结构276的相应的对电气短接。
在一个实施例中，第一和第二存储器堆叠体结构中的每一个可以从外到内包括，至少一个阻挡电介质、存储器材料层、隧穿电介质以及第一半导体沟道和第二半导体沟道中的一个。多层级半导体器件还可以包括上覆盖于第一交替堆叠体(132、146)的第一阶梯式表面的第一反向阶梯式介电材料部分165，和上覆盖于第二交替堆叠体(232、246)的第二阶梯式表面的第二反向阶梯式介电材料部分265。在一个实施例中，第一阶梯式表面和第二阶梯式表面可以位于在相同区域内，并且相互上覆盖或下卧。
在一个实施例中，多层级存储器器件包括位于衬底之上的垂直NAND器件。第一和第二电气导电层可以包括或者电连接于垂直NAND器件的相应的字线。衬底可以包括硅衬底。垂直NAND器件可以包括硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上。单片三维NAND串的阵列可以包括包含第一和第二半导体沟道的多个半导体沟道。多个半导体沟道中的每一个的至少一个端部可以基本上垂直于衬底的顶表面延伸。单片三维NAND串的阵列还可以包括多个电荷储存元件。每个电荷储存元件可以位于相邻于多个半导体沟道中的相应的一个。在一个实施例中，每个电荷元件可以是存储器材料层与控制栅极电极相邻的部分。单片三维NAND串的阵列还可以包括多个控制栅极电极，该控制栅极电极具有基本上平行于衬底的顶表面的条状形状。多个控制栅极电极可以至少包括位于第一器件级别中的第一控制栅极电极和位于第二器件级别中的第二控制栅极电极。
参考图9，根据本公开的实施例所示出的另一个示例性结构，其包含电阻随机存取存储器(ReRAM)器件。示例性结构包含衬底510，该衬底包含至少在其上部分处的绝缘层。第一层级基底绝缘层506、第一绝缘层132和第一电气导电层146的第一交替堆叠体(132、146)以及第一层级帽绝缘层570可以如掩盖(blanket)(未图案化的)层顺序地形成，并且随后被图案化以形成第一字线堆叠体(506、132、146、570)。每个第一字线堆叠体包含用作字线的交替的多个第一绝缘层132和第一电气导电层146。第一字线堆叠(506、132、146、570)沿着第二水平方向hd2延伸，并且沿着可以垂直于第二水平方向hd2的第一水平方向hd1相互横向间隔。
可以通过共形电阻存储器材料层的沉积和各向异性蚀刻在第一字线堆叠体(560、132、146、570)的每个侧壁上形成第一电阻存储器材料层560。第一电阻存储器材料层560包含电阻存储器材料，其可以是基于施加于其的电偏置而通过导电丝的形成或移除而改变电阻。在本领域中已知的第一电阻存储器材料中的任何一种可以用于电阻存储器材料层560。例如，层560可以包括硫族化物或金属氧化物(例如镍氧化物或铜氧化物)材料作为存储器储存元件材料。存储器材料层在交叉局部位线562和字线146之间的小区域可控制地由施加到交叉线的适当电压在较多导电(设置)和较少导电(重新设置)状态之间交替。
第一垂直局部位线(例如，局部位线柱结构)562可以例如通过在由电阻存储器材料层560内衬的堆叠体之间的沟槽内沉积至少一个导电材料来形成，并且随后图案化至少一个导电材料，使得至少一个导电材料的剩余部分形成垂直延伸柱的二维阵列。第一局部位线柱结构562被腔体沿着第二水平方向hd2横向间隔，并且被第一字线堆叠(506、132、146、570)沿着第一水平方向hd1横向间隔。介电材料可以在第一局部位线腔体结构562之间的腔体内沉积以提供在第一局部位线柱结构562之间的电气隔离。
第一存取晶体管随后形成在每个第一局部位线柱结构562上。每个第一存取晶体管可以是垂直场效应晶体管，并且可以包含第一底部有源区域516(其可以是在第一层级1000’内的第一层级源极区域)、第一半导体沟道514、第一顶部有源区域512(其可以是第一层级漏极区域)、第一栅极介电层520(即，位于第一层级1000’内的栅极电介质层)的部分和第一栅极电极层522的部分。第一半导体沟道514配置为沿着垂直方向传导电流。第一栅极电极层522可以沿着第一字线堆叠体(506、132、146、570)的长度方向纵向延伸，其可以是沿着第二水平方向hd2(即字线方向)。第一介电填充材料层(未示出)可以提供在第一存取晶体管周围以完成第一层级1000’。
堆叠体间介电材料层1040可以形成在第一层级1000’之上。沟槽可以形成在堆叠体间介电材料层1040以形成可以沿着水平方向延伸的位线198，该水平方向不同于第二水平方向hd2(其是沿着第一字线堆叠体(506、132、146、570)长度方向延伸的字线方向)。每个位线198电气短接于第一存取晶体管的第一顶部有源区域512的相应的子集。附加的互连结构(未示出)可以形成在堆叠体间介电材料层1040内，其可以用于提供在第一层级1000’和第二层级2000’中的附加器件之间的电气连接。
第二存取晶体管随后形成在位线198上。每个第二存取晶体管可以是垂直场效应晶体管，并且可以包含第二底部有源区域612(其可以是在第二层级2000’内的第二层级源极区域)、第二半导体沟道614、第二顶部有源区域615(其可以是第二层级漏极区域)、第二栅极介电层620(即位于第二层级2000’内的栅极电介质层)的部分和第二栅极电极622的部分。第二半导体沟道614配置为沿着垂直方向传导电流。第二栅极电极层622可以沿着随后形成的第二字线堆叠(670、232、246、606)的长度方向横向延伸，其可以沿着第二水平方向hd2。第二介电填充材料层(未示出)可以设置为在第二存取晶体管周围。
第二层级基底绝缘层606、第二绝缘层232和第二电气导电层246的第二交替堆叠体(232、246)以及第二层级帽绝缘层670可以如掩盖(未图案化的)层顺序地形成，并且随后被图案化以形成第二字线堆叠体(606、232、246、670)。每个第二字线堆叠体包含交替的多个第二绝缘层232和第二电气导电层246(即第二字线)。在一个实施例中，第二字线堆叠体(606、232、246、670)沿着第二水平方向hd2延伸，并且沿着可以垂直于第二水平方向hd2的第一水平方向hd1相互横向间隔。
可以通过共形电阻存储器材料层的沉积和各向异性蚀刻在第二字线堆叠体(606、232、246、670)的每个侧壁上形成第二电阻存储器材料层660。第二电阻存储器材料层660包含电阻存储器材料，其可以是基于施加于其的电偏置而通过导电丝的形成或移除而改变电阻。在本领域中已知的任何电阻存储器材料可以用于第二电阻存储器材料层660。
第二局部位线柱结构662(例如，第二垂直局部位线)可以例如通过在由电阻存储器材料层660内衬的沟槽内沉积的至少一个导电材料的来形成，并且随后图案化至少一个导电材料，使得至少一个导电材料的剩余部分形成垂直延伸柱的二维阵列。第二局部位线柱结构662被腔体沿着第二水平方向hd2横向间隔，并且被第二字线堆叠体(606、232、246、670)沿着第一水平方向hd1横向间隔。介电材料可以沉积在第二局部位线柱结构662之间的腔体内以提供在第二局部位线柱结构662之间的电气隔离。因此，在第一和第二层级中的第一和第二存取晶体管电连接于位于层之间的共享位线198。
示例性结构包括多层级存储器器件，其包含第一层级1000’、位线198和第二层级2000’，该第一层级上覆盖于衬底510，并且包括第一绝缘层132和第一电气导电层146的第一交替堆叠体、以及每一个包含第一半导体沟道514和接触第一半导体沟道514的上端的第一层级顶部有源区域512的第一垂直晶体管(512、514、516、520、522)；该位线上覆盖于第一层级1000’并且电气短接于相应的第一层级顶部有源区域512；以及该第二层级上覆盖于位线198，并且包括第二绝缘层232和第二电气导电层246的第二交替堆叠体、以及每一个包含第二半导体沟道614和接触第二半导体沟道614的下端的第二层级底部有源区域612的第二垂直晶体管(612、614、616、620、622)。位线198电气短接于相应的第二层级底部有源区域612。
在一个实施例中，每个第一半导体沟道514位于相应的第一局部位线柱结构562(其平行于第一交替堆叠体(132、146)的堆叠方向延伸)的上方，并且每个第二半导体沟道614位于在相应的第二局部位线柱结构662(其平行于第二交替堆叠体(232、246)的堆叠方向延伸)的下方。第一电阻存储器材料层560位于第一交替堆叠体(132、146)的侧壁上，并且第二电阻存储器材料层660位于第二交替堆叠体(232、246)的侧壁上。
在一个实施例中，每个第一垂直晶体管(512、514、516、520、522)可以包含电气短接于相应的第一局部位线柱结构562的第一层级底部有源区域516，并且每个第二垂直晶体管(612、614、616、620、622)可以包含电气短接于相应的第二局部位线柱结构562的第二层级顶部有源区域616。在一个实施例中，多层级存储器器件可以是电阻随机存取存储器器件，其中第一和第二电气导电层(146、246)是用于存取在电阻存储器单元的三维阵列(其是第一和第二电阻存储器材料层(560、660)的部分)内的电阻存储器元件的字线。
在本公开的实施例中，存储器器件的相邻的层(例如三维的NAND或ReRAM)共享共同位线或源极线。共享线配置提供了具有增加数量的字线和增加的器件密度(例如两层的双倍密度)，而没有明显限制NAND器件中的沟道迁移率的器件。换言之，因为字线的数量显著地增加，沟道长度也增加(即因为存储器孔高度穿过字线堆叠体而增加)。当沟道长度显著地增加时，由于增加的沟道长度，则沟道材料可以成为具有受限的迁移率的限制因素。由于字线的数量增加，因此NAND串电流可以减少直到达到极限。因此，三维3D NAND器件可能通过增加字线的数量而不能够保持比例。在这种情况下，共享线配置允许通过单个长沟道划分到位于公共线的上方和公共线的下方的两个较短沟道中来缩短沟道长度。这允许三维3D NAND器件通过增加字线的数量以保持比例。另外，所增加的比例在ReRAM器件中增加了单元泄漏。当控制单元泄漏时，共享线配置允许ReRAM器件缩放(即以所堆叠的字线的数量增加)。
尽管前述涉及特定的优选实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且此类修改旨在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以采用功能上等同的任何其它兼容结构和/或配置来实践，只要此类替换不是明确禁止的，抑或不然对于本领域的普通技术人员而言是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (26)

1.一种多层级存储器器件，包括：
第一层级，所述第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体，以及第一垂直晶体管，所述第一垂直晶体管的每一个包含第一半导体沟道和接触所述第一半导体沟道的上端的第一层级顶部有源区域；
位线，所述位线上覆盖于所述第一层级并且电气短接于相应的第一层级顶部有源区域；以及
第二层级，所述第二层级上覆盖于所述位线，并且包括第二绝缘层和第二电气导电层的第二交替堆叠体，以及第二垂直晶体管，所述第二垂直晶体管的每一个包含第二半导体沟道和接触所述第二半导体沟道的下端的第二层级底部有源区域，
其中所述位线电气短接于相应的第二层级底部有源区域。
2.根据权利要求1所述的多层级存储器器件，其中：
每个第一半导体沟道位于延伸穿过所述第一交替堆叠体的相应的第一存储器堆叠体结构内；以及
每个第二半导体沟道位于延伸穿过所述第二交替堆叠体的相应的第二存储器堆叠体结构内。
3.根据权利要求2所述的多层级存储器器件，其中：
所述第一层级顶部有源区域是第一层级漏极区域；并且
所述第二层级底部有源区域是第二层级漏极区域。
4.根据权利要求3所述的多层级存储器器件，其中：
每个位线穿过至少一个第一漏极侧互连结构来电气短接于相应的第一层级漏极区域，所述至少一个第一漏极侧互连结构穿过在所述第一层级中的介电材料层延伸，并且所述每个位线穿过至少一个第二漏极侧互连结构来电气短接于相应的第二层级漏极区域，所述至少一个第二漏极侧互连结构穿过上覆盖于所述位线的另一个介电材料层延伸；
所述第二层级漏极区域的侧壁接触介电材料层；以及
所述第二层级漏极区域中的每一个包括接触下卧的金属半导体合金区域的掺杂的半导体区域。
5.根据权利要求3所述的多层级存储器器件，其中：
所述衬底包括衬底半导体层。
所述衬底半导体层包括第一层级源极区域和在相应的第一层级源极区域和第一半导体沟道的相应的子集之间延伸的水平沟道。
所述第二层级包括接触相应的第二半导体沟道的上端的第二层级源极区域；并且
所述第二层级包括电气短接于所述第二层级源极区域的源极线。
6.根据权利要求5所述的多层级存储器器件，还包括：
第一源极接触通孔结构，延伸穿过所述第一交替堆叠体并且接触所述第一层级源极区域；
第二源极接触通孔结构，延伸穿过所述第二交替堆叠体并且接触所述源极线；以及
互连结构，和所述第一源极接触通孔结构和所述第二源极接触通孔结构的电气短接相应的对。
7.根据权利要求2所述的多层级存储器器件，其中所述第一和第二存储器堆叠体结构中的每一个自外向内地包括：
至少一个阻挡电介质，
存储器材料层，
隧穿电介质，以及
第一半导体沟道和第二半导体沟道中的一个。
8.根据权利要求2所述的多层级存储器器件，还包括：
第三层级，所述第三层级上覆盖于所述第二层级，并且包括第三绝缘材料和第三电气导电层的第三交替堆叠体、穿过所述第三交替堆叠体延伸且每一个包含第三半导体沟道的第三存储器堆叠体结构、以及接触每个第三半导体沟道的上端的第三层级漏极区域；以及
源极线，所述源极线位于在所述第二层级和所述第三层级之间并且电气短接于接触相应的第二半导体沟道的上端的第二层级源极区域的子集，并且电气短接于接触相应的第三半导体沟道的下端的第三源极区域的子集。
9.根据权利要求2所述的多层级存储器器件，还包括：
与所述衬底内的半导体材料层外延对准的外延基座，在所述衬底和所述多层级存储器器件内的最顶层之间垂直延伸，并且包含在所述最外层的级别处的外围半导体器件；
上覆盖于所述第一交替堆叠体的第一阶梯式表面的第一反向阶梯式介电材料部分；以及
上覆盖于所述第二交替堆叠体的第二阶梯式表面的第二反向阶梯式介电材料部分。
10.根据权利要求1所述的多层级存储器器件，其中所述多层级存储器器件包括位于在所述衬底之上的垂直NAND器件。
11.根据权利要求10所述的多层级存储器器件，其中：
所述第一电气导电层和所述第二电气导电层包括所述垂直NAND器件的相应的字线或者电连接于所述垂直NAND器件的相应的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，所述多个半导体沟道包含所述第一半导体沟道和第二半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部基本上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道的相应一个；以及
多个控制栅极电极，所述多个栅极电极具有基本上平行于所述衬底的顶表面延伸的条状形状，所述多个控制栅极电极至少包括位于所述第一器件级别中的第一控制栅极电极和位于所述第二器件级别中的第二控制栅极电极。
12.根据权利要求1所述的多层级存储器器件，还包括：
多个第一局部位线柱结构，所述多个第一局部位线柱结构平行于所述第一交替堆叠体的堆叠方向延伸并且位于每个相应的第一半导体沟道的下方；
多个第二局部位线柱结构，所述多个第二局部位线柱结构平行于所述第二交替堆叠体的堆叠方向延伸并且位于每个相应的第二半导体沟道的上方；
位于所述第一交替堆叠体的侧壁上的第一电阻存储器材料层；以及
位于所述第二交替堆叠体的侧壁上的第二电阻存储器材料层。
13.根据权利要求12所述的多层级存储器器件，其中：
每个第一垂直晶体管包含电气短接于相应的第一局部位线柱结构的第一层级底部有源区域；
每个第二垂直晶体管包含电气短接于相应的第二局部位线柱结构的第二层级顶部有源区域；以及
所述多层级存储器器件是电阻随机存取存储器器件，其中所述第一电气导电层和第二电气导电层是用于存取在电阻存储器元件的三维阵列内的电阻存储器元件的字线。
14.一种制造多层级存储器器件的方法，包括：
在衬底之上形成第一层级，所述第一层级包括第一绝缘层和第一电气导电层的第一交替堆叠体，以及第一垂直晶体管，其每一个包含第一半导体沟道和接触所述第一半导体沟道的上端的第一层级顶部有源区域；
在所述第一层级之上形成位线，其中所述位线电气短接于相应的第一层级顶部有源区域；以及
在所述位线之上形成第二层级，所述第二层级包括第二绝缘层和第二电气导电层的第二交替堆叠体，以及第二垂直晶体管，其每一个包含第二半导体沟道和接触所述第二半导体沟道的下端的第二层级底部有源区域，
其中所述位线电气短接于相应的第二层级底部有源区域。
15.根据权利要求14所述的方法，还包括：
穿过所述第一交替堆叠体形成第一存储器堆叠体结构，其中每个第一存储器堆叠体结构包括相应的第一半导体沟道，并且每个第一层级顶部有源区域是第一层级漏极区域；以及
穿过所述第二交替堆叠体形成第二存储器堆叠体结构，其中每个第二存储器堆叠体结构包括相应的第二半导体沟道，并且每个第二层级底部有源区域是第二层级漏极区域。
16.根据权利要求15所述的方法，还包括：
形成交替的多个第一绝缘层和第一间隔体材料层以形成所述第一交替堆叠体；
穿过所述第一交替堆叠体形成第一存储器堆叠体结构；
用第一电气导电层替代所述第一间隔体材料层以形成所述第一层级；
形成多个交替的第二绝缘层和第二间隔体材料层以形成所述第二交替堆叠体；
穿过所述第二交替堆叠体形成第二存储器堆叠体结构；以及
用第二电气导电层替代所述第二间隔体材料层以形成所述第二层级。
17.根据权利要求15所述的方法，还包括：
在所述第一交替堆叠体之上形成至少一个第一层级帽介电层；
在所述第一层级漏极区域上形成第一漏极侧互连结构，其中穿过所述至少一个第一层级帽介电层形成所述第一漏极侧互连结构；
在所述第一漏极侧互连结构上形成所述位线；
在所述位线之上形成至少一个第二层级基底介电材料层；以及
在所述位线上形成第二漏极侧互连结构，其中穿过所述至少一个第二层级基底介电材料层形成所述第二漏极侧互连结构，并且其中所述第二半导体沟道形成在所述第二漏极侧互连结构之上。
18.根据权利要求17所述的方法，其中：
通过在所述至少另一个介电材料层中形成通孔腔体且在通孔腔体中沉积半导体材料来形成所述第二层级漏极区域；
所述第二漏极侧互连结构形成在所述通孔腔体的下部分中。
所述半导体材料沉积在所述第二漏极侧互连结构的顶表面上。
所述半导体材料的下部分与所述第二漏极侧互连结构反应以形成金属半导体合金区域；并且
所述半导体材料的每个未反应的上部分构成所述第二层级漏极区域中的一个。
19.根据权利要求15所述的方法，其中：
所述衬底是包含半导体材料层的半导体衬底；
所述方法还包括，在所述半导体材料层中或在所述半导体材料层上形成第一层级源极区域，其中在相应的第一层级源极区域和第一半导体沟道的相应的子集之间延伸的水平沟道形成在所述半导体材料层中；
形成所述第二层级包括直接在相应的第二半导体沟道的上端上形成第二层级源极区域；
形成所述第二层级包括，在所述第二层级源极区域之上形成源极线，其中所述源极线电气短接于所述第二层级源极区域；
形成所述第一层级包括，穿过所述第一交替堆叠体并且在所述第一层级源极区域上形成第一源极接触通孔结构；以及
形成所述第二层级包括，穿过与所述第一源极接触通孔结构电接触的所述第二交替堆叠体形成第二源极接触通孔结构。
20.根据权利要求15所述的方法，其中第一和第二存储器堆叠体结构中的每一个自外向内地包括：
至少一个阻挡电介质，
存储器材料层，
隧穿电介质，以及
第一半导体沟道和第二半导体沟道中的一个。
21.根据权利要求15所述的方法，还包括：
在所述第二层级之上形成第三层级，所述第三层级包括第三绝缘材料和第三电气导电层的第三交替堆叠体、穿过所述第三交替堆叠体延伸且每一个包含第三半导体沟道的第三存储器堆叠体结构、以及接触每个第三半导体沟道的上端的第三层级漏极区域；以及
在所述第二层级之上形成源极线。
22.根据权利要求21所述的方法，其中：
所述第三层级形成在所述源极线之上；以及
所述源极线电气短接于接触相应的第二半导体沟道的上端的第二层级源极区域的子集，并且电气短接于接触相应的第三半导体沟道的下端的第三源极区域的子集。
23.根据权利要求15所述的方法，还包括：
形成与衬底半导体层外延对准的外延基座，其中所述外延基座在所述衬底半导体层的上方垂直延伸；以及
在所述外延基座的顶部部分中形成外围半导体器件。
24.根据权利要求14所述的方法，其中所述多层级存储器器件包括位于所述衬底之上的垂直NAND器件。
25.根据权利要求24所述的方法，其中：
所述第一电气导电层和所述第二电气导电层包括所述垂直NAND器件的相应的字线或者电连接于所述垂直NAND器件的相应的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上；以及
所述单片三维NAND串的阵列包括：
多个半导体沟道，所述多个半导体沟道包含所述第一半导体沟道和第二半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应一个；以及
多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的顶表面延伸的条状形状，所述多个控制栅极电极至少包括位于所述第一器件级别中的第一控制栅极电极和位于所述第二器件级别中的第二控制栅极电极。
26.根据权利要求14所述的方法，其中所述多层级存储器器件包括电阻随机存取存储器器件，其中所述第一电气导电层和第二电气导电层是用于存取在电阻存储器元件的三维阵列内的电阻存储器元件的字线。
CN201680049440.3A 2015-08-25 2016-06-09 包含垂直共享位线的多层级三维存储器器件 Active CN108028223B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/834,943 US9502471B1 (en) 2015-08-25 2015-08-25 Multi tier three-dimensional memory devices including vertically shared bit lines
US14/834,943 2015-08-25
PCT/US2016/036724 WO2017034647A1 (en) 2015-08-25 2016-06-09 Multi tier three-dimensional memory devices including vertically shared bit lines

Publications (2)

Publication Number Publication Date
CN108028223A true CN108028223A (zh) 2018-05-11
CN108028223B CN108028223B (zh) 2022-01-11

Family

ID=56264055

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680049440.3A Active CN108028223B (zh) 2015-08-25 2016-06-09 包含垂直共享位线的多层级三维存储器器件

Country Status (3)

Country Link
US (2) US9502471B1 (zh)
CN (1) CN108028223B (zh)
WO (1) WO2017034647A1 (zh)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108565266A (zh) * 2018-06-04 2018-09-21 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN109037227A (zh) * 2018-09-21 2018-12-18 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109075170A (zh) * 2018-06-29 2018-12-21 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN109103199A (zh) * 2018-08-07 2018-12-28 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109148459A (zh) * 2018-08-07 2019-01-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109496361A (zh) * 2018-10-18 2019-03-19 长江存储科技有限责任公司 具有z字形狭缝结构的三维存储器件及其形成方法
CN110021603A (zh) * 2019-04-11 2019-07-16 德淮半导体有限公司 半导体结构及其形成方法
US10559592B1 (en) 2018-08-08 2020-02-11 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
CN110970439A (zh) * 2018-10-01 2020-04-07 三星电子株式会社 半导体器件及其制造方法
CN110998844A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
CN111354732A (zh) * 2018-09-14 2020-06-30 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN112436008A (zh) * 2019-08-06 2021-03-02 铠侠股份有限公司 半导体存储装置及其制造方法
CN112951838A (zh) * 2018-07-20 2021-06-11 长江存储科技有限责任公司 三维存储器件
CN113302739A (zh) * 2019-01-15 2021-08-24 美光科技公司 在具有堆叠存储器阵列的存储器中的驱动器放置
CN113675213A (zh) * 2020-07-30 2021-11-19 台湾积体电路制造股份有限公司 三维存储器件和方法
CN113826192A (zh) * 2019-05-15 2021-12-21 东京毅力科创株式会社 用于连接电路元件的多维垂直开关连接
US11233041B2 (en) 2019-11-05 2022-01-25 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
WO2022047645A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. Methods for forming on-chip capacitor structures in semiconductor devices
US11450653B2 (en) 2019-11-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices having bonding layers

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478556B2 (en) * 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
US9991280B2 (en) 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US10242994B2 (en) 2016-03-16 2019-03-26 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR102632478B1 (ko) * 2016-09-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US9875929B1 (en) * 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
US9960181B1 (en) 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
WO2018208719A1 (en) * 2017-05-08 2018-11-15 Micron Technology, Inc. Memory arrays
US10607995B2 (en) 2017-05-08 2020-03-31 Micron Technology, Inc. Memory arrays
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
US10727244B2 (en) 2017-06-12 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10403634B2 (en) 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
KR102366798B1 (ko) * 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
US10861902B2 (en) 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
US10355012B2 (en) 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10224240B1 (en) 2017-06-27 2019-03-05 Sandisk Technologies Llc Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
US10224373B2 (en) * 2017-06-28 2019-03-05 Sandisk Technologies Llc Three-dimensional ReRAM memory device employing replacement word lines and methods of making the same
WO2019018124A1 (en) * 2017-07-17 2019-01-24 Micron Technology, Inc. MEMORY CIRCUITS
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10249682B2 (en) 2017-08-23 2019-04-02 Sandisk Technologies Llc Non-volatile memory system with serially connected non-volatile reversible resistance-switching memory cells
US10217795B1 (en) 2017-08-23 2019-02-26 Sandisk Technologies Llc Memory cell for non-volatile memory system
US10283562B2 (en) * 2017-08-23 2019-05-07 Sandisk Technologies Llc Process for fabricating three dimensional non-volatile memory system
CN107658307B (zh) * 2017-08-28 2020-02-25 长江存储科技有限责任公司 3d存储器
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10854618B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of forming the same
US10026750B1 (en) * 2017-11-08 2018-07-17 Macronix International Co., Ltd. Memory device and method for operating the same
KR102344984B1 (ko) * 2017-11-10 2021-12-29 삼성전자주식회사 수직형 반도체 소자
US11823888B2 (en) 2017-12-20 2023-11-21 Samsung Electronics Co., Ltd. Memory stack with pads connecting peripheral and memory circuits
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
US10410925B2 (en) * 2017-12-29 2019-09-10 Micron Technology, Inc. Methods of forming integrated assemblies
US10381561B2 (en) 2018-01-10 2019-08-13 Internatoinal Business Machines Corporation Dedicated contacts for controlled electroforming of memory cells in resistive random-access memory array
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10622369B2 (en) 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10600802B2 (en) 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
KR102617353B1 (ko) * 2018-03-27 2023-12-26 삼성전자주식회사 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10593692B2 (en) * 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
US10658377B2 (en) 2018-06-27 2020-05-19 Sandisk Technologies Llc Three-dimensional memory device with reduced etch damage to memory films and methods of making the same
CN109075173B (zh) 2018-06-28 2019-09-03 长江存储科技有限责任公司 形成用于三维存储器件双侧布线的阶梯结构的方法
CN109075172B (zh) * 2018-06-28 2019-09-03 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
JP7288300B2 (ja) * 2018-08-17 2023-06-07 キオクシア株式会社 半導体基板および半導体装置
CN110838515B (zh) 2018-08-17 2023-10-20 铠侠股份有限公司 半导体晶片及半导体装置
US10825828B2 (en) 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
US10748921B2 (en) 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
US10950618B2 (en) 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US10797060B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US10797061B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
KR20200078753A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US11469214B2 (en) * 2018-12-22 2022-10-11 Xcelsis Corporation Stacked architecture for three-dimensional NAND
US10957705B2 (en) 2018-12-24 2021-03-23 Sandisk Technologies Llc Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
CN109742038B (zh) * 2019-01-07 2020-12-11 长江存储科技有限责任公司 3d nand存储器及其形成方法
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10811058B2 (en) 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US10629616B1 (en) 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11355486B2 (en) 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195781B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10741535B1 (en) 2019-02-14 2020-08-11 Sandisk Technologies Llc Bonded assembly containing multiple memory dies sharing peripheral circuitry on a support die and methods for making the same
US10734400B1 (en) 2019-02-18 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
CN111834391B (zh) * 2019-04-15 2024-05-14 联华电子股份有限公司 存储器元件的结构及其制造方法
KR102637645B1 (ko) 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures
US10727276B1 (en) 2019-05-24 2020-07-28 Sandisk Technologies Llc Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
US11018152B2 (en) 2019-07-05 2021-05-25 Sandisk Technologies Llc Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device
US10950626B2 (en) 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US11018153B2 (en) 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20210052753A (ko) * 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자
US11302710B2 (en) * 2020-01-10 2022-04-12 Micron Technology, Inc. Foundational supports within integrated assemblies
US11587920B2 (en) 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
JP2023531482A (ja) * 2020-09-02 2023-07-24 長江存儲科技有限責任公司 半導体デバイス用パッド構造
KR102634963B1 (ko) * 2020-10-08 2024-02-07 에스케이하이닉스 주식회사 수직형 반도체 소자 및 제조 방법
US11482539B2 (en) 2020-10-28 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including metal silicide source regions and methods for forming the same
US11417621B2 (en) 2020-12-07 2022-08-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11367733B1 (en) 2020-12-07 2022-06-21 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11342382B1 (en) * 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US11641746B2 (en) 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
US12004348B2 (en) 2021-06-15 2024-06-04 Sandisk Technologies Llc Three-dimensional memory array with dual-level peripheral circuits and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117143A1 (en) * 2008-11-11 2010-05-13 Seung-Jun Lee Vertical type semiconductor device
US20110169067A1 (en) * 2008-07-10 2011-07-14 Comm A L'ener Atom Et Aux Energies Alt. Structure and production process of a microelectronic 3d memory device of flash nand type
US20150003158A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor memory device

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387530A (en) 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP5792918B2 (ja) 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
US6821847B2 (en) * 2001-10-02 2004-11-23 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6795326B2 (en) * 2001-12-12 2004-09-21 Micron Technology, Inc. Flash array implementation with local and global bit lines
TW535242B (en) * 2002-05-30 2003-06-01 Silicon Based Tech Corp Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays
JP4574145B2 (ja) 2002-09-13 2010-11-04 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． エアギャップ形成
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US20050095786A1 (en) 2003-11-03 2005-05-05 Ting-Chang Chang Non-volatile memory and method of manufacturing floating gate
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
DE102005004877A1 (de) 2005-02-03 2006-08-10 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
JP4488947B2 (ja) 2005-04-08 2010-06-23 株式会社東芝 不揮発性半導体記憶装置の製造方法
US7535060B2 (en) 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7476588B2 (en) 2007-01-12 2009-01-13 Micron Technology, Inc. Methods of forming NAND cell units with string gates of various widths
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
WO2008118433A1 (en) 2007-03-27 2008-10-02 Sandisk 3D Llc Three dimensional nand memory and method of making thereof
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP4802313B2 (ja) 2008-08-01 2011-10-26 ニッコー株式会社 圧電振動子の保持装置
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP4675996B2 (ja) 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
JP2010161132A (ja) 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20100213458A1 (en) 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8898468B2 (en) 2009-12-08 2014-11-25 Bae Systems Information And Electronic Systems Integration Inc. Method for ensuring security and privacy in a wireless cognitive network
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8450181B2 (en) 2010-01-08 2013-05-28 Sandisk 3D Llc In-situ passivation methods to improve performance of polysilicon diode
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101761366B1 (ko) 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
JP2013534058A (ja) 2010-06-30 2013-08-29 サンディスク テクノロジィース インコーポレイテッド 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8883589B2 (en) 2010-09-28 2014-11-11 Sandisk 3D Llc Counter doping compensation methods to improve diode performance
KR101855437B1 (ko) 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8455939B2 (en) 2010-12-21 2013-06-04 Sandisk Technologies Inc. Stacked metal fin cell
US8432719B2 (en) * 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US10333064B2 (en) 2011-04-13 2019-06-25 Micron Technology, Inc. Vertical memory cell for high-density memory
KR101807254B1 (ko) 2011-04-29 2018-01-11 삼성전자주식회사 반도체 기억 소자의 형성 방법
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US20130313717A1 (en) 2012-05-24 2013-11-28 International Business Machines Corporation Spacer for enhancing via pattern overlay tolerence
US8867271B2 (en) 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110169067A1 (en) * 2008-07-10 2011-07-14 Comm A L'ener Atom Et Aux Energies Alt. Structure and production process of a microelectronic 3d memory device of flash nand type
US20100117143A1 (en) * 2008-11-11 2010-05-13 Seung-Jun Lee Vertical type semiconductor device
US20150003158A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor memory device

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108565266A (zh) * 2018-06-04 2018-09-21 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN113161366A (zh) * 2018-06-29 2021-07-23 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN109075170A (zh) * 2018-06-29 2018-12-21 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
US10797028B2 (en) 2018-06-29 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with stacked device chips using interposers
CN113161366B (zh) * 2018-06-29 2023-08-18 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
US11183488B2 (en) 2018-06-29 2021-11-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with stacked device chips using interposers
TWI691061B (zh) * 2018-06-29 2020-04-11 大陸商長江存儲科技有限責任公司 具有使用內插器的堆疊元件晶片的三維記憶體裝置
CN112951838B (zh) * 2018-07-20 2023-05-19 长江存储科技有限责任公司 三维存储器件
CN112951838A (zh) * 2018-07-20 2021-06-11 长江存储科技有限责任公司 三维存储器件
CN109148459A (zh) * 2018-08-07 2019-01-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109148459B (zh) * 2018-08-07 2021-12-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109103199A (zh) * 2018-08-07 2018-12-28 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2020029115A1 (en) * 2018-08-08 2020-02-13 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
US10559592B1 (en) 2018-08-08 2020-02-11 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
CN111354732A (zh) * 2018-09-14 2020-06-30 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
US11037946B2 (en) 2018-09-14 2021-06-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN109037227B (zh) * 2018-09-21 2024-05-10 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109037227A (zh) * 2018-09-21 2018-12-18 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110970439B (zh) * 2018-10-01 2023-11-14 三星电子株式会社 半导体器件及其制造方法
CN110970439A (zh) * 2018-10-01 2020-04-07 三星电子株式会社 半导体器件及其制造方法
CN111916461A (zh) * 2018-10-18 2020-11-10 长江存储科技有限责任公司 具有z字形狭缝结构的三维存储器件及其形成方法
CN109496361A (zh) * 2018-10-18 2019-03-19 长江存储科技有限责任公司 具有z字形狭缝结构的三维存储器件及其形成方法
US10680010B2 (en) 2018-10-18 2020-06-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
CN111916461B (zh) * 2018-10-18 2021-03-30 长江存储科技有限责任公司 具有z字形狭缝结构的三维存储器件及其形成方法
WO2020077593A1 (en) * 2018-10-18 2020-04-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
CN109496361B (zh) * 2018-10-18 2020-10-30 长江存储科技有限责任公司 具有z字形狭缝结构的三维存储器件及其形成方法
US11805653B2 (en) 2019-01-15 2023-10-31 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
CN113302739A (zh) * 2019-01-15 2021-08-24 美光科技公司 在具有堆叠存储器阵列的存储器中的驱动器放置
CN110021603A (zh) * 2019-04-11 2019-07-16 德淮半导体有限公司 半导体结构及其形成方法
CN113826192A (zh) * 2019-05-15 2021-12-21 东京毅力科创株式会社 用于连接电路元件的多维垂直开关连接
CN113826192B (zh) * 2019-05-15 2023-01-13 东京毅力科创株式会社 用于连接电路元件的多维垂直开关连接
CN112436008A (zh) * 2019-08-06 2021-03-02 铠侠股份有限公司 半导体存储装置及其制造方法
CN112436008B (zh) * 2019-08-06 2023-12-05 铠侠股份有限公司 半导体存储装置及其制造方法
CN110998844A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
US11450653B2 (en) 2019-11-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices having bonding layers
US11233041B2 (en) 2019-11-05 2022-01-25 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
US11037945B2 (en) 2019-11-05 2021-06-15 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN113675213A (zh) * 2020-07-30 2021-11-19 台湾积体电路制造股份有限公司 三维存储器件和方法
US11910616B2 (en) 2020-07-30 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2022047645A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. Methods for forming on-chip capacitor structures in semiconductor devices

Also Published As

Publication number Publication date
US20170294377A1 (en) 2017-10-12
CN108028223B (zh) 2022-01-11
US9935050B2 (en) 2018-04-03
WO2017034647A1 (en) 2017-03-02
US9502471B1 (en) 2016-11-22

Similar Documents

Publication Publication Date Title
CN108028223A (zh) 包含垂直共享位线的多层级三维存储器器件
CN111295757B (zh) 包含贯穿存储器层级接触通孔结构的三维存储器器件及其制造方法
CN110447103B (zh) 具有平台区域的三维存储器设备的相邻存储器阵列之间的连接区域及其制备方法
US11121149B2 (en) Three-dimensional memory device containing direct contact drain-select-level semiconductor channel portions and methods of making the same
US9679906B2 (en) Three-dimensional memory devices containing memory block bridges
US9917093B2 (en) Inter-plane offset in backside contact via structures for a three-dimensional memory device
CN109075175B (zh) 三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法
US10103161B2 (en) Offset backside contact via structures for a three-dimensional memory device
CN108431961B (zh) 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN108934183A (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
CN108431955A (zh) 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法
CN108475682A (zh) 字线开关与字线接触通孔结构的集成
CN108140644A (zh) 用于三维存储器器件的阵列内替换开口
CN108028256A (zh) 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层
CN110088905A (zh) 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
CN109075190A (zh) 阵列内穿存储器级通孔结构及其制备方法
CN108431956A (zh) 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN109863597A (zh) 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法
CN107996000A (zh) 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
US10748894B2 (en) Three-dimensional memory device containing bond pad-based power supply network for a source line and methods of making the same
CN108886041A (zh) 含有离散的硅氮化物电荷储存区域的三维存储器器件
CN109716522A (zh) 具有自对准漏极侧选择栅极电极的三维存储器器件及其制造方法
CN108377660A (zh) 用于三维存储器器件的贯穿存储器层级通孔结构
CN108886039A (zh) 具有级位移的台阶结构的三维存储器器件及其制造方法
CN109791931A (zh) 在存储叠层结构之间具有非均匀间距的三维存储器器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant