CN113675213A - 三维存储器件和方法 - Google Patents

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贾汉中
王圣祯
杨丰诚
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Abstract

在实施例中，一种器件包括：字线，沿第一方向延伸；数据存储层，位于字线的侧壁上；沟道层，位于数据存储层的侧壁上；背栅隔离件，位于沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，第一主区域接触沟道层，第一延伸区域通过背栅隔离件与沟道层分离，位线沿第二方向延伸，第二方向垂直于第一方向。本申请的实施例提供了三维存储器件和方法。

Description

三维存储器件和方法
技术领域
本申请的实施例涉及三维存储器件和方法。
背景技术
半导体存储器用于集成电路中以用于包括例如收音机、电视、手机和个人计算机器件的电子应用。半导体存储器包括两种主要的类别。一种是易失性存储器，另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，该RAM还可以分为两个子类，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。因为当SRAM和DRAM失电时，SRAM和DRAM会失去所储存的信息，所以SRAM和DRAM这两者均是易失性的。
另一方面，非易失性存储器可以保持储存在其中的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM)。FeRAM的优点包括快速的读取/写入速度和小尺寸。
发明内容
本申请的实施例提供一种器件，包括：字线，沿第一方向延伸；数据存储层，位于所述字线的侧壁上；沟道层，位于所述数据存储层的侧壁上；背栅隔离件，位于所述沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，所述第一主区域接触所述沟道层，所述第一延伸区域通过所述背栅隔离件与所述沟道层分离，所述位线沿第二方向延伸，所述第二方向垂直于所述第一方向。
本申请的实施例提供一种器件，包括：位线，沿第一方向延伸，所述位线自上向下看具有第一T形截面；源极线，沿所述第一方向延伸，所述源极线自上向下看具有第二T形截面；隔离区域，位于所述源极线和所述位线之间；字线，沿第二方向延伸，所述第二方向垂直于所述第一方向；背栅隔离件，位于所述字线与所述隔离区域、所述位线的第一部分和所述源极线的第二部分中的每一个之间；沟道层，位于所述背栅隔离件和所述字线之间；以及数据存储层，位于所述沟道层和所述字线之间。
本申请的实施例还提供一种方法，包括：在一对第一介电层之间形成字线；在所述第一介电层的侧壁和所述字线的侧壁上沉积数据存储层；在所述数据存储层的侧壁上沉积沟道层；在所述沟道层的侧壁上沉积第一介电层；在所述第一介电层的侧壁上形成第一隔离区域；去除所述第一隔离区域的第一部分，去除后保留所述第一隔离区域的第二部分；在去除所述第一隔离区域的第一部分之后，图案化所述第一介电层以形成背栅隔离件；以及在所述第一隔离区域的第二部分的相反侧形成位线和源极线，所述背栅隔离件将所述沟道层与所述位线的第一部分和所述源极线的第二部分分离。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A、图1B和图1C是存储器阵列的各种视图。
图2至图19C是根据一些实施例的制造存储器阵列的中间阶段的各种视图。
图20A至图20J是根据一些实施例的制造存储器阵列的阶梯结构的中间阶段的视图。
图21A至图21D是根据一些实施例的存储器阵列的俯视图。
图22A至图22C是根据一些实施例的存储器阵列的俯视图。
图23是根据一些其他实施例的存储器阵列的截面图。
图24是根据一些实施例的半导体器件的截面图。
图25至图27是根据一些其他实施例的制造存储器阵列的中间阶段的各种视图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据各种实施例，三维存储器阵列由具有带有延伸区域的位线和源极线的晶体管(诸如可编程薄膜晶体管(TFT))形成。延伸区域用作背栅。晶体管的数据存储层和沟道层设置在晶体管的背栅和字线之间。在晶体管的写入操作(例如，擦除或编程操作)期间，背栅可以帮助控制(例如，减小)沟道层的表面电势。降低沟道层的表面电势可以帮助提高存储器阵列的性能。
图1A、图1B和图1C示出根据一些实施例的存储器阵列50的示例。图1A以三维视图示出存储器阵列50的一部分的示例；图1B示出存储器阵列50的电路图；图1C示出存储器阵列50的一部分的俯视图。存储器阵列50包括多个存储器单元52，其可以以行和列的栅格布置。存储器单元52可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。可以在半导体管芯的后端制成(BEOL)中设置存储器阵列50。例如，存储器阵列50可以设置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或多个有源器件(例如，晶体管)之上。
在一些实施例中，存储器阵列50是诸如NOR存储器阵列等的存储器阵列。每个存储器单元52可以包括晶体管54(诸如TFT)，其具有绝缘的存储器膜84作为栅极电介质。在一些实施例中，每个晶体管54的栅极电耦合至相应的字线(例如，导线72)，每个晶体管54的第一源极/漏极区域电耦合至相应的位线(例如，导线64B)，并且每个晶体管54的第二源极/漏极区域电耦合至相应的源极线(例如，导线64S)，其将第二源极/漏极区域电接地。存储器阵列50的相同水平行中的存储器单元52可以共享公共字线，而存储器阵列50的相同竖直列中的存储器单元52可以共享公共源极线和公共位线。
存储器阵列50包括多个竖直堆叠的导线72(例如，字线)，介电层62设置在相邻的导线72之间。导线72在平行于下面的衬底(图1A和图1B中未明确示出)的主表面的方向D1上延伸。导线72可以是阶梯结构的一部分，使得下部导线72比上部导线72更长并且横向延伸超过上部导线72的端点。例如，在图1A中，示出多层导线72的堆叠层，其中最顶部导线72最短，最底部导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列50上方访问每个导线72的一部分，并且可以对每个导线72的暴露部分制作导电接触件66(见图1C)。在存储器阵列50设置在半导体管芯的互连层中的实施例中，导电接触件66可以是例如将导线72的暴露部分连接至上面的互连层的互连件68(见图1C)的通孔。
存储器阵列50还包括多个导线64B(例如，位线)和导线64S(例如，源极线)。导线64B、64S可以各自在垂直于导线72的方向D3上延伸。隔离区域74设置在导线64B和导线64S之间并且隔离相邻的导线64B和导线64S。成对的导线64B、64S与相交的导线72一起限定每个存储器单元52的边界，并且隔离区域76设置在相邻的成对导线64B、64S之间并且将其隔离。在一些实施例中，导线64S电接地。尽管图1A示出导线64B相对于导线64S的特定放置，但是应当理解，在其他实施例中，导线64B、64S的放置可以被翻转。
存储器阵列50还可以包括半导体层82。半导体层82可以为存储器单元52的晶体管54提供沟道区域。例如，当通过对应的导线72施加适当的电压(例如，高于对应晶体管54的相应阈值电压(Vth))时，半导体层82的与导线72相交的区域可以允许电流从导线64B流向导线64S(例如，沿箭头56指示的方向)。
存储器膜84设置在导线72和半导体层82之间，并且存储器膜84可以为晶体管54提供栅极电介质。在一些实施例中，存储器膜84包括铁电材料，诸如氧化铪、氧化锆、掺杂硅的氧化铪等。因此，存储器阵列50也可以被称为铁电随机存取存储器(FERAM)阵列。替代地，存储器膜84可以是多层结构，其包括介于两个氧化硅层之间的氮化硅层(例如，氧化物-氮化物-氧化物(ONO)结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
在存储器膜84包括铁电材料的实施例中，可以在两个不同方向之一上使存储器膜84极化，并且可以通过在存储器膜84上施加适当的电压差并产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元52的每个边界内)，并且存储器膜84的连续区域可以跨多个存储器单元52延伸。取决于存储器膜84的特定区域的极化方向，对应晶体管54的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器膜84的区域具有第一电极化方向时，对应晶体管54可以具有相对较低的阈值电压，并且当存储器膜84的区域具有第二电极化方向时，对应晶体管54可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应存储器单元52中的数字值更容易(例如，更不容易出错)。
在这样的实施例中，为了在存储器单元52上执行写入操作，在存储器膜84的与存储器单元52对应的部分上施加写入电压。可以通过例如向对应的导线72(例如，字线)和对应的导线64B、64S(例如，位线/源极线)施加适当的电压来施加写入电压。通过在存储器膜84的部分上施加写入电压，可以改变存储器膜84的区域的极化方向。结果，对应晶体管54的对应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元52中。因为导线72与导线64B、64S相交，所以可以选择单个存储器单元52进行写入操作。
在这样的实施例中，为了在存储器单元52上执行读取操作，读取电压(低阈值电压和高阈值电压之间的电压)被施加到对应的导线72(例如，字线)上。取决于存储器膜84的对应区域的极化方向，存储器单元52的晶体管54可以导通或不导通。结果，导线64B可以通过导线64S(例如，接地的源极线)放电或不放电，并且可以确定存储在存储器单元52中的数字值。因为导线72与导线64B、64S相交，所以可以选择单个存储器单元52进行读取操作。
图1A进一步示出在后面的图中使用的存储器阵列50的参考截面。截面B-B'沿着导线72的纵轴并且在方向D1上，例如平行于晶体管54的电流流动方向。截面C-C'垂直于截面B-B'并且在方向D2上，例如垂直于导线72的纵轴。为了清楚，随后的图是指这些参考截面。
图2至图19C是根据一些实施例的制造存储器阵列50的中间阶段的视图。存储器阵列50的每个存储器单元52包括晶体管54(见图19B和图19C)。图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19A是三维视图。图19B是沿着图1A中的参考截面B-B'示出的截面图。图19C是沿着图1A中的参考截面C-C'示出的截面图。示出存储器阵列50的一部分。为了清楚起见，在一些图中未示出一些部件，诸如字线的阶梯布置(见图1A)。
在图2中，提供了衬底102。衬底102可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底102可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料的层。例如，绝缘体层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘体层。还可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底102的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化钾、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。衬底102可以包括介电材料。例如，衬底102可以是介电层，或者可以包括半导体衬底上的介电层。用于衬底102的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。在一些实施例中，衬底102由碳化硅形成。
多层堆叠件104形成在衬底102上方。多层堆叠件104包括交替的介电层106和牺牲层108。介电层106由第一介电材料形成，并且牺牲层108由第二介电材料形成。介电材料可以各自从衬底102的候选介电材料中选择。多层堆叠件104将在随后的处理中被图案化。这样，介电层106和牺牲层108的介电材料都具有比对衬底102的材料的蚀刻更高的蚀刻选择性。图案化的介电层106将用于隔离随后形成的晶体管。图案化的牺牲层108也可以被称为伪层，并且将在随后的处理中选择性地被晶体管的字线代替。这样，牺牲层108的第二介电材料相对于介电层106的第一介电材料的蚀刻也具有高蚀刻选择性。在衬底102由碳化硅形成的实施例中，介电层106可以由氧化硅形成，并且牺牲层108可以由氮化硅形成。也可以使用彼此具有可接受的蚀刻选择性的介电材料的其他组合。
可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺来形成多层堆叠件104的每一层。每个层的厚度可以在约40nm至约50nm的范围内。在一些实施例中，介电层106形成为厚度与牺牲层108不同。例如，牺牲层108可以形成为厚度大于介电层106。在所示的实施例中，多层堆叠件104包括五层介电层106和四层牺牲层108。应当理解，多层堆叠件104可以包括其他数量的介电层106和牺牲层108。多层堆叠件104可以具有范围为约1000nm至约10000nm的总高度H1。
如下面将更详细讨论的，图3至图10示出其中使用多重图案化工艺来形成晶体管的一些部件的工艺。多重图案化工艺可以是双重图案化工艺、四重图案化工艺等。图3至图10示出双重图案化工艺。在双重图案化工艺中，利用第一蚀刻工艺在多层堆叠件104的部分中图案化沟槽110A(见图3)，并且在沟槽110A中形成用于晶体管的第一子集的部件。然后通过第二蚀刻工艺在多层堆叠件104的其他部分中图案化沟槽110B(见图7)，并且在沟槽110B中形成用于晶体管的第二子集的部件。通过多重图案化工艺形成晶体管的部件允许以较低的图案密度执行每个图案化工艺，这可以帮助减少缺陷，同时仍然允许存储器阵列50具有足够的存储器单元密度。此外，通过多重图案化工艺形成晶体管的部件还允许多层堆叠件104的每个图案化的部分避免具有过大的纵横比，从而提高所得存储器阵列的结构稳定性。如下面将更详细讨论的(见图25至图27)，也可以使用单图案化工艺来形成晶体管的一些部件。
在图3中，在多层堆叠件104中图案化沟槽110A。在示出的实施例中，沟槽110A延伸穿过多层堆叠件104并暴露衬底102。在另一实施例中，沟槽110A延伸穿过多层堆叠件104的一些但不是所有层。可以使用可接受的光刻和蚀刻技术来图案化沟槽110A，诸如使用对多层堆叠件104具有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率选择性地去除介电层106和牺牲层108的介电材料)。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且牺牲层108由氮化硅形成的实施例中，可以通过使用基于氟的气体(例如，C4F6)与氢气(H2)或氧气(O2)混合的干蚀刻来形成沟槽110A。在图案化之后，将多层堆叠件104的相应部分设置在相应沟槽110A之间。多层堆叠件104的每个部分在第二方向D2(见图1A和图1B)上具有宽度W1，其可以在约50nm至约500nm的范围内。此外，多层堆叠件104的每个部分在第二方向D2上以分隔距离S1分隔开，该距离可以在约50nm至约200nm的范围内。
在图4中，使沟槽110A扩展以形成侧壁凹部112A。具体地，牺牲层108的由沟槽110A暴露的侧壁的部分从介电层106的由沟槽110A暴露的侧壁的部分被开槽，以形成侧壁凹部112A。尽管牺牲层108的侧壁被示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁凹部112A可以通过可接受的蚀刻工艺形成，诸如对牺牲层108的材料具有选择性的蚀刻工艺(例如，以比介电层106和衬底102的材料更快的速率选择性地去除牺牲层108的材料)。蚀刻可以是各向同性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且牺牲层108由氮化硅形成的实施例中，可以通过使用磷酸(H3PO4)的湿蚀刻来扩展沟槽110A。在另一实施例中，可以使用对牺牲层108的材料具有选择性的干蚀刻。
在形成之后，侧壁凹部112A在第二方向D2(见图1A和图1B)上具有深度D4，其延伸超过介电层106的侧壁。定时蚀刻工艺可以用于在侧壁凹部112A达到期望的深度D4之后停止对侧壁凹部112A的蚀刻。例如，侧壁凹部112A可以具有在约10nm至约60nm范围内的深度D4。形成侧壁凹部112A可以将牺牲层108的宽度减小约5％至约25％。继续先前的示例，在蚀刻之后，牺牲层108可以在第二方向D2上具有宽度W2，该宽度可以在约50nm至约450nm的范围内。
在图5中，导电部件114A(例如，金属线)形成在侧壁凹部112A中，从而完成用于替换牺牲层108的第一部分的工艺。导电部件114A可以各自包括一个或多个层，诸如种子层、胶层、阻挡层、扩散层、填充层等。在一些实施例中，导电部件114A均包括种子层114AS(或阻挡层)和主层114AM。每个种子层114AS沿着位于对应的侧壁凹部112A内的对应的主层114AM的三个侧面(例如，顶面、侧壁和底面)延伸。种子层114AS由第一导电材料形成，该第一导电材料可以用于帮助生长或帮助粘附随后沉积的材料，诸如金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等。主层114AM可以由第二导电材料形成，诸如金属，诸如钨、钌、钼、钴、铝、镍、铜、银、金、其合金等。种子层114AS的材料是对介电层106的材料具有良好粘附性的材料，并且主层114AM的材料是对种子层114AS的材料具有良好粘附性的材料。在介电层106由诸如氧化硅的氧化物形成的实施例中，种子层114AS可以由氮化钛或氮化钽形成，并且主层114AM可以由钨形成。种子层114AS和主层114AM的材料可以通过可接受的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。可以执行可接受的蚀刻工艺，诸如干蚀刻(例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等)、湿蚀刻等或其组合，以从介电层106的侧壁和衬底102的顶面去除多余的材料。蚀刻可以是各向异性的。每个导电部件114A可以具有与牺牲层108(在上面针对图2所讨论的)相似的总厚度，并且可以具有与侧壁凹部112A(在上面针对图4所讨论的)的深度D4相似的总宽度。每个种子层114AS可以具有在约1nm至约10nm范围内的厚度，并且每个主层114AM可以具有在约15nm至约35nm范围内的厚度，其中种子层114AS的厚度大于主层114AM的厚度。
在图6中，在沟槽110A中形成存储器膜116A、半导体层118A、背栅隔离件120A和隔离区域122A。半导体层118A和背栅隔离件120A形成在存储器膜116A上方。隔离区域122A延伸穿过半导体层118A，从而沿方向D2(参见图1A和图1B)将水平相邻的晶体管的半导体层118A分开。在示出的实施例中，隔离区域122A形成在存储器膜116A上方。在另一实施例中，隔离区域122A也延伸穿过存储器膜116A和衬底102，从而沿方向D2将水平相邻的晶体管的存储器膜116A分开。
存储器膜116A的部分为晶体管提供数据存储层，并且半导体层118A的部分为晶体管提供沟道区域。如将在下面更详细地讨论的，将对背栅隔离件120A进行图案化并用于帮助形成晶体管的T形源极/漏极区域。T形源极/漏极区域具有主区域和延伸区域。背栅隔离件120A将被图案化，使得主源极/漏极区域可以接触半导体层118A，但是源极/漏极延伸区域与半导体层118A的提供沟道区域的部分分开，从而防止短接沟道区域。源极/漏极延伸区域可以用作背栅，以在写入操作期间帮助控制(例如，降低)半导体层118(特别是半导体层118的字线114远端的部分)的表面电势。因此可以加宽写入操作的窗口。
存储器膜116A由用于存储数字值的可接受的材料形成。在一些实施例中，存储器膜116A由高k铁电材料形成，诸如氧化铪锆(HfZrO)；氧化锆(HfZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化铪(HfO)；等。在一些实施例中，存储器膜116A包括一种或多种低k介电材料，诸如氮化硅、氧化硅、氮氧化硅等。可以通过诸如ALD、CVD、物理气相沉积(PVD)等的可接受的沉积工艺来形成存储器膜116A的材料。在一些实施例中，存储器膜116A是通过ALD沉积的HfZrO。
半导体层118A由可接受的材料形成以用于为晶体管提供沟道区域，诸如铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)、氧化锌(ZnO)、多晶硅、非晶硅等。可以通过诸如ALD、CVD、PVD等的可接受的沉积工艺来形成半导体层118A的材料。在一些实施例中，半导体层118A由通过ALD沉积的IGZTO形成。
背栅隔离件120A由可接受的材料形成，用于将随后形成的源极/漏极延伸区域与半导体层118A的提供沟道区的部分电绝缘。在一些实施例中，背栅隔离件120A由介电材料形成。用于背栅隔离件120A的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。背栅隔离件120A的材料可以通过诸如ALD、CVD、可流动CVD(FCVD)等的可接受的沉积工艺来形成。在一些实施例中，背栅隔离件120A由诸如通过ALD沉积的氧化铝的氧化物形成。
隔离区域122A由可接受的材料形成，用于保护和电隔离下面的存储器膜116A。用于隔离区域122A的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。隔离区域122A的材料可以通过诸如ALD、CVD、可流动CVD(FCVD)等的可接受的沉积工艺来形成。隔离区域122A和背栅隔离件120A由不同的介电材料形成，使得隔离区域122A的材料与对背栅隔离件120A的材料的蚀刻相比具有高蚀刻选择性。在一些实施例中，隔离区域122A由诸如通过FCVD沉积的氧化硅的氧化物形成。
存储器膜116A、半导体层118A、背栅隔离件120A和隔离区域122A可以通过沉积、蚀刻和平坦化的组合来形成。例如，可以在多层堆叠件104上和沟槽110A中(例如，在导电部件114A的侧壁和介电层106的侧壁上)共形沉积隧道层。然后可以将半导体层共形沉积在隧道层上。然后可以将介电层共形沉积在半导体层上。然后可以通过适当的蚀刻工艺，诸如使用隧道层作为蚀刻停止层的各向异性蚀刻，来对介电层进行图案化。然后可以通过合适的蚀刻工艺来图案化半导体层，诸如使用图案化的介电层作为蚀刻掩模的各向异性蚀刻。然后可以将隔离材料共形沉积在沟槽110A的其余部分中(例如，在图案化的半导体层、图案化的介电层和隧道层的暴露部分上)。然后将去除工艺应用于各个层以去除最顶部介电层106/牺牲层108上方的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。留在沟槽110A中的隧道层、半导体层、介电层和隔离材料的部分分别形成存储器膜116A、半导体层118A、背栅隔离件120A和隔离区域122A。平坦化工艺暴露最顶部介电层106/牺牲层108，使得存储器膜116A、半导体层118A、背栅隔离件120A、隔离区域122A和最顶部介电层106/牺牲层108的顶面在平坦化工艺之后共面(在工艺变化范围内)。
可选地，隔离区域122A可以形成为还延伸穿过存储器膜116A和衬底102。如下面将更详细地讨论的，在一些实施例中，存储器阵列50嵌入在另一半导体器件中。具体地，可以在半导体器件的互连结构中形成存储器阵列50。在这样的实施例中，可以在沉积隔离区域122A的隔离材料之前穿过存储器膜116A和衬底102形成开口。隔离区域122A的部分随后将被晶体管的源极/漏极区域代替，使得源极/漏极区域连接至位于存储器阵列50下方的互连结构的金属化层。使用半导体层118A和背栅隔离件120A作为蚀刻掩模，可以对存储器膜116A和衬底102执行合适的蚀刻工艺。蚀刻工艺对于存储器膜116A和衬底102是选择性的(例如，以比半导体层118A和背栅隔离件120A的材料更快的速率选择性地去除存储器膜116A和衬底102的材料)。蚀刻可以是各向异性的。在一些实施例中，蚀刻工艺包括多个蚀刻。例如，可以执行第一蚀刻以将开口延伸穿过存储器膜116A，并且可以执行第二蚀刻以将开口延伸穿过衬底102。在形成开口之后，可以通过与上述类似的方式形成隔离区域122A。
在图7中，在多层堆叠件104中图案化沟槽110B。在示出的实施例中，沟槽110B延伸穿过多层堆叠件104并暴露衬底102。在另一实施例中，沟槽110B延伸穿过多层堆叠件104的一些但不是所有层。可以使用可接受的光刻和蚀刻技术来图案化沟槽110B，诸如使用对多层堆叠件104具有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率选择性地去除介电层106和牺牲层108的介电材料)。蚀刻可以是任何可接受的蚀刻工艺，并且在一些实施例中，可以类似于用于形成沟槽110A(以上针对图3所讨论的)的蚀刻。
在图案化之后，将多层堆叠件104的相应部分设置在相应成对的沟槽110A、110B之间。多层堆叠件104的每个部分在第二方向D2(见图1A和图1B)上具有宽度W3，其可以在约50nm至约500nm的范围内。此外，多层堆叠件104的每个部分在第二方向D2上以分隔距离S2分隔开，该距离可以在约50nm至约200nm的范围内。当图案化沟槽110B时，可能会发生未对准。当发生未对准时，多层堆叠件104的图案化的部分并不都具有相同的宽度W3。当不发生未对准时，多层堆叠件104的图案化的部分具有相同的宽度W3。
在图8中，使沟槽110B扩展以形成侧壁凹部112B。具体地，去除牺牲层108的剩余部分以形成侧壁凹部112B。因此，侧壁凹部112B暴露出导电部件114A的侧壁(例如，种子层114AS的侧壁)。侧壁凹部112B可以通过可接受的蚀刻工艺形成，诸如对牺牲层108的材料具有选择性的蚀刻工艺(例如，以比介电层106和衬底102的材料更快的速率选择性地去除牺牲层108的材料)。蚀刻可以是任何可接受的蚀刻工艺，并且在一些实施例中，可以类似于用于形成侧壁凹部112A(以上针对图4所讨论的)的蚀刻。
在形成之后，侧壁凹部112B在第二方向D2(见图1A和图1B)上具有深度D5，其延伸超过介电层106的侧壁。定时蚀刻工艺可以用于在侧壁凹部112B达到期望的深度D5之后停止对侧壁凹部112B的蚀刻。如上所述，当图案化沟槽110B时，可能会发生未对准。当发生未对准时，深度D5不同于(例如，大于或小于)深度D4(以上针对图4所讨论的)。当没有发生未对准时，深度D5类似于深度D4。
在图9中，导电部件114B形成在侧壁凹部112B中，从而完成用于替换牺牲层108的第二部分的工艺。导电部件114B可以由选自导电部件114A的同一组候选材料的材料形成，其可以使用选自形成导电部件114A的材料的同一组候选方法中的方法来形成。导电部件114A和导电部件114B可以由相同的材料形成，或者可以包括不同的材料。在一些实施例中，导电部件114B均包括种子层114BS(或阻挡层)和主层114BM。种子层114BS和主层114BM可以分别具有与种子层114AS和主层114AM相似的厚度。在一些实施例中，种子层114AS和种子层114BS由相似的材料形成，在这种情况下，种子层114AS和种子层114BS可以在形成期间合并，使得它们之间不存在可辨别的界面。在另一实施例中，种子层114AS和种子层114BS由不同的材料形成，在这种情况下，种子层114AS和种子层114BS可以在形成期间不合并，使得它们之间存在可辨别的界面。如上所述，当图案化沟槽110B时，可能会发生未对准。当发生未对准时，主层114AM沿着第二方向D2(见图1A和图1B)具有与主层114BM不同的宽度。当没有发生未对准时，主层114AM沿着第二方向D2具有与主层114BM相同的宽度。每个种子层114AS、114BS的部分横向设置在主层114AM和主层114BM之间。
导电部件114A和导电部件114B统称为存储器阵列50的字线114。相邻成对的导电部件114A和导电部件114B彼此物理接触并且彼此电耦合。因此，每对导电部件114A、114B用作单个字线114。
在图10中，在沟槽110B中形成存储器膜116B、半导体层118B、背栅隔离件120B和隔离区域122B。半导体层118B和背栅隔离件120B形成在存储器膜116B上方。隔离区域122B延伸穿过半导体层118B，从而沿方向D2(参见图1A和图1B)将水平相邻的晶体管的半导体层118B分开。在示出的实施例中，隔离区域122B形成在存储器膜116B上方。在另一实施例中，隔离区域122B也延伸穿过存储器膜116B和衬底102，从而沿方向D2将水平相邻的晶体管的存储器膜116B分开。
存储器膜116B可以由选自存储器膜116A的同一组候选材料的材料形成，其可以使用选自形成存储器膜116A的材料的同一组候选方法中的方法来形成。存储器膜116A和存储器膜116B可以由相同的材料形成，或者可以包括不同的材料。存储器膜116A和存储器膜116B统称为存储器膜116。存储器膜116的厚度可以在约2nm至约20nm的范围内。
半导体层118B可以由选自半导体层118A的同一组候选材料的材料形成，其可以使用选自形成半导体层118A的材料的同一组候选方法中的方法来形成。半导体层118A和半导体层118B可以由相同的材料形成，或者可以包括不同的材料。半导体层118A和半导体层118B统称为半导体层118。半导体层118的厚度可以在约9nm至约11nm的范围内。
背栅隔离件120B可以由选自背栅隔离件120A的同一组候选材料的材料形成，其可以使用选自形成背栅隔离件120A的材料的同一组候选方法中的方法来形成。背栅隔离件120A和背栅隔离件120B可以由相同的材料形成，或者可以包括不同的材料。背栅隔离件120A和背栅隔离件120B统称为背栅隔离件120。背栅隔离件120的厚度可以在约1nm至约20nm的范围内。
隔离区域122B可以由选自隔离区域122A的同一组候选材料的材料形成，其可以使用选自形成隔离区域122A的材料的同一组候选方法中的方法来形成。隔离区域122A和隔离区域122B可以由相同的材料形成，或者可以包括不同的材料。隔离区域122B和背栅隔离件120B由不同的介电材料形成，使得隔离区域122B的材料与对背栅隔离件120B的材料的蚀刻相比具有高蚀刻选择性。隔离区域122A和隔离区域122B统称为隔离区域122。隔离区域122的厚度可以在约42nm至约192nm的范围内。
存储器膜116B、半导体层118B、背栅隔离件120B和隔离区域122B可以通过沉积、蚀刻和平坦化的组合来形成。例如，存储器膜116B、半导体层118B、背栅隔离件120B和隔离区域122B可以通过与用于形成存储器膜116A、半导体层118A、背栅隔离件120A和隔离区域122A的步骤相似的步骤(以上针对图6所讨论的)形成。
如下面将更详细地讨论的，图11至图18示出其中用晶体管的其余部件代替隔离区域122的部分的工艺。具体地，隔离区域122的部分被隔离区域142(见图16)以及位线146B和源极线146S(见图18)代替。隔离区域122的其余部分沿方向D1(见图1A和图1B)将水平相邻的晶体管的部件分开。位线146B和源极线146S还用作晶体管的源极/漏极区域。在用于替换隔离区域122的部分的工艺中，对背栅隔离件120进行图案化。图案化的背栅隔离件120允许位线146B/源极线146S的部分在写入操作期间也用作背栅。
在图11中，隔离区域122的部分被去除以形成开口130。开口130可以通过对隔离区域122具有选择性的蚀刻工艺形成(例如，以比存储器膜116和背栅隔离件120的材料更快的速率选择性地去除隔离区域122的材料)。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在隔离区域122由氧化硅形成的实施例中，可以通过使用氨(NH3)和氟化氢(HF)气体、利用具有开口130的图案的刻蚀掩模执行的干刻蚀来形成穿过隔离区域122的开口130。
在图12中，在开口130中形成牺牲区域132。牺牲区域132由诸如介电材料的牺牲材料形成，在随后的处理中将被位线和源极线代替。这样，牺牲区域132的介电材料与存储器膜116、半导体层118和背栅隔离件120的材料的蚀刻相比具有高蚀刻选择性。用于牺牲区域132的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。牺牲区域132的材料可以通过诸如ALD、CVD、可流动CVD(FCVD)等的可接受的沉积工艺来形成。在一些实施例中，牺牲区域132由诸如通过CVD沉积的氮化硅的氮化物形成。可以对牺牲区域132的材料应用去除工艺，以去除最顶部介电层106/牺牲层108上方的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。平坦化工艺暴露最顶部介电层106/牺牲层108，使得牺牲区域132和最顶部介电层106/牺牲层108的顶面在平坦化工艺之后共面(在工艺变化范围内)。
在图13中，对背栅隔离件120和牺牲区域132进行图案化以形成开口136。可以通过对背栅隔离件120和牺牲区域132有选择性的蚀刻工艺来形成开口136(例如，以比半导体层118和/或存储器膜116的材料更快的速率选择性地去除背栅隔离件120和牺牲区域132的材料)。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在背栅隔离件120由氧化铝形成并且牺牲区域132由氮化硅形成的实施例中，可以通过使用基于氟的气体(例如，C4F6)与氢气(H2)或氧气(O2)混合、利用具有开口136的图案的蚀刻掩模执行的干蚀刻形成穿过背栅隔离件120和牺牲区域132的开口136。
在图14中，牺牲区域132的附加材料重新沉积在开口136中，以重新形成牺牲区域132。因此每个牺牲区域132具有第一部分132A和第二部分132B。如上所述，在后续处理中，牺牲区域132将被位线和源极线代替，并且位线/源极线将具有主区域和延伸区域。牺牲区域132的第一部分132A对应于牺牲材料的在形成开口136时未被去除的部分，并且将被位线/源极线的延伸区域代替。牺牲区域132的第二部分132B对应于牺牲材料的重新沉积在开口136中的部分，并且将被位线/源极线的主区域代替。牺牲区域132的部分132A、132B可以在重新沉积期间合并，使得在它们之间不存在可辨别的界面。
在图15中，穿过牺牲区域132形成用于隔离区域的开口140。开口140将牺牲区域132分成在后续处理中将由位线和源极线代替的部分。开口140可以通过对牺牲区域132具有选择性的蚀刻工艺形成(例如，以比存储器膜116的材料更快的速率选择性地去除牺牲区域132的材料)。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在牺牲区域132由氮化硅形成的实施例中，可以通过使用基于氟的气体(例如，C4F6)与氢气(H2)或氧气(O2)混合、利用具有开口140的图案的蚀刻掩模执行的干蚀刻形成穿过牺牲区域132的开口140。
在处理期间对半导体层118进行图案化，以使水平相邻晶体管的半导体层118沿方向D1(见图1A和图1B)分开。如将在下面更详细地讨论的，可以根据所划分的半导体层118的期望宽度在处理期间的若干步骤之一中对半导体层118进行图案化。在该实施例中，在图案化牺牲区域132/开口140(见图15)的同时图案化半导体层118。在另一施例中，在图案化背栅隔离件120/开口136(见图13)的同时图案化半导体层118。在又一实施例中，在背栅隔离件120/开口136的图案化(见图13)之后，但在牺牲区域132的材料在开口136中的重新沉积(见图14)或牺牲区域132/开口140的图案化(见图15)之前，在单独的步骤中对半导体层118进行图案化。当分别进行图案化时，可以通过对半导体层118具有选择性的蚀刻工艺来图案化半导体层118(例如，以比存储器膜116的材料更快的速率选择性地去除半导体层118的材料)。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在半导体层118由IGZTO形成的实施例中，可以通过使用Cl2、BCl3、CF4、SF6等的干蚀刻对半导体层118进行图案化。
在图16中，在开口140中形成隔离区域142。因此隔离区域142延伸穿过牺牲区域132。隔离区域142可以由选自隔离区域122A的同一组候选材料的材料形成，其可以使用选自形成隔离区域122的材料的同一组候选方法中的方法来形成。隔离区域122和隔离区域142可以由相同的材料形成，或者可以包括不同的材料。在一些实施例中，隔离区域142由通过CVD沉积的氧化硅形成。作为形成隔离区域142的示例，在开口140中形成隔离材料。然后将去除工艺应用于各个层以去除最顶部介电层106/字线114上方的多余隔离材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。剩余的隔离材料在开口140中形成隔离区域142。
在图17中，去除牺牲区域132以形成开口144。开口144可以通过对牺牲区域132具有选择性的蚀刻工艺形成(例如，以比隔离区域142、背栅隔离件120、隔离区域122、半导体层118和存储器膜116的材料更快的速率选择性地去除牺牲区域132的材料)。蚀刻可以是各向同性的。在牺牲区域132由氮化硅形成的实施例中，开口144可以通过使用磷酸(H3PO4)的湿蚀刻形成。在另一实施例中，可以使用对牺牲区域132的材料具有选择性的干蚀刻。
在图18中，在开口144中形成导线(包括位线146B和源极线146S)。位线146B和源极线146S是导电柱，也可以称为位线柱和源极线柱。每个晶体管将包括位线146B和源极线146S，并且隔离区域122设置在位线146B和源极线146S之间。在该实施例中，位线146B/源极线146S延伸穿过半导体层118。在另一实施例中，位线146B/源极线146S也延伸穿过存储器膜116和衬底102。
作为形成位线146B/源极线146S的示例，在开口144中形成诸如扩散阻挡层、粘附层等的衬层和主层。衬层可以由诸如钛、氮化钛、钽、氮化钽等的导电材料形成，其可以通过共形沉积工艺沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬层可以包括粘附层，并且粘附层的至少一部分可以被处理以形成扩散阻挡层。主层可以由导电材料形成，例如钨、钴、钌、铝、镍、铜、铜合金、银、金等，其可以通过ALD、CVD、PVD等沉积。在一些实施例中，位线146B/源极线146S包括由氮化钛形成的衬层和由钨形成的主层。然后将去除工艺应用于各个层以去除最顶部介电层106/字线114上方的位线146B/源极线146S的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。开口144中的剩余材料形成位线146B/源极线146S。平坦化工艺暴露最顶部介电层106/字线114，使得位线146B/源极线146S、隔离区域142、隔离区域122、背栅隔离件120、半导体层118、存储器膜116和最顶部介电层106/字线114的顶面在平坦化工艺之后共面(在工艺变化范围内)。
在俯视图中，位线146B/源极线146S均具有T形截面。具体地，位线146B具有沿着半导体层118的侧壁延伸的主区域146BM，并且具有沿着背栅隔离件120的侧壁延伸的延伸区域146BE。类似地，源极线146S具有沿着半导体层118的侧壁延伸的主区域146SM，并且具有沿着背栅隔离件120的侧壁延伸的延伸区域146SE。延伸区域146BE、146SE和隔离区域122均在第二方向D2(见图1A和图1B)上具有相同的宽度。图案化的背栅隔离件120允许主区域146BM、146SM接触半导体层118，但是保持延伸区域146BE、146SE与半导体层118的提供沟道区域的部分分开。这样，延伸区域146BE、146SE可以用作背栅而不会短接沟道区域。
在图19A、图19B和图19C中，互连结构160形成在中间结构上方。互连结构160可以包括例如介电材料164中的金属化图案162(图19A中未示出，见图19B和图19C)。介电材料164可以包括一个或多个介电层，诸如低k(LK)或超低k(ELK)介电材料的一层或多层。金属化图案162可以是在介电材料164中形成的金属互连件(例如，导线162L、导电通孔162V等)。互连结构160可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。互连结构160的金属化图案162电连接至位线146B/源极线146S，并且互连晶体管54以形成功能存储器。
如上所述，介电层106和字线114可以形成为阶梯结构。介电层106和字线114可以在形成互连结构160之前的任何合适的步骤中被图案化以形成阶梯结构。形成互连结构160包括形成导电接触件，其连接至每个字线114的暴露部分。
图20A至图20J是根据一些实施例的制造存储器阵列50的阶梯结构的中间阶段的视图。图20A至图20J是沿图1A所示的参考截面B-B'示出的截面图。为了清楚的说明，未示出晶体管的一些部件，例如存储器膜116、半导体层118、背栅隔离件120等(见图6至图19C)。在图20A至图20J中，在用字线114代替牺牲层108之后，对多层堆叠件104进行图案化以形成阶梯结构。应当理解，所示的工艺可以在其他合适的处理步骤中执行。
在图20A中，在多层堆叠件104上方形成掩模202。在该处理步骤中，多层堆叠件104包括交替的介电层204(诸如上述讨论的介电层106，标记为204A、204B、204C、204D)和导电层206(诸如上述讨论的字线114，标记为206A、206B、206C)。掩模202可以是光刻胶等，其可以通过旋涂技术等形成。
在图20B中，对掩模202进行图案化以暴露区域210A中的多层堆叠件104，同时掩盖多层堆叠件104的其余部分。例如，多层堆叠件104的最顶层(例如，介电层204D)可以暴露在区域210A中。可以使用可接受的光刻技术来图案化掩模202。
在图20C中，使用掩模202作为蚀刻掩模来蚀刻区域210A中的多层堆叠件104的暴露部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以去除区域210A中的介电层204D和导电层206C的部分并限定开口212。由于介电层204D和导电层206C具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层，并且介电层204C在蚀刻导电层206C时用作蚀刻停止层。结果，可以在不去除多层堆叠件104的剩余层的情况下选择性地去除导电层206C和介电层204D的部分，并且开口212可以延伸至期望的深度。替代地，在开口212达到期望的深度之后，可以使用定时蚀刻工艺来停止开口212的蚀刻。在所得的结构中，介电层204C在区域210A中暴露。
在图20D中，修整掩模202以暴露多层堆叠件104的附加部分。可以使用可接受的光刻和/或蚀刻技术修整掩模202。作为修整的结果，减小了掩模202的宽度，并且还可以暴露区域210B中的多层堆叠件104的部分。例如，介电层204C的顶面可以在区域210A中暴露，并且介电层204D的顶面可以在区域210B中暴露。
在图20E中，通过使用掩模202作为蚀刻掩模的可接受的蚀刻工艺去除区域210A和210B中的介电层204D、导电层206C、介电层204C和导电层206B的部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口212进一步延伸到多层堆叠件104中。由于介电层204D/204C和导电层206C/206B具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层；介电层204C在蚀刻导电层206C时用作蚀刻停止层；导电层206B在蚀刻介电层204C时用作蚀刻停止层；以及介电层204B在蚀刻导电层206B时用作蚀刻停止层。结果，可以在不去除多层堆叠件104的剩余层的情况下选择性地去除介电层204D/204C和导电层206C/206B的部分，并且开口212可以延伸到期望的深度。此外，在蚀刻工艺期间，介电层204和导电层206的未蚀刻部分用作用于下面的层的蚀刻掩模，结果，介电层204D和导电层206C的先前图案(见图20D)可以转移到下面的介电层204C和导电层206B。在所得的结构中，介电层204B暴露在区域210A中，并且介电层204C暴露在区域210B中。
在图20F中，修整掩模202以暴露多层堆叠件104的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，减小了掩模202的宽度，并且还可以暴露区域210C中的多层堆叠件104的部分。例如，介电层204B的顶面可以在区域210A中暴露；介电层204C的顶面可以在区域210B中暴露；以及导电层204D的顶面可以在区域210C中暴露。
在图20G中，使用掩模202作为蚀刻掩模，通过可接受的蚀刻工艺去除区域210A、210B、210C中的介电层204D、204C、204B的部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口212进一步延伸到多层堆叠件104中。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层；导电层206B在蚀刻介电层204C时用作蚀刻停止层；以及导电层206A在蚀刻介电层204B时用作蚀刻停止层。结果，可以在不去除多层堆叠件104的剩余层的情况下选择性地去除介电层204D、204C、204B的部分，并且开口212可以延伸到期望的深度。此外，在蚀刻工艺期间，每个导电层206用作用于下面的层的蚀刻掩模，结果，导电层206C/206B的先前图案(见图20F)可以转移到下面的介电层204C/204B。在所得的结构中，导电层206A在区域210A中暴露；导电层206B在区域210B中暴露；以及导电层206C在区域210C中暴露。
在图20H中，可以例如通过可接受的灰化或湿剥离工艺来去除掩模202。因此，形成阶梯结构214。阶梯结构包括交替的介电层204和导电层206的堆叠件。下部导电层206更宽并且横向延伸超过上部导电层206，并且每个导电层206的宽度在朝向衬底102的方向上增加。例如，导电层206A可以长于导电层206B；并且导电层206B可以长于导电层206C。结果，在后续的处理步骤中，可以从阶梯结构214上方到每个导电层206制造导电接触件。
在图20I中，金属间电介质(IMD)216沉积在阶梯结构214上方。ILD216可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受工艺形成的其他绝缘材料。IMD 216沿着介电层204的侧壁以及导电层206的侧壁延伸。此外，IMD 216可以接触每个导电层206的顶面。
如图20I中进一步所示，然后将去除工艺应用于IMD 216以去除阶梯结构214上方的多余的介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露阶梯结构214，使得阶梯结构214和IMD 216的顶面在平坦化工艺完成之后共面(在工艺变化范围内)。
在图20J中，形成互连结构160的一部分。为了简化说明，仅示出一层互连结构160。在该实施例中，形成互连结构160包括穿过IMD 216形成导电接触件166。导电接触件166可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。导电接触件166连接至每个导电层206的暴露部分(例如，上面讨论的字线114)。图21A至图21D是根据一些实施例的存储器阵列50的俯视图。示出互连结构的一些部件。图21A示出位于互连结构的第一层级处的导电通孔(例如，图19B和图19C中的第一层级导电通孔162V1)。图21B示出位于互连结构的第一层级处的导线(例如，图19B和图19C中的第一层级导线162L1)。图21C示出位于互连结构的第二层级处的导电通孔(例如，图19B和图19C中的第二层级导电通孔162V2)。图21D示出位于互连结构的第二层级处的导线(例如，图19B和图19C中的第二层级导线162L2)。
参考图21A，导电通孔162V1位于位线146B/源极线146S上方并与之连接。在俯视图中，沿着存储器阵列50的行和列以交替的图案形成位线146B和源极线146S。以交替的图案形成位线146B和源极线146S有助于避免在字线114(见图19B和图19C)被激活时相邻的位线146B/源极线146S短路。在该实施例中，相邻的位线146B和相邻的源极线146S沿着第一方向D1(见图1A和图1B)彼此横向对准。在一些实施例中，每个导电通孔162V1的中心与相应的下面的位线146B/源极线146S的中心横向对准。
参考图21B，导线162L1位于导电通孔162V1上方并与之连接。导线162L1在第一方向D1(见图1A和图1B)上延伸，并横向偏移到下面的位线/源极线的互连。换句话说，连接至位线146B(见图21A)的导线162L1沿第二方向D2(见图1A和图1B)从连接至源极线146S(见图21A)的导线162L1横向偏移。
参考图21C，导电通孔162V2位于导线162L1上方并与之连接。因为导线162L1横向偏移与下面的位线/源极线的互连，每个导电通孔162V2的中心因此从相应下面的位线/源极线的中心以及相应下面的导电通过162V1的中心横向偏移。导电通孔162V2可以大于(例如，宽度大于)导电通孔162V1。
参考图21D，导线162L2位于导电通孔162V2上方并与之连接。导线162L2包括位线互连件162B(其连接至位线146B，见图21A)和源极线互连件162S(其连接至源极线146S，见图21A)。因为导线162L1(见图21C)横向偏移到下面的位线/源极线的互连，位线互连件162B和源极线互连件162S因此可以是在第二方向D2(见图1A和图1B)上延伸的笔直的导电段。
图22A至图22C是根据各种实施例的存储器单元的俯视图。隔离区域122可以在第一方向D1(见图1A和图1B)上具有宽度W4，其可以在约1nm至约100nm的范围内。背栅隔离件120可以在第一方向D1上具有宽度W5，其可以在约1nm至约100nm的范围内。在每个示出的实施例中，宽度W5大于宽度W4。半导体层118可以在第一方向D1上具有宽度W6，其可以在约1nm至约100nm的范围内。
图22A示出在图案化牺牲区域132/开口140(见图15)的同时图案化半导体层118的实施例。因此，宽度W6大于宽度W5。此外，宽度W6可以等于隔离区122、源极线146S和位线146B的组合宽度W7。在该实施例中，位线146B/源极线146S的主区域146BM、146SM均与存储器膜116的侧壁分离。
图22B示出在背栅隔离件120/开口136的图案化(见图13)之后，但在牺牲区域132的材料在开口136中的重新沉积(见图14)或牺牲区域132/开口140的图案化(见图15)之前，单独图案化半导体层118的实施例。因此，宽度W6大于宽度W5。此外，宽度W6小于隔离区122、源极线146S和位线146B的组合宽度W7。在该实施例中，位线146B/源极线146S的主区域146BM、146SM均接触存储器膜116的侧壁和半导体层118的多个侧壁。
图22C示出在图案化背栅隔离件120/开口136(见图13)的同时图案化半导体层118的实施例。因此，宽度W6等于宽度W5。此外，宽度W6小于隔离区122、源极线146S和位线146B的组合宽度W7。在该实施例中，位线146B/源极线146S的主区域146BM、146SM均接触存储器膜116的侧壁和半导体层118的单个侧壁。
图23是根据一些其他实施例的存储器阵列50的截面图。沿着与图20B类似的截面示出图23。在该实施例中，存储器膜116由多个低k介电层形成。具体地，每个存储器膜116包括第一子层116L1、位于第一子层116L1上的第二子层116L2和位于第二子层116L2上的第三子层116L3。在一些实施例中，第一子层116L1和第三子层116L3由第一介电材料(例如，诸如氧化硅的氧化物)形成，并且第二子层116L2由不同的第二介电材料(例如，诸如氮化硅的氮化物)形成。低k介电层允许晶体管用作浮栅晶体管。
在关于图2至图23描述的实施例中，存储器阵列50形成在衬底102上方。在一些实施例中，存储器阵列50形成为独立器件(例如，存储器管芯)的一部分，其通过器件封装与其他器件(例如，逻辑管芯)集成在一起。在一些实施例中，存储器阵列50嵌入另一器件中，诸如逻辑管芯。在这样的实施例中，衬底102可以省略，或者可以是下面的层，诸如下面的介电层、下面的半导体衬底等。
图24是根据一些实施例的半导体器件300的截面图。图24是沿着图1A中的参考截面B-B'示出的截面图。图24是简化视图，为清楚起见，省略了一些部件。半导体器件300包括逻辑区域300L和存储器区域300M。在存储器区域300M中形成存储器件(例如，存储器)，并且在逻辑区域300L中形成逻辑器件(例如，逻辑电路)。例如，可以在存储器区域300M中形成存储器阵列50(见图1)，并且可以在逻辑区域300L中形成逻辑器件。存储器区域300M可以设置在逻辑区域300L的边缘处，或者逻辑区域300L可以围绕存储器区域300M。
逻辑区域300L和存储器区域300M形成在同一半导体衬底302上方。半导体衬底302可以是硅，掺杂或未掺杂，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底302可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。
器件304形成在半导体衬底302的有源表面处。器件304可以是有源器件或无源器件。例如，电组件可以是通过任何合适的形成方法形成的晶体管、二极管、电容器、电阻器等。互连器件304以形成半导体器件300的存储器件和逻辑器件。
在半导体衬底302上形成一个或多个层间介电(ILD)层306，并且形成导电部件(诸如接触塞308)，电连接至器件304。ILD层306可以由任何合适的介电材料形成，例如诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等、诸如氮化硅的氮化物等。可以通过任何可接受的沉积工艺形成ILD层，诸如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等或其组合。可以通过任何合适的工艺形成ILD层中的导电部件，诸如沉积、镶嵌(例如，单镶嵌、双镶嵌等)或其组合。
互连结构310形成在半导体衬底302上方。互连结构310互连器件304以在逻辑区域300L和存储器区域300M中的每一个中形成集成电路。互连结构310包括多个金属化层M1-M5。尽管示出五个金属化层，但是应当理解，可以包括更多或更少的金属化层。每个金属化层M1-M5在介电层中包括金属化图案。金属化图案连接至半导体衬底302的器件304，并且分别包括在一个或多个金属间介电(IMD)层中形成的金属线L1-L5和金属通孔V1-V5。互连结构310可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。在一些实施例中，接触塞308也是金属化图案的一部分，诸如金属通孔V1的最下层的一部分。
在该实施例中，存储器阵列50形成在互连结构310中。存储器阵列50可以形成在任何金属化层M1-M5中，并且被示出为形成在中间金属化层M4中，但是它也可以形成在下部金属化层M1-M3或上部金属化层M5中。存储器阵列50电连接至器件304。在该实施例中，存储器阵列50上面的金属化层(例如，金属化层M5)包含到源极线146S和位线146B的互连。存储器阵列50上面的金属化层(例如，金属化层M5)也可以包含到字线114的互连，诸如通过导电接触件166(见图20J)。在另一实施例中，存储器阵列50下面的金属化层(例如，金属化层M3)包含到源极线146S、位线146B和/或字线114的互连。
在一些实施例中，可以通过首先形成存储器阵列50下面的层，例如金属化层M1-M3，来形成互连结构310。然后可以在金属化层M3上形成存储器阵列50，其中衬底102是位于金属化层M3的IMD上的蚀刻停止层。在形成存储器阵列50之后，可以形成金属化层M4的其余部分，诸如通过沉积和平坦化金属化层M4的IMD，然后形成金属线M4和金属通孔M4(其可以包括形成IMD 216和导电接触件166，见图20J)。然后可以形成存储器阵列50上面的层(如果有的话)，例如金属化层M5。
图25至图27是根据一些其他实施例的制造存储器阵列50的中间阶段的视图。图25至图27是三维视图。示出存储器阵列50的一部分。为了清楚起见，在一些图中未示出一些部件，诸如字线的阶梯布置(见图1A)。
在图25中，提供衬底102，并且在衬底102上方形成多层堆叠件104。可以以与以上关于图2讨论的方式相似的方式形成衬底102和多层堆叠件104，但是在该实施例中，多层堆叠件104包括交替的介电层106和导电层168。导电部件168可以由选自导电部件114A、114B的主层114AM、114BM的同一组候选材料的材料形成，其可以使用选自形成导电部件114A、114B的主层114AM、114BM的材料的同一组候选方法中的方法来形成。
在图26中，在多层堆叠件104中图案化沟槽110。可以以与以上关于图3所讨论的方式相似的方式形成沟槽110。在该实施例中，形成沟槽110对导电层168进行图案化，以形成字线114。在该实施例中，字线114可以不包括多个层，而是可以各自是导电材料(例如，钨)的连续层。
在图27中，在沟槽110中形成存储器膜116、半导体层118、背栅隔离件120和隔离区域122。这些部件可以以与上述关于图6所述类似的方式形成。因此，通过单个图案化工艺形成晶体管的部件，其中仅使用图案化工艺来形成沟槽110和多层堆叠件104中的晶体管的层。在该处理步骤之后，如上面关于图11至图18所讨论的，可以用晶体管的其余部件来代替隔离区域122。然后可以以与上面关于图19A、图19B和图19C所讨论的类似的方式来形成互连结构。
实施例可以获得优点。图案化的背栅隔离件120允许位线146B/源极线146S的延伸区域146BE、146SE在写入操作期间也用作背栅。背栅可以在写入操作期间帮助控制(例如，降低)半导体层118(特别是半导体层118的字线114远端的部分)的表面电势。因此可以加宽写入操作的窗口。在写入操作期间降低半导体层118的表面电势也有助于增加在写入操作期间施加在存储器膜116上的写入电压。因此可以提高存储器阵列50的性能。
在实施例中，一种器件包括：字线，沿第一方向延伸；数据存储层，位于字线的侧壁上；沟道层，位于数据存储层的侧壁上；背栅隔离件，位于沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，第一主区域接触沟道层，第一延伸区域通过背栅隔离件与沟道层分离，位线沿第二方向延伸，第二方向垂直于第一方向。
在该器件的一些实施例中，位线的第一主区域通过沟道层与数据存储层的侧壁分离。在该器件的一些实施例中，位线的第一主区域接触数据存储层的侧壁和沟道层的单个侧壁。在该器件的一些实施例中，位线的第一主区域接触数据存储层的侧壁和沟道层的多个侧壁。在一些实施例中，该器件还包括：源极线，具有第二主区域和第二延伸区域，第二主区域接触沟道层，第二延伸区域通过背栅隔离件与沟道层分离，源极线沿第二方向延伸；以及隔离区域，位于源极线和位线之间。在该器件的一些实施例中，隔离区域、位线的第一延伸区域和源极线的第二延伸区域沿第三方向具有同一宽度，第三方向垂直于第一方向和第二方向。在该器件的一些实施例中，隔离区域沿第一方向具有第一宽度，并且背栅隔离件沿第一方向具有第二宽度，第二宽度大于第一宽度。在该器件的一些实施例中，背栅隔离件包括氧化铝。
在实施例中，一种器件包括：位线，沿第一方向延伸，该位线在俯视图中具有第一T形截面；源极线，沿第一方向延伸，该源极线在俯视图中具有第二T形截面；隔离区域，位于源极线和位线之间；字线，沿第二方向延伸，第二方向垂直于第一方向；背栅隔离件，位于字线与隔离区域、位线的第一部分和源极线的第二部分中的每一个之间；沟道层，位于背栅隔离件和字线之间；以及数据存储层，位于沟道层和字线之间。
在该器件的一些实施例中，隔离区域沿第二方向具有第一宽度，并且背栅隔离件沿第二方向具有第二宽度，第二宽度大于第一宽度。在该器件的一些实施例中，沟道层沿第二方向具有第二宽度。在该器件的一些实施例中，沟道层沿第二方向具有第三宽度，并且位线、源极线和隔离区域的组合沿第二方向具有第四宽度，第三宽度大于第二宽度且小于第四宽度。在该器件的一些实施例中，沟道层沿第二方向具有第三宽度，并且位线、源极线和隔离区域的组合沿第二方向具有第三宽度，第三宽度大于第二宽度。在一些实施例中，器件还包括：源极线互连件，位于源极线上方并连接至源极线；以及位线互连件，位于位线上方并连接至位线。在该器件的一些实施例中，背栅隔离件包括氧化铝。
在实施例中，一种方法包括：在一对第一介电层之间形成字线；在第一介电层的侧壁和字线的侧壁上沉积数据存储层；在数据存储层的侧壁上沉积沟道层；在沟道层的侧壁上沉积第一介电层；在第一介电层的侧壁上形成第一隔离区域；去除第一隔离区域的第一部分，去除后保留第一隔离区域的第二部分；在去除第一隔离区域的第一部分之后，图案化第一介电层以形成背栅隔离件；以及在第一隔离区域的第二部分的相反侧形成位线和源极线，背栅隔离件将沟道层与位线的第一部分和源极线的第二部分分离。
在一些实施例中，该方法还包括：在图案化第一介电层的同时，图案化沟道层。在一些实施例中，该方法还包括：形成延伸穿过沟道层的第二隔离区域；以及在形成第二隔离区域的同时图案化沟道层。在一些实施例中，该方法还包括：形成延伸穿过沟道层的第二隔离区域；以及在图案化第一介电层之后且在形成第二隔离区域之前，图案化沟道层。在该方法的一些实施例中，第一介电层由氧化铝形成。
本申请的实施例提供一种器件，包括：字线，沿第一方向延伸；数据存储层，位于所述字线的侧壁上；沟道层，位于所述数据存储层的侧壁上；背栅隔离件，位于所述沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，所述第一主区域接触所述沟道层，所述第一延伸区域通过所述背栅隔离件与所述沟道层分离，所述位线沿第二方向延伸，所述第二方向垂直于所述第一方向。在一些实施例中，位线的第一主区域通过所述沟道层与所述数据存储层的侧壁分离。在一些实施例中，位线的第一主区域接触所述数据存储层的侧壁和所述沟道层的单个侧壁。在一些实施例中，位线的第一主区域接触所述数据存储层的侧壁和所述沟道层的多个侧壁。在一些实施例中，还包括：源极线，具有第二主区域和第二延伸区域，所述第二主区域接触所述沟道层，所述第二延伸区域通过所述背栅隔离件与所述沟道层分离，所述源极线沿所述第二方向延伸；以及隔离区域，位于所述源极线和所述位线之间。在一些实施例中，隔离区域、所述位线的第一延伸区域和所述源极线的第二延伸区域沿第三方向具有同一宽度，所述第三方向垂直于所述第一方向和所述第二方向。在一些实施例中，隔离区域沿所述第一方向具有第一宽度，并且所述背栅隔离件沿所述第一方向具有第二宽度，所述第二宽度大于所述第一宽度。在一些实施例中，背栅隔离件包括氧化铝。
本申请的实施例提供一种器件，包括：位线，沿第一方向延伸，所述位线自上向下看具有第一T形截面；源极线，沿所述第一方向延伸，所述源极线自上向下看具有第二T形截面；隔离区域，位于所述源极线和所述位线之间；字线，沿第二方向延伸，所述第二方向垂直于所述第一方向；背栅隔离件，位于所述字线与所述隔离区域、所述位线的第一部分和所述源极线的第二部分中的每一个之间；沟道层，位于所述背栅隔离件和所述字线之间；以及数据存储层，位于所述沟道层和所述字线之间。在一些实施例中，隔离区域沿所述第二方向具有第一宽度，并且所述背栅隔离件沿所述第二方向具有第二宽度，所述第二宽度大于所述第一宽度。在一些实施例中，沟道层沿所述第二方向具有所述第二宽度。在一些实施例中，沟道层沿所述第二方向具有第三宽度，并且所述位线、所述源极线和所述隔离区域的组合沿所述第二方向具有第四宽度，所述第三宽度大于所述第二宽度且小于所述第四宽度。在一些实施例中，沟道层沿所述第二方向具有第三宽度，并且所述位线、所述源极线和所述隔离区域的组合沿所述第二方向具有所述第三宽度，所述第三宽度大于所述第二宽度。在一些实施例中，还包括：源极线互连件，位于所述源极线上方并连接至所述源极线；以及位线互连件，位于所述位线上方并连接至所述位线。在一些实施例中，背栅隔离件包括氧化铝。
本申请的实施例还提供一种方法，包括：在一对第一介电层之间形成字线；在所述第一介电层的侧壁和所述字线的侧壁上沉积数据存储层；在所述数据存储层的侧壁上沉积沟道层；在所述沟道层的侧壁上沉积第一介电层；在所述第一介电层的侧壁上形成第一隔离区域；去除所述第一隔离区域的第一部分，去除后保留所述第一隔离区域的第二部分；在去除所述第一隔离区域的第一部分之后，图案化所述第一介电层以形成背栅隔离件；以及在所述第一隔离区域的第二部分的相反侧形成位线和源极线，所述背栅隔离件将所述沟道层与所述位线的第一部分和所述源极线的第二部分分离。在一些实施例中，还包括：在图案化所述第一介电层的同时，图案化所述沟道层。在一些实施例中，还包括：形成延伸穿过所述沟道层的第二隔离区域；以及在形成所述第二隔离区域的同时，图案化所述沟道层。在一些实施例中，还包括：形成延伸穿过所述沟道层的第二隔离区域；以及在图案化所述第一介电层之后且在形成所述第二隔离区域之前，图案化所述沟道层。在一些实施例中，第一介电层由氧化铝形成。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种存储器件，包括：
字线，沿第一方向延伸；
数据存储层，位于所述字线的侧壁上；
沟道层，位于所述数据存储层的侧壁上；
背栅隔离件，位于所述沟道层的侧壁上；以及
位线，具有第一主区域和第一延伸区域，所述第一主区域接触所述沟道层，所述第一延伸区域通过所述背栅隔离件与所述沟道层分离，所述位线沿第二方向延伸，所述第二方向垂直于所述第一方向。
2.根据权利要求1所述的存储器件，其中，所述位线的第一主区域通过所述沟道层与所述数据存储层的侧壁分离。
3.根据权利要求1所述的存储器件，其中，所述位线的第一主区域接触所述数据存储层的侧壁和所述沟道层的单个侧壁。
4.根据权利要求1所述的存储器件，其中，所述位线的第一主区域接触所述数据存储层的侧壁和所述沟道层的多个侧壁。
5.根据权利要求1所述的存储器件，还包括：
源极线，具有第二主区域和第二延伸区域，所述第二主区域接触所述沟道层，所述第二延伸区域通过所述背栅隔离件与所述沟道层分离，所述源极线沿所述第二方向延伸；以及
隔离区域，位于所述源极线和所述位线之间。
6.根据权利要求5所述的存储器件，其中，所述隔离区域、所述位线的第一延伸区域和所述源极线的第二延伸区域沿第三方向具有同一宽度，所述第三方向垂直于所述第一方向和所述第二方向。
7.根据权利要求5所述的存储器件，其中，所述隔离区域沿所述第一方向具有第一宽度，并且所述背栅隔离件沿所述第一方向具有第二宽度，所述第二宽度大于所述第一宽度。
8.根据权利要求1所述的存储器件，其中，所述背栅隔离件包括氧化铝。
9.一种存储器件，包括：
位线，沿第一方向延伸，所述位线自上向下看具有第一T形截面；
源极线，沿所述第一方向延伸，所述源极线自上向下看具有第二T形截面；
隔离区域，位于所述源极线和所述位线之间；
字线，沿第二方向延伸，所述第二方向垂直于所述第一方向；
背栅隔离件，位于所述字线与所述隔离区域、所述位线的第一部分和所述源极线的第二部分中的每一个之间；
沟道层，位于所述背栅隔离件和所述字线之间；以及
数据存储层，位于所述沟道层和所述字线之间。
10.一种形成存储器件的方法，包括：
在一对第一介电层之间形成字线；
在所述第一介电层的侧壁和所述字线的侧壁上沉积数据存储层；
在所述数据存储层的侧壁上沉积沟道层；
在所述沟道层的侧壁上沉积第一介电层；
在所述第一介电层的侧壁上形成第一隔离区域；
去除所述第一隔离区域的第一部分，去除后保留所述第一隔离区域的第二部分；
在去除所述第一隔离区域的第一部分之后，图案化所述第一介电层以形成背栅隔离件；以及
在所述第一隔离区域的第二部分的相反侧形成位线和源极线，所述背栅隔离件将所述沟道层与所述位线的第一部分和所述源极线的第二部分分离。
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