CN110021603A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110021603A CN110021603A CN201910291073.3A CN201910291073A CN110021603A CN 110021603 A CN110021603 A CN 110021603A CN 201910291073 A CN201910291073 A CN 201910291073A CN 110021603 A CN110021603 A CN 110021603A
- Authority
- CN
- China
- Prior art keywords
- layer
- opening
- groove
- composite
- interconnection architecture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 86
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 114
- 239000002131 composite material Substances 0.000 claims abstract description 113
- 238000010276 construction Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 239000012528 membrane Substances 0.000 claims description 30
- 239000004020 conductor Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 claims description 8
- 239000004576 sand Substances 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 6
- DUFGEJIQSSMEIU-UHFFFAOYSA-N [N].[Si]=O Chemical compound [N].[Si]=O DUFGEJIQSSMEIU-UHFFFAOYSA-N 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 9
- 238000002360 preparation method Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 293
- 238000001039 wet etching Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000012856 packing Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 208000027418 Wounds and injury Diseases 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 208000014674 injury Diseases 0.000 description 3
- 238000003701 mechanical milling Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- CKUAXEQHGKSLHN-UHFFFAOYSA-N [C].[N] Chemical compound [C].[N] CKUAXEQHGKSLHN-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000003245 coal Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成复合结构，所述复合结构包括若干层复合层，且所述若干层复合层沿基底表面法线方向重叠，每一层复合层包括第一材料层以及位于第一材料层表面的第二材料层，且第一材料层的材料和第二材料层的材料不同；形成贯穿所述复合结构的第一开口，所述第一开口暴露出基底表面；刻蚀第一开口四周的第二材料层，分别在各个所述第二材料层内形成第一凹槽；在所述第一开口和第一凹槽内形成第一互联结构。所述方法工艺步骤简单，节省了制备成本。
Description
技术领域
本发明涉及半导体技制造术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是，目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，3D(三维)闪存应运而生，例如：半导体结构。
现有集成电路制造半导体结构的加工步骤中，通过前段制程(front end ofline，简称FEOL)在半导体衬底内形成逻辑器件，然后通过后段制程(back endof line，简称BEOL)形成导电通孔结构以及金属互联，从而实现半导体结构内的电连接、以及逻辑器件与外围电路的电连接。
然而，现有技术形成导电通孔结构和互联结构的工艺较复杂。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以减少工艺步骤和制造成本。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成复合结构，所述复合结构包括若干层复合层，若干层所述复合层沿基底表面法线方向重叠，每一层复合层包括第一材料层以及位于第一材料层表面的第二材料层，且第一材料层的材料和第二材料层的材料不同；形成贯穿所述复合结构的第一开口，所述第一开口暴露出基底表面；对所述第一开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第一凹槽，所述第一凹槽相对于第一开口的侧壁表面凹陷，且若干第一凹槽与所述第一开口连通；在所述第一开口和第一凹槽内形成第一互联结构。
可选的，所述第一开口的形成方法包括：在所述复合结构表面形成第一掩膜层，所述第一掩膜层暴露出部分复合结构表面；以所述第一掩膜层为掩膜，刻蚀所述复合结构，直至暴露出基底表面，形成所述第一开口。
可选的，所述第一互联结构的形成方法包括：在所述第一开口内、第一凹槽内以及复合结构表面形成第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出复合结构顶部表面，形成所述第一互联结构。
可选的，所述第一材料层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第二材料层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，还包括：形成所述第一互联结构之后，在第一互联结构和复合结构表面形成第二互联结构。
可选的，所述第二互联结构的形成方法包括：在所述第一互联结构和复合结构表面形成介质层；图形化所述介质层，直至暴露出第一互联结构顶部表面，在所述介质层内形成第五开口和第四凹槽，所述第四凹槽位于所述第五开口顶部，且所述第四凹槽的底部与所述第五开口的顶部连通，且所述第五开口暴露出部分第一互联结构表面；在所述第五开口内、第四凹槽内、以及介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出介质层表面，在所述第五开口和第四凹槽内形成第二互联结构。
可选的，图形化所述介质层的方法包括：在所述介质层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述介质层表面；以所述第二掩膜层为掩膜，刻蚀所述介质层，直至暴露出第一互联结构顶部表面，形成过渡开口；在所述过渡开口内形成第一填充层；在所述第一填充层和介质层表面形成第三掩膜层，所述第三掩膜层暴露出所述第一填充层和部分所述介质层；以所述第三掩膜层为掩膜，刻蚀所述介质层和第一填充层，在介质层内形成第四凹槽；去除所述第四凹槽底部的第一填充层，形成第五开口；在形成第四凹槽和第五开口之后，去除所述第三掩膜层。
可选的，还包括：形成贯穿所述复合结构的第二开口，且所述第二开口暴露出基底表面；对所述第二开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第二凹槽，所述第一凹槽相对于第二开口的侧壁表面凹陷，且若干第二凹槽与所述第二开口连通；在所述第二开口和第二凹槽内形成第三互联结构。
可选的，还包括：在所述复合结构内形成第三开口，所述第三开口底部到基底表面之间具有一层或多层所述复合层；在所述第三开口内形成绝缘层；形成自所述绝缘层顶部表面贯穿至所述基底表面的第四开口；对所述第四开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第三凹槽，所述第三凹槽相对于第四开口的侧壁表面凹陷；在所述第四开口和第三凹槽内形成第四互联结构。
可选的，采用一次或多次图形化工艺形成所述第三开口；每一次所述图形化工艺包括：在所述复合结构的部分表面形成图形化层；以所述图形化层为掩膜，刻蚀一层复合层或多层所述复合层。
可选的，所述绝缘层的形成方法包括：在所述第三开口内以及复合结构表面形成绝缘材料膜；平坦化所述绝缘材料膜，直至暴露出复合结构顶部表面，在所述第三开口内形成绝缘层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于所述复合结构为若干层复合层，从而贯穿所述复合结构的第一开口位于若干层复合层内，形成的第一凹槽也位于若干层第二材料层内，因此在所述第一开口和第一凹槽内形成的第一互联结构为若干层，即，所述第一互联结构为若干层数的互联结构，且所述第一互联结构可以通过一次性沉积工艺在所述第一开口和第一凹槽内填充材料并平坦化形成，使得形成包括若干层数的第一互联结构的工艺步骤简单，从而节省了制备成本和时间。
进一步，由于所述第一开口通过一次光刻和刻蚀工艺形成；形成所述第一开口之后，通过一次刻蚀工艺形成所述第一凹槽，形成第一开口和第一凹槽的工艺步骤简单，且形成所述第一开口和第一凹槽所需的光刻次数少，并且后续通过在所述第一开口和第一凹槽内填充材料形成若干层数的第一互联结构，使得形成包括若干层数的第一互联结构的工艺步骤简单，光刻次数少，从而节省了制备成本和时间。
进一步，通过湿法刻蚀工艺刻蚀部分所述第二材料层形成第一凹槽，由于通过控制湿法刻蚀工艺中的刻蚀参数，能够使所述湿法刻蚀工艺的精确度较高，即，较准确地刻蚀第一开口暴露出的一层或多层第二材料层侧壁，从而形成图形较准确的第一凹槽，使得形成的半导体结构的性能较好。
进一步，所述绝缘层能够对位于同一层的第二复合层内的第一互联结构和第四互联结构之间起到隔离绝缘作用，从而能够避免第一互联结构和第四互联结构之间接触发生短路，使得形成的半导体结构的性能较好。
附图说明
图1是本发明一种半导体结构的结构示意图；
图2至图13是本发明半导体结构一实施例的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有形成半导体结构的工艺较复杂，原因如下：
图1是一种半导体结构的结构示意图。
一种半导体结构，请参考图1，包括：基底100；位于基底100表面的第一介质层110；位于所述第一介质层110内的第一导电插塞111；位于所述第一介质层110表面和第一导电插塞111表面的第二介质层120；位于所述第二介质层120内的第一导电层112；位于所述第一导电层112表面和第二介质层120表面的第三介质层130；位于所述第三介质层130内的第二导电插塞121和位于所述第二导电插塞121表面的第二导电层122；位于所述第三介质层130表面和第二导电层122表面的第四介质层140；位于所述第四介质层140内的第三导电插塞131和位于所述第三导电插塞131表面的第三导电层132；位于所述第四介质层140表面和第三导电层132表面的第五介质层150；位于所述第五介质层150内的第四导电插塞141和位于所述第四导电插塞141表面的第四导电层142。
上述结构中，位于基底100表面的导电插塞和导电层的层数为4。以形成第一导电插塞111和第一导电层112为例，所述第一导电插塞111的形成方法包括：在所述第一介质层110表面形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分第一介质层110表面；以所述第一掩膜层为掩膜，刻蚀所述第一介质层110直至暴露出基底100表面，在所述第一介质层110内形成第一开口(图中未示出)；在所述第一开口内、第一介质层110表面形成第一导电膜(图中未示出)；平坦化所述第一导电膜，直至暴露出第一介质层110表面，在所述第一介质层110内形成所述第一导电插塞111。所述第一导电层112的形成方法和所述第一导电插塞111的形成方法相同，在此不再赘述。
由此可知，形成所述第一导电插塞111和第一导电层112需要至少形成二次掩膜层，进行二次平坦化工艺。相应的，形成第二导电插塞121和第二导电层122也至少需要形成二次掩膜层，且至少需要进行一次平坦化工艺。
综上可知，形成具有较多层数的导电插塞和导电层，需要形成较多的掩膜层，且需要进行较多次的平坦化工艺。以形成四层导电插塞和导电层为例，需要至少形成八次掩膜层，且需要进行五次平坦化工艺，使得形成半导体结构的工艺复杂，制造成本较高。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成贯穿所述复合结构的第一开口，所述第一开口暴露出基底表面；对所述第一开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第一凹槽，所述第一凹槽相对于第一开口的侧壁表面凹陷，且若干第一凹槽与所述第一开口连通；在所述第一开口和第一凹槽内形成第一互联结构。所述方法工艺步骤简单，且制造成本较低。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明半导体结构一实施例的形成方法的各步骤的结构示意图。
请参考图2，提供基底200。
在本实施例中，所述基底200的材料为单晶硅。在另一实施例中，所述基底材料还可以为单晶锗、锗化硅、砷化镓等半导体材料。在其它实施例中，所述基底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
在本实施例中，所述基底200包括：衬底(图中未示出)和位于衬底表面的逻辑器件(图中未示出)。所述逻辑器件包括：位于衬底表面的栅极结构；分别位于栅极结构两侧衬底内的源漏掺杂区。
在其他实施例中，所述逻辑器件包括：电容、电感、双极结晶体管或者PN结构。
请参考图3，在所述基底200表面形成复合结构210，所述复合结构210包括若干层复合层221，若干层所述复合层221沿基底200表面法线方向重叠，每一层复合层包括第一材料层211以及位于第一材料层211表面的第二材料层212，且第一材料层211的材料和第二材料层212的材料不同。
所述第一材料层211的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述第二材料层212的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第一材料层211的材料为：氧化硅，所述第二材料层212的材料为氮化硅。由于所述第一材料层211的材料和第二材料层212的材料不同，从而有利于后续刻蚀第一开口暴露出的一层或多层第二材料层212侧壁时，所述刻蚀工艺对第二材料层212的刻蚀速率远远大于所述刻蚀工艺对第一材料层211的刻蚀速率，从而保证对第一开口暴露出的第一材料层211侧壁的刻蚀损伤较小，满足工艺要求。
在本实施例中，所述复合层的层数为3层。在其它实施中，所述复合层的层数还能够为2层或大于3层。
在本实施例中，后续将在所述复合结构内形成第三开口，所述第三开口底部到基底表面之间具有一层或多层所述复合层；在所述第三开口内形成绝缘层。
所述第三开口采用一次或多次图形化工艺形成，每一次所述图形化工艺包括：在所述复合结构的部分表面形成图形化层；以所述图形化层为掩膜，刻蚀一层或多层所述复合层。
在本实施例中，所述复合层的层数为三层，后续采用两次图形化工艺形成所述第三开口，且所述第三开口底部到基底表面之间还具有一层复合层。具体形成所述第三开口的过程请参考图4至图5。
请参考图4，对所述复合结构210进行第一次图形化工艺，在所述复合结构210内形成初始第三开口230，所述初始第三开口230底部到基底200表面之间具有两层所述复合层221。
所述第一次图形化工艺的方法包括：在所述复合结构210表面形成第四掩膜层(图中未示出)，所述第四掩膜层暴露出部分复合结构210顶部表面；以所述第四掩膜层为掩膜，刻蚀一层所述复合层221，在所述复合结构210内形成所述初始第三开口230。
刻蚀所述复合结构210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述方法还包括：形成所述初始第三开口230之后，去除所述第四掩膜层。
请参考图5，形成所述初始第三开口230之后，对所述复合结构210进行第二次图形化工艺，在所述复合结构210内形成第三开口231，所述第三开口231底部到基底200表面之间具有一层所述复合层221。
所述第二次图形化工艺包括：在所述初始第三开口230内、以及复合结构210表面形成第二填充层(图中未示出)；在所述第二填充层表面形成第五掩膜层(图中未示出)，所述第五掩膜层暴露出部分第二填充层；以所述第五掩膜层为掩膜，刻蚀所述第二填充层和位于第二填充层底部的一层复合层221，在所述复合结构210内形成所述第三开口231。
刻蚀所述第二填充层和位于第二填充层底部的一层复合层221的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
形成所述第三开口231之后，还包括：去除所述第二填充层和第五掩膜层。
在其他实施例中，当所述复合层的层数为2层或大于3层时，所述第三开口还能够采用一次图形化工艺或大于2次的图形化工艺形成。
请参考图6，在所述第三开口231(图5中所示)内、以及复合结构210表面形成绝缘材料膜；平坦化所述绝缘材料膜(图中未示出)，直至暴露出复合结构210顶部表面，在所述第三开口231内形成绝缘层240。
所述绝缘层240的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述绝缘层240的材料为：氧化硅。
平坦化所述绝缘材料膜的工艺包括：化学机械研磨工艺。
由于所述绝缘层240能够对后续在同一层的复合层221内形成的第一互联结构和第四互联结构之间起到隔离绝缘作用，从而能够避免第一互联结构和第四互联结构之间接触发生短路，使得形成的半导体结构的性能较好。
形成所述复合结构210之后，形成贯穿所述复合结构210的第一开口，所述第一开口暴露出基底200表面。
在本实施例中，所述半导体结构的形成方法还包括：形成自所述绝缘层顶部表面贯穿至所述基底表面的第四开口，请结合图7至图8，对所述第一开口和第四开口的形成过程进行说明。
在其他实施例中，所述半导体结构的形成方法还包括：形成贯穿所述复合结构的第二开口，且所述第二开口暴露出基底表面。
请参考图7，在所述复合结构210表面形成第一掩膜层250，所述第一掩膜层250暴露出部分复合结构210表面。
在本实施例中，所述第一掩膜层250还暴露出部分绝缘层240表面。
所述第一掩膜层250用于作为后续形成第一开口和第四开口的掩膜。
请参考图8，以所述第一掩膜层250为掩膜，刻蚀所述复合结构210，直至暴露出基底200表面，形成所述第一开口261。
在本实施例中，所述第一开口261和第四开口264是同时形成的。
在本实施例中，所述第一掩膜层250还暴露出部分绝缘层240表面。所述方法还包括：以所述第一掩膜层250为掩膜，刻蚀所述绝缘层240、位于绝缘层底部的一层复合层221，形成自所述绝缘层240顶部表面贯穿至所述基底200表面的第四开口264。
在其他实施例中，形成所述第一开口之前，形成所述第四开口；或者形成所述第一开口之后，形成所述第四开口。
请参考图8，刻蚀第一开口261暴露出一层或多层第二材料层212侧壁进行刻蚀，在所述复合结构210内形成一个或多个第一凹槽271，所述第一凹槽271相对于第一开口261的侧壁表面凹陷，且若干第一凹槽271与所述第一开口261连通。
在本实施例中，还包括：对所述第四开口264暴露出的一层或多层第二材料层212侧壁进行刻蚀，在所述复合结构210内形成一个或多个第三凹槽273，所述第三凹槽273相对于第四开口264的侧壁表面凹陷。
所述第一开口261和第一凹槽271用于后续填充导电材料形成第一互联结构。
所述第四开口264和第三凹槽273用于后续填充导电材料形成第四互联结构。
所述第二材料层212能够隔离后续在所述第一凹槽271形成的第一互联结构和第三凹槽273内形成的第四互联结构，避免相邻的第一互联结构和第四互联结构接触发生短路，从而使形成的半导体结构的性能较好。
在其他实施例中，还包括：对所述第二开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第二凹槽，所述第一凹槽相对于第二开口的侧壁表面凹陷，且若干第二凹槽与所述第二开口连通，且若干第二凹槽与所述第二开口连通。
在一实施例中，位于同一层的相邻的第一凹槽和第二凹槽之间连通。
另一实施例中，位于同一层的相邻第一凹槽和第二凹槽之间具有第二材料层，所述第二材料层用于形成隔离层，能够在相邻第一凹槽和第二凹槽之间进行隔离。
在本实施例中，对所述第一开口261暴露出的一层或多层第二材料层212侧壁和对所述第四开口264暴露出的一层或多层第二材料层212侧壁进行的刻蚀工艺为：湿法刻蚀工艺。所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液为磷酸，所述磷酸的浓度为80％～90％，温度150℃～180℃。
所述第一材料层211的材料和第二材料层212的材料不同，因此通过所述湿法刻蚀工艺能够刻蚀第一开口261暴露出的一层或多层第二材料层212侧壁，从而在所述复合结构210形成一个或多个第一凹槽271，同时对所述第一材料层211的刻蚀损伤较小，有利于后续形成第一互联结构，从而满足工艺要求。
由于所述第一开口261通过一次光刻和刻蚀工艺形成；形成所述第一开口261之后，通过一次刻蚀工艺形成所述第一凹槽271，形成第一开口261和第一凹槽271的工艺步骤简单，且形成所述第一开口261和第一凹槽271所需的光刻次数少，并且后续通过在所述第一开口261和第一凹槽271内填充材料形成若干层数的第一互联结构，使得形成包括若干层数的第一互联结构的工艺步骤简单，光刻次数少，从而节省了制备成本和时间。
同样地，所述第一材料层211的材料和第二材料层212的材料不同，因此通过所述湿法刻蚀工艺能够刻蚀第四开口264暴露出的一层或多层第二材料层212侧壁，在所述复合结构210内形成一个或多个第三凹槽273，同时对所述第一材料层212的刻蚀损伤较小，有利于后续形成第四互联结构，从而满足工艺要求。
通过湿法刻蚀工艺刻蚀部分所述第二材料层212形成第一凹槽271的过程中，由于通过控制湿法刻蚀工艺中的刻蚀参数，能够使所述湿法刻蚀工艺的精确度较高，即，较准确地刻蚀第一开口261暴露出的一层或多层第二材料层212侧壁，从而形成图形较准确的第一凹槽271，使得形成的半导体结构的性能较好。
同样地，通过湿法刻蚀工艺刻蚀部分所述第二材料层212形成第三凹槽273，能够形成图形较准确的第三凹槽273，使得形成的半导体结构的性能较好，在此不再赘述。
形成所述第一开口261和第四开口264之后，还包括：去除所述第一掩膜层250。在本实施例中，所述湿法刻蚀工艺形成第一凹槽271和第三凹槽273的同时，还刻蚀去除所述第一掩膜层250。
形成所述第一开口261和第一凹槽271之后，在所述第一开口261和第一凹槽271内形成第一互联结构。
在本实施例中，还包括：在所述第四开口264和第三凹槽273内形成第四互联结构。
在其他实施例中，还包括：在所述第二开口和第二凹槽内形成第三互联结构。
请参考图9，在所述第一开口261和第一凹槽271内、以及复合结构210表面形成第二导电材料膜(图中未示出)；平坦化所述第二导电材料膜，直至暴露出复合结构210顶部表面，形成所述第一互联结构281。
在本实施例中，还包括：在所述第四开口264和第三凹槽273内、复合结构210、以及绝缘层240表面形成所述第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出复合结构210和绝缘层240顶部表面，形成第四互联结构284。
所述第一互联结构281用于与后续形成的第二互联结构电连接。
所述第四互联结构284用于与后续形成的第二互联结构电连接。
所述第一导电材料膜的材料包括：金属。
在本实施例中，所述第一导电材料膜的材料为：钨。在其他实施例，所述第二导电材料膜的材料还可以为：铜、铝、钛或者镍。
平坦化所述第一导电材料膜工艺包括：化学机械研磨工艺。
由于所述复合结构210为若干层复合层221，从而贯穿所述复合结构210的第一开口261位于若干层复合层221内，形成的第一凹槽271也位于若干层第二材料层212内，因此在所述第一开口261和第一凹槽271内形成的第一互联结构281为若干层，即，所述第一互联结构281为若干层数的互联结构，且所述第一互联结构281可以通过一次性沉积工艺在所述第一开口和第一凹槽内填充材料并平坦化而形成，使得形成包括若干层数的第一互联结构281的工艺步骤简单，从而节省了制备成本和时间。
在本实施例中，形成所述第一互联结构281之后，在所述第一互联结构271表面和复合结构210表面形成第二互联结构。
本实施例中，所述第二互联结构的形成方法包括：在所述第一互联结构和复合结构表面形成介质层；图形化所述介质层，直至暴露出第一互联结构顶部表面，在所述介质层内形成第五开口和第四凹槽，所述第四凹槽位于所述第五开口顶部，且所述第四凹槽的底部与所述第五开口的顶部连通，且所述第五开口暴露出部分第一互联结构表面；在所述第五开口内、第四凹槽内、以及介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出介质层表面，在所述第五开口和第四凹槽内形成第二互联结构。具体的，所述第二互联结构的形成过程将结合图10至图13进行详细说明。
请参考图10，在所述第一互联结构281和复合结构210表面形成介质层290。
在本实施例中，具体地在所述第一互联结构281、复合结构210、绝缘层240、以及第四互联结构284表面形成介质层290。
所述介质层290的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述介质层290的材料为：氧化硅。
所述介质层290的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
后续将图形化所述介质层，直至暴露出第一互联结构顶部表面，在所述介质层内形成第五开口和第四凹槽，具体请参考图11和图12。
请参考图11，在所述介质层290表面形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分所述介质层290表面；以所述第二掩膜层为掩膜，刻蚀所述介质层290，直至暴露出第一互联结构281顶部表面，形成过渡开口2951。
在本实施例中，还包括：以所述第二掩膜层为掩膜，刻蚀所述介质层290，直至暴露出第四互联结构284顶部表面，形成初始第六开口2961。
刻蚀所述介质层290的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图12，在所述过渡开口2951内形成第一填充层(图中未示出)；在所述第一填充层和介质层290表面形成第三掩膜层(图中未示出)，所述第三掩膜层暴露出所述第一填充层和部分所述介质层290；以所述第三掩膜层为掩膜，刻蚀所述介质层290和第一填充层，在介质层290内形成第四凹槽274；去除所述第四凹槽274底部的第一填充层，形成所述第五开口295；在形成第四凹槽274和第五开口295之后，去除所述第三掩膜层。
在本实施例中，还包括：在所述初始第六开口2961内形成第一填充层(图中未示出)；在所述第一填充层和介质层290表面形成第三掩膜层(图中未示出)，所述第三掩膜层还暴露出所述第一填充层；以所述第三掩膜层为掩膜，刻蚀所述介质层290和第一填充层，在介质层290内形成第五凹槽275；去除所述第五凹槽275底部的第一填充层，形成所述第六开口296；在形成第五凹槽275和第六开口296之后，去除所述第三掩膜层。
在本实施例中，所述第一填充层和第三掩膜层的材料相同，均为：光阻材料。
请参考图13，在所述第五开口295(图12中所示)内、第四凹槽274(图12中所示)内、以及介质层290表面形成第二导电材料膜(图中未示出)；平坦化所述第二导电材料膜，直至暴露出介质层290表面，在所述第五开口295和第四凹槽274内形成第二互联结构282。
所述第二导电材料膜的材料包括：金属。
在本实施例中，所述第二导电材料膜的材料为：钨。在其他实施例，所述第二导电材料膜的材料还可以为：铜、铝、钛或者镍。
平坦化所述第一导电材料膜的工艺包括：化学机械研磨工艺。
由于所述第五开口295底部暴露出第一互联结构281顶部表面，所述第一互联结构281和第二互联结构282接触，形成电连接。
在本实施例中，还包括：在所述第六开口296和第五凹槽275内形成所述第二互联结构282。
由于所述第六开口296底部暴露出第四互联结构284顶部表面，因此所述第四互联结构284和第二互联结构282接触，形成电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成复合结构，所述复合结构包括若干层复合层，若干层所述复合层沿基底表面法线方向重叠，每一层复合层包括第一材料层以及位于第一材料层表面的第二材料层，且第一材料层的材料和第二材料层的材料不同；
形成贯穿所述复合结构的第一开口，所述第一开口暴露出基底表面；
对所述第一开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第一凹槽，所述第一凹槽相对于第一开口的侧壁表面凹陷，且若干第一凹槽与所述第一开口连通；
在所述第一开口和第一凹槽内形成第一互联结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：在所述复合结构表面形成第一掩膜层，所述第一掩膜层暴露出部分复合结构表面；以所述第一掩膜层为掩膜，刻蚀所述复合结构，直至暴露出基底表面，形成所述第一开口。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一互联结构的形成方法包括：在所述第一开口内、第一凹槽内以及复合结构表面形成第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出复合结构顶部表面，形成所述第一互联结构。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一材料层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二材料层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一互联结构之后，在第一互联结构和复合结构表面形成第二互联结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二互联结构的形成方法包括：在所述第一互联结构和复合结构表面形成介质层；图形化所述介质层，直至暴露出第一互联结构顶部表面，在所述介质层内形成第五开口和第四凹槽，所述第四凹槽位于所述第五开口顶部，且所述第四凹槽的底部与所述第五开口的顶部连通，且所述第五开口暴露出部分第一互联结构表面；在所述第五开口内、第四凹槽内、以及介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出介质层表面，在所述第五开口和第四凹槽内形成第二互联结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，图形化所述介质层的方法包括：在所述介质层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述介质层表面；以所述第二掩膜层为掩膜，刻蚀所述介质层，直至暴露出第一互联结构顶部表面，形成过渡开口；在所述过渡开口内形成第一填充层；在所述第一填充层和介质层表面形成第三掩膜层，所述第三掩膜层暴露出所述第一填充层和部分所述介质层；以所述第三掩膜层为掩膜，刻蚀所述介质层和第一填充层，在介质层内形成第四凹槽；去除所述第四凹槽底部的第一填充层，形成第五开口；在形成第四凹槽和第五开口之后，去除所述第三掩膜层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成贯穿所述复合结构的第二开口，且所述第二开口暴露出基底表面；对所述第二开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第二凹槽，所述第一凹槽相对于第二开口的侧壁表面凹陷，且若干第二凹槽与所述第二开口连通；在所述第二开口和第二凹槽内形成第三互联结构。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述复合结构内形成第三开口，所述第三开口底部到基底表面之间具有一层或多层所述复合层；在所述第三开口内形成绝缘层；形成自所述绝缘层顶部表面贯穿至所述基底表面的第四开口；对所述第四开口暴露出的一层或多层第二材料层侧壁进行刻蚀，在所述复合结构内形成一个或多个第三凹槽，所述第三凹槽相对于第四开口的侧壁表面凹陷；在所述第四开口和第三凹槽内形成第四互联结构。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用一次或多次图形化工艺形成所述第三开口；每一次所述图形化工艺包括：在所述复合结构的部分表面形成图形化层；以所述图形化层为掩膜，刻蚀一层复合层或多层所述复合层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述绝缘层的形成方法包括：在所述第三开口内以及复合结构表面形成绝缘材料膜；平坦化所述绝缘材料膜，直至暴露出复合结构顶部表面，在所述第三开口内形成绝缘层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910291073.3A CN110021603B (zh) | 2019-04-11 | 2019-04-11 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910291073.3A CN110021603B (zh) | 2019-04-11 | 2019-04-11 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110021603A true CN110021603A (zh) | 2019-07-16 |
| CN110021603B CN110021603B (zh) | 2021-09-14 |
Family
ID=67191112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910291073.3A Active CN110021603B (zh) | 2019-04-11 | 2019-04-11 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110021603B (zh) |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299142A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
| US5408130A (en) * | 1992-08-31 | 1995-04-18 | Motorola, Inc. | Interconnection structure for conductive layers |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| TW200837878A (en) * | 2007-03-06 | 2008-09-16 | Au Optronics Corp | Metal line and method for forming the metal line |
| CN103094245A (zh) * | 2011-11-01 | 2013-05-08 | 旺宏电子股份有限公司 | 集成电路装置及于该集成电路装置建立电导体的方法 |
| US20150214301A1 (en) * | 2013-10-03 | 2015-07-30 | Asm Ip Holding B.V. | Method of making a wire-based semiconductor device |
| US20160148946A1 (en) * | 2014-11-26 | 2016-05-26 | SanDisk Technologies, Inc. | Set of stepped surfaces formation for a multilevel interconnect structure |
| US20170148811A1 (en) * | 2015-11-20 | 2017-05-25 | Sandisk Technologies Llc | Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same |
| CN107810552A (zh) * | 2015-08-25 | 2018-03-16 | 桑迪士克科技有限责任公司 | 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法 |
| CN108028223A (zh) * | 2015-08-25 | 2018-05-11 | 桑迪士克科技有限责任公司 | 包含垂直共享位线的多层级三维存储器器件 |
| CN108028256A (zh) * | 2015-10-29 | 2018-05-11 | 桑迪士克科技有限责任公司 | 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层 |
| CN108346566A (zh) * | 2017-01-22 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| WO2018195423A1 (en) * | 2017-04-20 | 2018-10-25 | Micromaterials Llc | Structure with selective barrier layer |
| CN109075044A (zh) * | 2017-02-24 | 2018-12-21 | 桑迪士克科技有限责任公司 | 含有多层钛氮化物扩散屏障的半导体器件以及其制造方法 |
| CN109216366A (zh) * | 2017-07-07 | 2019-01-15 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
-
2019
- 2019-04-11 CN CN201910291073.3A patent/CN110021603B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299142A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
| US5408130A (en) * | 1992-08-31 | 1995-04-18 | Motorola, Inc. | Interconnection structure for conductive layers |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| TW200837878A (en) * | 2007-03-06 | 2008-09-16 | Au Optronics Corp | Metal line and method for forming the metal line |
| CN103094245A (zh) * | 2011-11-01 | 2013-05-08 | 旺宏电子股份有限公司 | 集成电路装置及于该集成电路装置建立电导体的方法 |
| US20150214301A1 (en) * | 2013-10-03 | 2015-07-30 | Asm Ip Holding B.V. | Method of making a wire-based semiconductor device |
| US20160148946A1 (en) * | 2014-11-26 | 2016-05-26 | SanDisk Technologies, Inc. | Set of stepped surfaces formation for a multilevel interconnect structure |
| CN107810552A (zh) * | 2015-08-25 | 2018-03-16 | 桑迪士克科技有限责任公司 | 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法 |
| CN108028223A (zh) * | 2015-08-25 | 2018-05-11 | 桑迪士克科技有限责任公司 | 包含垂直共享位线的多层级三维存储器器件 |
| CN108028256A (zh) * | 2015-10-29 | 2018-05-11 | 桑迪士克科技有限责任公司 | 3d nand字线中用于增强的氟保护和应力减少的坚固的成核层 |
| US20170148811A1 (en) * | 2015-11-20 | 2017-05-25 | Sandisk Technologies Llc | Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same |
| CN108346566A (zh) * | 2017-01-22 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109075044A (zh) * | 2017-02-24 | 2018-12-21 | 桑迪士克科技有限责任公司 | 含有多层钛氮化物扩散屏障的半导体器件以及其制造方法 |
| WO2018195423A1 (en) * | 2017-04-20 | 2018-10-25 | Micromaterials Llc | Structure with selective barrier layer |
| CN109216366A (zh) * | 2017-07-07 | 2019-01-15 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 张岩,董刚,杨银堂,王宁: "考虑通孔横向热传输效应的三维集成电路热分", 《计算物理》 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110021603B (zh) | 2021-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105336571B (zh) | 自对准多重图形掩膜的形成方法 | |
| CN105448840B (zh) | 半导体结构的形成方法 | |
| CN106876397A (zh) | 三维存储器及其形成方法 | |
| CN107993925B (zh) | 一种自对准四重图形技术 | |
| CN106033742B (zh) | 半导体结构的形成方法 | |
| TW201946155A (zh) | 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 | |
| CN110504162A (zh) | 掩模材料的区域选择性沉积 | |
| CN109559978A (zh) | 半导体结构及其形成方法 | |
| CN110246895A (zh) | 半导体结构及其形成方法 | |
| KR100448719B1 (ko) | 다마신공정을 이용한 반도체 장치 및 그의 제조방법 | |
| CN111916391A (zh) | 半导体结构及其形成方法 | |
| CN105719947A (zh) | 半导体器件的形成方法 | |
| CN108962817A (zh) | 半导体结构及其形成方法 | |
| CN104681429B (zh) | 半导体结构的形成方法 | |
| CN110021603A (zh) | 半导体结构及其形成方法 | |
| TWI821725B (zh) | 半導體結構與其形成方法 | |
| US11121313B2 (en) | Semiconductor structure and formation method thereof | |
| TW202143440A (zh) | 用於高密度電路的具有集成堆疊3d金屬線之3d電路的製作方法 | |
| CN114664727A (zh) | 半导体结构的形成方法 | |
| CN106486370A (zh) | 半导体器件的形成方法 | |
| CN111326511A (zh) | 存储器件及其制造方法 | |
| CN112992785A (zh) | 半导体结构的形成方法 | |
| KR100513364B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| CN110085555A (zh) | 半导体结构及其形成方法 | |
| WO2024007612A1 (zh) | Sot-mram器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221228 Address after: 223001 Room 318, Building 6, east of Zhenda Steel Pipe Company, south of Qianjiang Road, Huaiyin District, Huai'an City, Jiangsu Province Patentee after: Huaian Xide Industrial Design Co.,Ltd. Address before: No. 599, East Changjiang Road, Huaiyin District, Huai'an City, Jiangsu Province Patentee before: HUAIAN IMAGING DEVICE MANUFACTURER Corp. |
|
| EE01 | Entry into force of recordation of patent licensing contract | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20190716 Assignee: Pizhou Hongrui Technology Co.,Ltd. Assignor: Huaian Xide Industrial Design Co.,Ltd. Contract record no.: X2023980035659 Denomination of invention: Semiconductor structure and its formation method Granted publication date: 20210914 License type: Common License Record date: 20230517 |