CN112909009B - 三维无结型神经元网络器件及其制作方法 - Google Patents

三维无结型神经元网络器件及其制作方法 Download PDF

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Abstract

本发明提供一种三维无结型神经元网络器件及其制作方法，器件包括：衬底，所述衬底的表面形成有堆叠结构，所述堆叠结构包括交替层叠的栅极层及隔离层，所述堆叠结构具有贯穿至所述衬底的沟道孔；权重栅层，形成于所述沟道孔表面，所述权重栅层与沟道孔底部具有间隙；栅介质层，位于所述权重栅层与所述栅极层之间；隧穿介质层，位于所述权重栅层表面；沟道层，填充于所述沟道孔中，所述沟道层与所述衬底接触。本发明采用垂直堆叠的隔离层和栅极层设计，堆叠结构中具有沟道孔阵列，通过在沟道孔中形成垂直分布且全包围栅设计的神经元网络器件串，一方面可提高神经元器件的集成度，另一方面可提高栅极对器件的控制能力。

Description

三维无结型神经元网络器件及其制作方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种三维无结型神经元网络器件及其制作方法。
背景技术
随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管(Neuron MOSFET，简写为neuMOS或vMOS)作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
神经元器件在功能上相当于构成人类大脑、眼睛等部位利用电路实现信息传导的神经细胞(神经元)。具体地说，一个神经元器件可以分别对多个输入信号进行加权，并且当加权信号的相加结果达到阈值时，输出一个预定的信号。这种神经元器件加权输入信号的方式是通过其中的神经元晶体管来实现的，神经元晶体管具有多个输入电极的栅极结构，当多输入栅极的输入电压之和达到一个预定值时，源极和漏极之间才会导通。神经元器件的加权方式相当于神经细胞突触，可以是由一个电阻和一个场效应晶体管组成，而神经元晶体管就相当于这个神经细胞的细胞体。神经元晶体管在栅上的求和过程可以利用电容耦合效应的电压模式，除电容充放电电流外，没有其它电流，因此基本上没有功耗。
2010年以来，由于大数据产业的发展，数据量呈现爆炸性增长态势，而传统的计算架构又无法支撑深度学习的大规模并行计算需求，于是研究界对AI芯片进行了新一轮的技术研发与应用研究。AI芯片是人工智能时代的技术核心之一，决定了平台的基础架构和发展生态。
类脑芯片不采用经典的冯·诺依曼架构，而是基于神经形态架构设计，以IBMTruenorth为代表。IBM研究人员将存储单元作为突触、计算单元作为神经元、传输单元作为轴突搭建了神经芯片的原型。目前，Truenorth用三星28nm功耗工艺技术，由54亿个晶体管组成的芯片构成的片上网络有4096个神经突触核心，实时作业功耗仅为70mW。由于神经突触要求权重可变且要有记忆功能，IBM采用与CMOS工艺兼容的相变非挥发存储器(PCM)的技术实验性的实现了新型突触，加快了商业化进程。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维无结型神经元网络器件及其制作方法，以实现一种三维堆叠的高集成密度的神经元网络器件结构，且该结构的神经元晶体管采用无结结构，可大大增强器件的可靠性，降低工艺难度。
为实现上述目的及其他相关目的，本发明提供一种三维无结型神经元网络器件的制作方法，所述制作方法包括步骤：1)提供一衬底，在所述衬底的表面形成堆叠结构，所述堆叠结构包括交替层叠的牺牲层及隔离层；2)刻蚀所述堆叠结构以形成贯穿至所述衬底的沟道孔；3)于所述沟道孔表面形成权重栅层，并刻蚀去除所述沟道孔底部的权重栅层，以隔离所述权重栅层与所述衬底；4)于所述沟道孔底部及所述权重栅层表面形成隧穿介质层，并刻蚀去除所述沟道孔底部的隧穿介质层，以显露所述衬底；5)于所述沟道孔中填充沟道层，所述沟道层与所述衬底接触；6)于所述堆叠结构中形成刻蚀槽，并基于所述刻蚀槽选择性去除所述牺牲层，以形成空腔；7)于所述空腔表面形成栅介质层；8)于所述空腔及所述刻蚀槽中填充栅极层；9)去除所述刻蚀槽中的栅极层。
可选地，所述牺牲层的材料包括硼硅玻璃或氮化硅，所述隔离层的材料包括二氧化硅。
可选地，所述沟道孔的形状包括圆柱体或椭圆柱体。
可选地，步骤3)采用化学气相沉积工艺或原子层沉积工艺于所述沟道孔表面形成权重栅层，所述权重栅层的材料包括多晶硅。
可选地，步骤3)去除所述沟道孔底部的权重栅层后，所述权重栅层的底端与所述衬底具有间隙，步骤4)的所述隧穿介质层填充于所述间隙。
可选地，所述沟道层的材料包括n型掺杂的多晶硅。
可选地，步骤7)所述栅介质层的材料包括二氧化硅或高k介质。
可选地，步骤8)所述栅极层的材料包括氮化钽、氮化钛及钨中的一种或多种。
可选地，还包括步骤：于所述刻蚀槽及所述堆叠结构上形成绝缘层；于所述绝缘层中形成通孔，所述通孔显露所述沟道层；于所述通孔填充导电材料；制作位线，所述位线连接所述导电材料。
本发明还提供一种三维无结型神经元网络器件，所述神经元网络器件包括：衬底，所述衬底的表面形成有堆叠结构，所述堆叠结构包括交替层叠的栅极层及隔离层，所述堆叠结构具有贯穿至所述衬底的沟道孔；权重栅层，形成于所述沟道孔表面，所述权重栅层与沟道孔底部具有间隙；栅介质层，位于所述权重栅层与所述栅极层之间；隧穿介质层，位于所述权重栅层表面；沟道层，填充于所述沟道孔中，所述沟道层与所述衬底接触。
可选地，所述隔离层的材料包括二氧化硅。
可选地，所述沟道孔的形状包括圆柱体或椭圆柱体。
可选地，所述权重栅层的材料包括多晶硅。
可选地，所述隧穿介质层还填充于所述权重栅层与沟道孔底部之间的间隙。
可选地，所述沟道层的材料包括n型掺杂的多晶硅。
可选地，所述栅介质层的材料包括二氧化硅或高k介质。
可选地，所述栅极层的材料包括氮化钽、氮化钛及钨中的一种或多种。
可选地，所述三维无结型神经元网络器件还包括：绝缘层，位于所述堆叠结构上，所述绝缘层中具有通孔，所述通孔显露所述沟道层；导电材料，填充于所述通孔；位线，连接所述导电材料。
如上所述，本发明的三维无结型神经元网络器件及其制作方法，具有以下有益效果：
本发明实现了一种三维无结型神经元网络器件及其制作方法，采用垂直堆叠的隔离层和栅极层设计，堆叠结构中具有沟道孔阵列，通过在沟道孔中形成垂直分布且全包围栅设计的神经元网络器件串，一方面可提高神经元器件的集成度，另一方面可提高栅极对器件的控制能力。
本发明的神经元网络器件采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道界面，沟道内的多数载流子半导体沟道内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
附图说明
图1a～图13显示为本发明的三维无结型神经元网络器件的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 衬底
20 堆叠结构
201 隔离层
202 牺牲层
203 沟道孔
204 空腔
301 权重栅层
302 间隙
303 隧穿介质层
304 沟道层
305 刻蚀槽
306 栅介质层
307 栅极层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1a～图13所示，本实施例提供一种三维无结型神经元网络器件的制作方法，所述制作方法包括步骤：
如图1a～图1b所示，首先进行步骤1)，提供一衬底101，在所述衬底101的表面形成堆叠结构20，所述堆叠结构20包括交替层叠的牺牲层202及隔离层201。
所述衬底101中具有外围电路。所述衬底101材料选自单晶硅、多晶硅或非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底101还可以选自具有外延层或外延层上硅结构；所述衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底101材料为硅。所述衬底101中具有外围电路，所述外围电路可以包括多个外围器件，如NMOS、PMOS、CMOS、二极管、三极管、电容等，由以上外围器件组成相应功能的电路结构，如SRAM、PLL、CPU、FPGA等，以实现对三维无结型神经元网络器件的控制。
可以采用如化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)等在所述衬底101的表面形成交替层叠的牺牲层202及隔离层201，所述牺牲层202的材料可以为硼硅玻璃或氮化硅，所述隔离层201的材料可以为二氧化硅。
如图2a～图2b所示，然后进行步骤2)，刻蚀所述堆叠结构20以形成贯穿至所述衬底101的沟道孔203。
例如，可以采用光刻工艺及干法刻蚀工艺刻蚀所述堆叠结构20以形成贯穿至所述衬底101的沟道孔203，所述沟道孔203的底部显露所述衬底101，所述沟道孔203的形状可以为圆柱体或椭圆柱体。
如图3a～图4b所示，接着进行步骤3)，于所述沟道孔203表面形成权重栅层301，并刻蚀去除所述沟道孔203底部的权重栅层301，以隔离所述权重栅层301与所述衬底101。
例如，可以采用化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)于所述沟道孔203表面形成权重栅层301，所述权重栅层301的材料可以多晶硅，如图3a及图3b所示。
作为示例，去除所述沟道孔203底部的权重栅层301后，所述权重栅层301的底端与所述衬底101具有间隙302，该间隙302的厚度例如可以为2纳米～5纳米，以隔离所述权重栅层301与所述衬底101的同时，保证所述权重栅层301的长度，如图4a及图4b所示。
如图5a～图6b所示，接着进行步骤4)，于所述沟道孔203底部及所述权重栅层301表面形成隧穿介质层303，并刻蚀去除所述沟道孔203底部的隧穿介质层303，以显露所述衬底101。
例如，可以采用如等离子增强化学气相沉积工艺(PECVD)、低压化学气相沉积工艺(LPCVD)、原子层沉积工艺(ALD)等于所述沟道孔203底部及所述权重栅层301表面形成隧穿介质层303，的所述隧穿介质层303还填充于所述间隙302，以进一步隔离所述权重栅层301与所述衬底101，如图5a及图5b所示。
然后，采用自对准干法刻蚀工艺刻蚀去除所述沟道孔203底部的隧穿介质层303，以显露所述衬底101，如图6a及图6b所示。
如图7a～图7b所示，接着进行步骤5)，于所述沟道孔203中填充沟道层304，所述沟道层304与所述衬底101接触。
例如，可以采用化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)于所述沟道孔203中填充沟道层304，所述沟道层304与所述衬底101接触，所述衬底101中的外围电路控制所述沟道层304的开关。在本实施例中，所述沟道层304的材料选用为n型掺杂的多晶硅，当然，所述沟道层304也可以选用为其他的半导体材料，并不限于此处所举示例。
如图8a～图9b所示，接着进行步骤6)，于所述堆叠结构20中形成刻蚀槽305，并基于所述刻蚀槽305选择性去除所述牺牲层202，以形成空腔204。
例如，可以采用光刻工艺及干法刻蚀工艺于所述堆叠结构20中形成刻蚀槽305，所述刻蚀槽305的侧壁显露所述牺牲层202，如图8a及图8b所示；然后，采用湿法刻蚀工艺自所述刻蚀槽305选择性刻蚀所述牺牲层202，以将所述牺牲层202去除，形成空腔204，所述空腔204显露所述权重栅层301的侧壁，如图9a及图9b所示。当然，也可以采用选择性干法刻蚀去除所述牺牲层202，并不限于上述所举示例。
如图10a～图10b所示，接着进行步骤7)，于所述空腔204表面形成栅介质层306，所述栅介质层306覆盖所述权重栅层301的表面。
可以采用化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)于所述空腔204表面形成栅介质层306，所述栅介质层306的材料包括二氧化硅或高k介质，例如，所述高k介质可以为氧化铝等。
如图11a～图11b所示，接着进行步骤8)，于所述空腔204及所述刻蚀槽305中填充栅极层307。
例如，所述栅极层307的材料包括氮化钽、氮化钛及钨中的一种或多种。在本实施例中，所述栅极层307的材料选用为氮化钽。
如图12a～图13所示，接着进行步骤9)，去除所述刻蚀槽305中的栅极层307，以使得堆叠的所述栅极层307之间相互绝缘，便于后续对不同层的栅极层307的控制。
最后，所述制作方法还包括步骤：于所述刻蚀槽及所述堆叠结构20上形成绝缘层；于所述绝缘层中形成通孔，所述通孔显露所述沟道层304；于所述通孔填充导电材料；制作位线，所述位线连接所述导电材料。
如图12a～图13所示，本实施例还提供一种三维无结型神经元网络器件，所述神经元网络器件包括衬底101、堆叠结构20、权重栅层301、栅介质层306、隧穿介质层303及沟道层304。
所述衬底101中具有外围电路。所述衬底101材料选自单晶硅、多晶硅或非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底101还可以选自具有外延层或外延层上硅结构；所述衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底101材料为硅。所述衬底101中具有外围电路，所述外围电路可以包括多个外围器件，如NMOS、PMOS、CMOS、二极管、三极管、电容等，由以上外围器件组成相应功能的电路结构，如SRAM、PLL、CPU、FPGA等，以实现对三维无结型神经元网络器件的控制。
所述衬底101的表面形成有堆叠结构20，所述堆叠结构20包括交替层叠的栅极层307及隔离层201，所述栅极层307的材料可以为氮化钽、氮化钛及钨中的一种或多种，所述隔离层201的材料可以为二氧化硅。
所述堆叠结构20具有贯穿至所述衬底101的沟道孔203，所述沟道孔203的形状可以为圆柱体或椭圆柱体。
所述权重栅层301形成于所述沟道孔203表面，所述权重栅层301与沟道孔203底部具有间隙302。所述权重栅层301的材料包括多晶硅。
所述栅介质层306位于所述权重栅层301与所述栅极层307之间；所述栅介质层306的材料可以为二氧化硅或高k介质。
所述隧穿介质层303位于所述权重栅层301表面；所述隧穿介质层303还填充于所述权重栅层301与沟道孔203底部之间的间隙302。
所述沟道层304填充于所述沟道孔203中，所述沟道层304与所述衬底101接触。所述沟道层304的材料包括n型掺杂的多晶硅。
另外，所述三维无结型神经元网络器件还包括：绝缘层，位于所述堆叠结构20上，所述绝缘层中具有通孔，所述通孔显露所述沟道层304；导电材料，填充于所述通孔；位线，连接所述导电材料。
本实施例的三维无结型神经元网络器件的一个神经元网络单元的俯视图如图13所示，所述神经元网络单元呈全包围设置，所述沟道层304位于中心，所述隧穿介质层303包围所述沟道层304，所述权重栅层301包围所述隧穿介质层303，所述栅介质层306包围所述隧穿介质层303，所述栅极层307包围所述栅介质层306，本实施例的神经元网络单元采用三维堆叠且全包围栅设计，一方面可提高神经元器件的集成度，另一方面可提高栅极对器件的控制能力。并且，本实施例的神经元网络器件采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道界面，沟道内的多数载流子半导体沟道内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
如上所述，本发明的三维无结型神经元网络器件及其制作方法，具有以下有益效果：
本发明实现了一种三维无结型神经元网络器件及其制作方法，采用垂直堆叠的隔离层201和栅极层307设计，堆叠结构20中具有沟道孔203阵列，通过在沟道孔203中形成垂直分布且全包围栅设计的神经元网络器件串，一方面可提高神经元器件的集成度，另一方面可提高栅极对器件的控制能力。
本发明的神经元网络器件采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道界面，沟道内的多数载流子半导体沟道内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种三维无结型神经元网络器件的制作方法，其特征在于，所述制作方法包括步骤：
1)提供一衬底，在所述衬底的表面形成堆叠结构，所述堆叠结构包括交替层叠的牺牲层及隔离层；
2)刻蚀所述堆叠结构以形成贯穿至所述衬底的沟道孔；
3)于所述沟道孔表面形成权重栅层，并刻蚀去除所述沟道孔底部的权重栅层，以隔离所述权重栅层与所述衬底；
4)于所述沟道孔底部及所述权重栅层表面形成隧穿介质层，并刻蚀去除所述沟道孔底部的隧穿介质层，以显露所述衬底；
5)于所述沟道孔中填充沟道层，所述沟道层与所述衬底接触；
6)于所述堆叠结构中形成刻蚀槽，并基于所述刻蚀槽选择性去除所述牺牲层，以形成空腔；
7)于所述空腔表面形成栅介质层；
8)于所述空腔及所述刻蚀槽中填充栅极层；
9)去除所述刻蚀槽中的栅极层。
2.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：所述牺牲层的材料包括硼硅玻璃或氮化硅，所述隔离层的材料包括二氧化硅。
3.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：所述沟道孔的形状包括圆柱体或椭圆柱体。
4.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：步骤3)采用化学气相沉积工艺或原子层沉积工艺于所述沟道孔表面形成权重栅层，所述权重栅层的材料包括多晶硅。
5.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：步骤3)去除所述沟道孔底部的权重栅层后，所述权重栅层的底端与所述衬底具有间隙，步骤4)的所述隧穿介质层填充于所述间隙。
6.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：所述沟道层的材料包括n型掺杂的多晶硅。
7.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：步骤7)所述栅介质层的材料包括二氧化硅或高k介质。
8.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：步骤8)所述栅极层的材料包括氮化钽、氮化钛及钨中的一种或多种。
9.根据权利要求1所述的三维无结型神经元网络器件的制作方法，其特征在于：还包括步骤：
于所述刻蚀槽及所述堆叠结构上形成绝缘层；
于所述绝缘层中形成通孔，所述通孔显露所述沟道层；
于所述通孔填充导电材料；
制作位线，所述位线连接所述导电材料。
10.一种三维无结型神经元网络器件，其特征在于，所述神经元网络器件包括：
衬底，所述衬底的表面形成有堆叠结构，所述堆叠结构包括交替层叠的栅极层及隔离层，所述堆叠结构具有贯穿至所述衬底的沟道孔；
权重栅层，形成于所述沟道孔表面，所述权重栅层与沟道孔底部具有间隙；
栅介质层，位于所述权重栅层与所述栅极层之间；
隧穿介质层，位于所述权重栅层表面；
沟道层，填充于所述沟道孔中，所述沟道层与所述衬底接触。
11.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述隔离层的材料包括二氧化硅。
12.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述沟道孔的形状包括圆柱体或椭圆柱体。
13.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述权重栅层的材料包括多晶硅。
14.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述隧穿介质层还填充于所述权重栅层与沟道孔底部之间的间隙。
15.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述沟道层的材料包括n型掺杂的多晶硅。
16.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述栅介质层的材料包括二氧化硅或高k介质。
17.根据权利要求10所述的三维无结型神经元网络器件，其特征在于：所述栅极层的材料包括氮化钽、氮化钛及钨中的一种或多种。
18.根据权利要求10所述的三维无结型神经元网络器件，其特征在于，还包括：
绝缘层，位于所述堆叠结构上，所述绝缘层中具有通孔，所述通孔显露所述沟道层；
导电材料，填充于所述通孔；
位线，连接所述导电材料。
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