TWI747388B - 三維無接面型神經元網路元件及其製作方法 - Google Patents

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Abstract

本發明提供一種三維無接面型神經元網路元件及其製作方法，元件包括：基板，所述基板的表面形成有堆疊結構，所述堆疊結構包括交替層疊的閘極層及隔離層，所述堆疊結構具有貫穿至所述基板的通道孔；權重閘極層，形成於所述通道孔表面，所述權重閘極層與通道孔底部具有間隙；閘介電層，位於所述權重閘極層與所述閘極層之間；穿隧介電層，位於所述權重閘極層表面；通道層，填充於所述通道孔中，所述通道層與所述基板接觸。本發明採用垂直堆疊的隔離層和閘極層設計，堆疊結構中具有通道孔陣列，通過在通道孔中形成垂直分佈且全包圍閘設計的神經元網路元件串列，一方面可提高提高了神經元元件的集成度，另一方面可提高閘極對元件的控制能力。

Description

三維無接面型神經元網路元件及其製作方法
本發明屬半導體設計及製造領域，特別是涉及一種三維無接面型神經元網路元件及其製作方法。
隨著積體電路的發展及其集成度的提高，傳統的基於單一電晶體功能的矽積體電路，出現了很多困難的、急待解決的問題，而神經元MOS電晶體(Neuron MOSFET，簡寫為neuMOS或vMOS)作為一種具有強大功能的單元電晶體，為解決積體電路中電晶體數目及互連線增多帶來的問題提供了一種有效的途徑。
神經元元件在功能上相當於構成人類大腦、眼睛等部位利用電路實現信息傳導的神經細胞(神經元)。具體地說，一個神經元元件可以分別對多個輸入信號進行加權，並且當加權信號的相加結果達到閾值時，輸出一個預定的信號。這種神經元元件加權輸入信號的方式是通過其中的神經元電晶體來實現的，神經元電晶體具有多個輸入電極的閘極結構，當多輸入閘極的輸入電壓之和達到一個預定值時，源極和汲極之間才會導通。神經元元件的加權方式相當於神經細胞突觸，可以是由一個電阻和一個場效應電晶體組成，而神經元 電晶體就相當於這個神經細胞的細胞體。神經元電晶體在閘上的求和過程可以利用電容耦合效應的電壓模式，除電容充放電電流外，沒有其它電流，因此基本上沒有功耗。
2010年以來，由於大數據產業的發展，數據量呈現爆炸性增長態勢，而傳統的計算架構又無法支撐深度學習的大規模並行計算需求，於是研究界對AI芯片進行了新一輪的技術研發與應用研究。AI芯片是人工智能時代的技術核心之一，決定了平臺的基礎架構和發展生態。
類腦芯片不採用經典的馮．諾依曼架構，而是基於神經形態架構設計，以IBM Truenorth為代表。IBM研究人員將存儲單元作為突觸、計算單元作為神經元、傳輸單元作為軸突搭建了神經芯片的原型。目前，Truenorth用三星28nm功耗製程技術，由54億個電晶體組成的芯片構成的片上網絡有4096個神經突觸核心，實時作業功耗僅為70mW。由於神經突觸要求權重可變且要有記憶功能，IBM採用與CMOS製程兼容的相變非揮發記憶體(PCM)的技術實驗性的實現了新型突觸，加快了商業化進程。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種三維無接面型神經元網路元件及其製作方法，以實現一種三維堆疊的高集成密度的神經元網路元件結構，且該結構的神經元電晶體採用無接面結構，可大大增強元件的可靠性，降低製程難度。
為實現上述目的及其他相關目的，本發明提供一種三維無接面型神經元網路元件的製作方法，所述製作方法包括步驟：1)提供一基板，在 所述基板的表面形成堆疊結構，所述堆疊結構包括交替層疊的犧牲層及隔離層；2)蝕刻所述堆疊結構以形成貫穿至所述基板的通道孔；3)於所述通道孔表面形成權重閘極層，並蝕刻去除所述通道孔底部的權重閘極層，以隔離所述權重閘極層與所述基板；4)於所述通道孔底部及所述權重閘極層表面形成穿隧介電層，並蝕刻去除所述通道孔底部的穿隧介電層，以顯露所述基板；5)於所述通道孔中填充通道層，所述通道層與所述基板接觸；6)於所述堆疊結構中形成蝕刻槽，並基於所述蝕刻槽選擇性去除所述犧牲層，以形成空腔；7)於所述空腔表面形成閘介電層；8)於所述空腔及所述蝕刻槽中填充閘極層；9)去除所述蝕刻槽中的閘極層。
可選地，所述犧牲層的材料包括硼矽玻璃或氮化矽，所述隔離層的材料包括二氧化矽。
可選地，所述通道孔的形狀包括圓柱體或橢圓柱體。
可選地，步驟3)採用化學氣相沉積製程或原子層沉積製程於所述通道孔表面形成權重閘極層，所述權重閘極層的材料包括多晶矽。
可選地，步驟3)去除所述通道孔底部的權重閘極層後，所述權重閘極層的底端與所述基板具有間隙，步驟4)的所述穿隧介電層填充於所述間隙。
可選地，所述通道層的材料包括n型摻雜的多晶矽。
可選地，步驟7)所述閘介電層的材料包括二氧化矽或高k介電層。
可選地，步驟8)所述閘極層的材料包括氮化鉭、氮化鈦及鎢中的一種或多種。
可選地，還包括步驟：於所述蝕刻槽及所述堆疊結構上形成絕緣層；於所述絕緣層中形成通孔，所述通孔顯露所述通道層；於所述通孔填充導電材料；製作位元線，所述位元線連接所述導電材料。
本發明還提供一種三維無接面型神經元網路元件，所述神經元網路元件包括：基板，所述基板的表面形成有堆疊結構，所述堆疊結構包括交替層疊的閘極層及隔離層，所述堆疊結構具有貫穿至所述基板的通道孔；權重閘極層，形成於所述通道孔表面，所述權重閘極層與通道孔底部具有間隙；閘介電層，位於所述權重閘極層與所述閘極層之間；穿隧介電層，位於所述權重閘極層表面；通道層，填充於所述通道孔中，所述通道層與所述基板接觸。
可選地，所述隔離層的材料包括二氧化矽。
可選地，所述通道孔的形狀包括圓柱體或橢圓柱體。
可選地，所述權重閘極層的材料包括多晶矽。
可選地，所述穿隧介電層還填充於所述權重閘極層與通道孔底部之間的間隙。
可選地，所述通道層的材料包括n型摻雜的多晶矽。
可選地，所述閘介電層的材料包括二氧化矽或高k介電層。
可選地，所述閘極層的材料包括氮化鉭、氮化鈦及鎢中的一種或多種。
可選地，所述三維無接面型神經元網路元件還包括：絕緣層，位於所述堆疊結構上，所述絕緣層中具有通孔，所述通孔顯露所述通道層；導電材料，填充於所述通孔；位元線，連接所述導電材料。
如上所述，本發明的三維無接面型神經元網路元件及其製作方法，具有以下有益效果：本發明實現了一種三維無接面型神經元網路元件及其製作方法，採用垂直堆疊的隔離層和閘極層設計，堆疊結構中具有通道孔陣列，通過在通道孔中形成垂直分佈且全包圍閘設計的神經元網路元件串，一方面可提高提高了神經元元件的集成度，另一方面可提高閘極對元件的控制能力。
本發明採用的神經元網路元件的採用無接面電晶體結構，一方面可以免除源區及汲區的注入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道界面，通道內的多數載子半導體通道內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。
101:基板
20:堆疊結構
201:隔離層
202:犧牲層
203:通道孔
204:空腔
301:權重閘極層
302:間隙
303:穿隧介電層
304:通道層
305:蝕刻槽
306:閘介電層
307:閘極層
本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
附圖中：圖1a~圖13顯示為本發明的三維無接面型神經元網路元件的製作方法各步驟所呈現的結構示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
如在詳述本發明實施例時，為便於說明，表示元件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。
為了方便描述，此處可能使用諸如“之下”、“下方”、“低於”、“下面”、“上方”、“上”等的空間關係詞語來描述附圖中所示的一個元件或特徵與其他元件或特徵的關係。將理解到，這些空間關係詞語意圖包含使用中或操作中的元件的、除了附圖中描繪的方向之外的其他方向。此外，當一層被稱為在兩層“之間”時，它可以是所述兩層之間僅有的層，或者也可以存在一個或多個介於其間的層。
在本申請的上下文中，所描述的第一特徵在第二特徵“之上”的結構可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括另外的特徵形成在第一和第二特徵之間的實施例，這樣第一和第二特徵可能不是直接接觸。
需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖示中僅顯示與本發明中有關的組件而非按照實際實施時 的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件佈局型態也可能更為複雜。
如圖1a~圖13所示，本實施例提供一種三維無接面型神經元網路元件的製作方法，所述製作方法包括步驟：如圖1a~圖1b所示，首先進行步驟1)，提供一基板101，在所述基板101的表面形成堆疊結構20，所述堆疊結構20包括交替層疊的犧牲層202及隔離層201。
所述基板101中具有外圍電路。所述基板101材料選自單晶矽、多晶矽或非晶矽；所述基板101也可以選自矽、鍺、砷化鎵或矽鍺化合物；所述基板101還可以選自具有磊晶層或磊晶層覆矽結構；所述基板101還可以是其他半導體材料，本發明對此不作任何限定。本實施例中所述基板101材料為矽。所述基板101中具有外圍電路，所述外圍電路可以包括多個外圍元件，如N型金氧半電晶體(NMOS)、P型金氧半電晶體(PMOS)、互補式金氧半電晶體(CMOS)、二極體、三極體、電容等，由以上外圍元件組成相應功能的電路結構，如靜態隨機存取記憶體(SRAM)、相鎖迴路元件(PLL)、中央處理器(CPU)、可編程邏輯陣列(FPGA)等，以實現對三維無接面型神經元網路元件的控制。
可以採用如化學氣相沉積製程(CVD)或原子層沉積製程(ALD)等在所述基板101的表面形成交替層疊的犧牲層202及隔離層201，所述犧牲層202的材料可以為硼矽玻璃或氮化矽，所述隔離層201的材料可以為二氧化矽。
如圖2a~圖2b所示，然後進行步驟2)，蝕刻所述堆疊結構20以形成貫穿至所述基板101的通道孔203。
例如，可以採用微影製程及乾式蝕刻製程蝕刻所述堆疊結構20以形成貫穿至所述基板101的通道孔203，所述通道孔203的底部顯露所述基板101，所述通道孔203的形狀可以為圓柱體或橢圓柱體。
如圖3a~圖4b所示，接著進行步驟3)，於所述通道孔203表面形成權重閘極層301，並蝕刻去除所述通道孔203底部的權重閘極層301，以隔離所述權重閘極層301與所述基板101。
例如，可以採用化學氣相沉積製程(CVD)或原子層沉積製程(ALD)於所述通道孔203表面形成權重閘極層301，所述權重閘極層301的材料可以多晶矽，如圖3a及圖3b所示。
作為示例，去除所述通道孔203底部的權重閘極層301後，所述權重閘極層301的底端與所述基板101具有間隙302，該間隙302的厚度例如可以為2奈米~5奈米，以隔離所述權重閘極層301與所述基板101的同時，保證所述權重閘極層301的長度，如圖4a及圖4b所示。
如圖5a~圖6b所示，接著進行步驟4)，於所述通道孔203底部及所述權重閘極層301表面形成穿隧介電層303，並蝕刻去除所述通道孔203底部的穿隧介電層303，以顯露所述基板101。
例如，可以採用如等離子增強化學氣相沉積製程(PECVD)、低壓化學氣相沉積製程(LPCVD)、原子層沉積製程(ALD)等於所述通道孔203底部及所述權重閘極層301表面形成穿隧介電層303，的所述穿隧介電層303還填充於所述間隙302，以進一步隔離所述權重閘極層301與所述基板101，如圖5a及圖5b所示。
然後，採用自動對準乾式蝕刻製程蝕刻去除所述通道孔203底部的穿隧介電層303，以顯露所述基板101，如圖6a及圖6b所示。
如圖7a~圖7b所示，接著進行步驟5)，於所述通道孔203中填充通道層304，所述通道層304與所述基板101接觸。
例如，可以採用化學氣相沉積製程(CVD)或原子層沉積製程(ALD)於所述通道孔203中填充通道層304，所述通道層304與所述基板101接觸，所述基板101中的外圍電路控制所述通道層304的開關。在本實施例中，所述通道層304的材料選用為n型摻雜的多晶矽，當然，所述通道層304也可以選用為其他的半導體材料，並不限於此處所舉示例。
如圖8a~圖9b所示，接著進行步驟6)，於所述堆疊結構20中形成蝕刻槽305，並基於所述蝕刻槽305選擇性去除所述犧牲層202，以形成空腔204。
例如，可以採用微影製程及乾式蝕刻製程於所述堆疊結構20中形成蝕刻槽305，所述蝕刻槽305的側壁顯露所述犧牲層202，如圖8a及圖8b所示；然後，採用濕法蝕刻製程自所述蝕刻槽305選擇性蝕刻所述犧牲層202，以將所述犧牲層202去除，形成空腔204，所述空腔204顯露所述權重閘極層301的側壁，如圖9a及圖9b所示。當然，也可以採用選擇性乾式蝕刻去除所述犧牲層202，並不限於上述所舉示例。
如圖10a~圖10b所示，接著進行步驟7)，於所述空腔204表面形成閘介電層306，所述閘介電層306覆蓋所述權重閘極層301的表面。
可以採用化學氣相沉積製程(CVD)或原子層沉積製程(ALD)於所述空腔204表面形成閘介電層306，所述閘介電層306的材料包括二氧化矽或高k介電層，例如，所述高k介電層可以為氧化鋁等。
如圖11a~圖11b所示，接著進行步驟8)，於所述空腔204及所述蝕刻槽305中填充閘極層307。
例如，所述閘極層307的材料包括氮化鉭、氮化鈦及鎢中的一種或多種。在本實施例中，所述閘極層307的材料選用為氮化鉭。
如圖12a~圖13所示，接著進行步驟9)，去除所述蝕刻槽305中的閘極層307，以使得堆疊的所述閘極層307之間相互絕緣，便於後續對不同層的閘極層307的控制。
最後，所述製作方法還包括步驟：於所述蝕刻槽及所述堆疊結構20上形成絕緣層；於所述絕緣層中形成通孔，所述通孔顯露所述通道層304；於所述通孔填充導電材料；製作位元線，所述位元線連接所述導電材料。
如圖12a~圖13所示，本實施例還提供一種三維無接面型神經元網路元件，所述神經元網路元件包括基板101、堆疊結構20、權重閘極層301、閘介電層306、穿隧介電層303及通道層304。
所述基板101中具有外圍電路。所述基板101材料選自單晶矽、多晶矽或非晶矽；所述基板101也可以選自矽、鍺、砷化鎵或矽鍺化合物；所述基板101還可以選自具有磊晶層或磊晶層覆矽結構；所述基板101還可以是其他半導體材料，本發明對此不作任何限定。本實施例中所述基板101材料為矽。所述基板101中具有外圍電路，所述外圍電路可以包括多個外圍元件，如NMOS、PMOS、CMOS、二極體、三極體、電容等，由以上外圍元件組成相應功能的電 路結構，如SRAM、PLL、CPU、FPGA等，以實現對三維無接面型神經元網路元件的控制。
所述基板101的表面形成有堆疊結構20，所述堆疊結構20包括交替層疊的閘極層307及隔離層201，所述閘極層307的材料可以為氮化鉭、氮化鈦及鎢中的一種或多種，所述隔離層201的材料可以為二氧化矽。
所述堆疊結構20具有貫穿至所述基板101的通道孔203，所述通道孔203的形狀可以為圓柱體或橢圓柱體。
所述權重閘極層301形成於所述通道孔203表面，所述權重閘極層301與通道孔203底部具有間隙302。所述權重閘極層301的材料包括多晶矽。
所述閘介電層306位於所述權重閘極層301與所述閘極層307之間；所述閘介電層306的材料可以為二氧化矽或高k介電層。
所述穿隧介電層303位於所述權重閘極層301表面；所述穿隧介電層303還填充於所述權重閘極層301與通道孔203底部之間的間隙302。
所述通道層304填充於所述通道孔203中，所述通道層304與所述基板101接觸。所述通道層304的材料包括n型摻雜的多晶矽。
另外，所述三維無接面型神經元網路元件還包括：絕緣層，位於所述堆疊結構20上，所述絕緣層中具有通孔，所述通孔顯露所述通道層304；導電材料，填充於所述通孔；位元線，連接所述導電材料。
本實施例的三維無接面型神經元網路元件的一個神經元網路單元的俯視圖如圖13所示，所述神經元網絡單元呈全包圍設置，所述通道層304位於中心，所述穿隧介電層303包圍所述通道層304，所述權重閘極層301包圍所述穿隧介電層303，所述閘介電層306包圍所述穿隧介電層303，所述閘極層307包圍 所述閘介電層306，本實施例的神經元網絡單元採用三維堆疊且全包圍閘設計，一方面可提高提高了神經元元件的集成度，另一方面可提高閘極對元件的控制能力。並且，本實施例採用的神經元網路元件的採用無接面電晶體結構，一方面可以免除源區及汲區的注入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道界面，通道內的多數載子半導體通道內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。
如上所述，本發明的三維無接面型神經元網路元件及其製作方法，具有以下有益效果：本發明實現了一種三維無接面型神經元網路元件及其製作方法，採用垂直堆疊的隔離層201和閘極層307設計，堆疊結構20中具有通道孔203陣列，通過在通道孔203中形成垂直分佈且全包圍閘設計的神經元網路元件串，一方面可提高提高了神經元元件的集成度，另一方面可提高閘極對元件的控制能力。
本發明採用的神經元網路元件的採用無接面電晶體結構，一方面可以免除源區及汲區的注入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道界面，通道內的多數載子半導體通道內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。
所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
本發明已經利用上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的申請專利範圍及其等效範圍所界定。
101:基板
201:隔離層
204:空腔
301:權重閘極層
303:穿隧介電層
304:通道層
305:蝕刻槽
306:閘介電層
307:閘極層

Claims (18)

  1. 一種三維無接面型神經元網路元件的製作方法，所述製作方法包括步驟：1)提供一基板，在所述基板的表面形成堆疊結構，所述堆疊結構包括交替層疊的犧牲層及隔離層；2)蝕刻所述堆疊結構以形成貫穿至所述基板的通道孔；3)於所述通道孔表面形成權重閘極層，並蝕刻去除所述通道孔底部的權重閘極層，以隔離所述權重閘極層與所述基板；4)於所述通道孔底部及所述權重閘極層表面形成穿隧介電層，並蝕刻去除所述通道孔底部的穿隧介電層，以顯露所述基板；5)於所述通道孔中填充通道層，所述通道層與所述基板接觸；6)於所述堆疊結構中形成蝕刻槽，並基於所述蝕刻槽選擇性去除所述犧牲層，以形成空腔；7)於所述空腔表面形成閘介電層；8)於所述空腔及所述蝕刻槽中填充閘極層；9)去除所述蝕刻槽中的閘極層。
  2. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述犧牲層的材料包括硼矽玻璃或氮化矽，所述隔離層的材料包括二氧化矽。
  3. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述通道孔的形狀包括圓柱體或橢圓柱體。
  4. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述步驟3)採用化學氣相沉積製程或原子層沉積製程於所述通道孔表面形成權重閘極層，所述權重閘極層的材料包括多晶矽。
  5. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述步驟3)去除所述通道孔底部的權重閘極層後，所述權重閘極層的底端與所述基板具有間隙，步驟4)的所述穿隧介電層填充於所述間隙。
  6. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述通道層的材料包括n型摻雜的多晶矽。
  7. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述步驟7)所述閘介電層的材料包括二氧化矽或高k介電層。
  8. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，其中所述步驟8)所述閘極層的材料包括氮化鉭、氮化鈦及鎢中的一種或多種。
  9. 根據請求項1所述的三維無接面型神經元網路元件的製作方法，還包括步驟：於所述蝕刻槽及所述堆疊結構上形成絕緣層；於所述絕緣層中形成通孔，所述通孔顯露所述通道層；於所述通孔填充導電材料；製作位元線，所述位元線連接所述導電材料。
  10. 一種三維無接面型神經元網路元件，其中所述神經元網路元件包括： 基板，所述基板的表面形成有堆疊結構，所述堆疊結構包括交替層疊的閘極層及隔離層，所述堆疊結構具有貫穿至所述基板的通道孔；權重閘極層，形成於所述通道孔表面，所述權重閘極層與通道孔底部具有間隙；閘介電層，位於所述權重閘極層與所述閘極層之間；穿隧介電層，位於所述權重閘極層表面；通道層，填充於所述通道孔中，所述通道層與所述基板接觸。
  11. 根據請求項10所述的三維無接面型神經元網路元件，其中所述隔離層的材料包括二氧化矽。
  12. 根據請求項10所述的三維無接面型神經元網路元件，其中所述通道孔的形狀包括圓柱體或橢圓柱體。
  13. 根據請求項10所述的三維無接面型神經元網路元件，其中所述權重閘極層的材料包括多晶矽。
  14. 根據請求項10所述的三維無接面型神經元網路元件，其中所述穿隧介電層還填充於所述權重閘極層與通道孔底部之間的間隙。
  15. 根據請求項10所述的三維無接面型神經元網路元件，其中所述通道層的材料包括n型摻雜的多晶矽。
  16. 根據請求項10所述的三維無接面型神經元網路元件，其中所述閘介電層的材料包括二氧化矽或高k介電層。
  17. 根據請求項10所述的三維無接面型神經元網路元件，其中所述閘極層的材料包括氮化鉭、氮化鈦及鎢中的一種或多種。
  18. 根據請求項10所述的三維無接面型神經元網路元件，其還包括： 絕緣層，位於所述堆疊結構上，所述絕緣層中具有通孔，所述通孔顯露所述通道層；導電材料，填充於所述通孔；位元線，連接所述導電材料。
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