KR20160017840A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 채널 영역을 포함하는 기판, 기판 상에 순차적으로 배치된 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층, 및 게이트 유전층 상에 배치되는 게이트 전극을 포함하고, 터널링층은 채널 영역에 수직한 방향에서 질소의 농도가 변화되며, 터널링층의 중심으로부터 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 갖는다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 채널 영역을 포함하는 기판; 상기 기판 상에 순차적으로 배치된 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층; 및 상기 게이트 유전층 상에 배치되는 게이트 전극을 포함하고, 상기 터널링층은 상기 채널 영역에 수직한 방향에서 질소의 농도가 변화되며, 상기 터널링층의 중심으로부터 상기 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 가질 수 있다.
일 예로, 상기 터널링층은, 상기 전하 저장층으로부터 순차적으로 배치되는 제1 층, 제2 층 및 제3 층을 포함하며, 상기 제2 층은 상기 제1 및 제3 층보다 높은 질소 농도를 가지고, 상기 제3 층은 상기 터널링층의 중심을 포함하는 영역에 배치될 수 있다.
일 예로, 질소의 농도는 상기 제1 층으로부터 상기 제2 층을 따라 증가하다가 상기 제3 층 내에서 감소할 수 있다.
일 예로, 상기 제2 층의 질소 농도는 약 22 at.% 내지 28 at.%의 범위일 수 있다.
일 예로, 상기 터널링층은, 상기 제3 층에 접하는 제4 층 및 상기 제4 층에 접하며 상기 제4 층과 다른 질소 농도를 가지는 제5 층을 더 포함할 수 있다.
일 예로, 상기 제4 층 및 상기 제5 층은 상기 제3 층보다 낮은 질소 농도를 가질 수 있다.
일 예로, 상기 제5 층은 상기 제4 층보다 낮은 질소 농도를 가질 수 있다.
일 예로, 상기 제3 층의 두께가 가장 클 수 있다.
일 예로, 상기 터널링층은 실리콘 산질화물로 이루어질 수 있다.
일 예로, 상기 최대 질소 농도는 약 25 at.% 내지 30 at.%의 범위일 수 있다.
일 예로, 상기 최대 질소 농도를 갖는 위치는 상기 전하 저장층과 접하는 일 단으로부터 상기 터널링층의 두께의 25 % 내지 40 %에 해당하는 위치일 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들; 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들; 및 상기 채널 영역 상에 순차적으로 배치된 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층을 포함하고, 상기 터널링층은 상기 게이트 유전층의 적층 방향에서 질소의 농도가 변화되며, 상기 터널링층의 중심으로부터 상기 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 가질 수 있다.
일 예로, 상기 터널링층 내에서의 질소의 농도는, 상기 전하 저장층으로부터 상기 채널 영역을 따라 증가하다가 감소할 수 있다.
일 예로, 상기 터널링층은, 상기 전하 저장층으로부터 순차적으로 배치되는 제1 층, 제2 층 및 제3 층을 포함하며, 상기 제2 층은 상기 제1 및 제3 층보다 높은 질소 농도를 가지고, 상기 제3 층은 상기 터널링층의 중심을 포함하는 영역에 배치될 수 있다.
일 예로, 상기 제1 층은 실리콘 산화물로 이루어지며, 상기 전하 저장층 및 상기 제2 층으로부터 확산된 질소를 일부 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조방법은, 블록킹층, 전하 저장층 및 터널링층을 포함하는 게이트 유전층을 형성하는 단계; 및 상기 게이트 유전층 상에 게이트 전극을 형성하는 단계를 포함하고, 상기 터널링층은, 상기 게이트 유전층의 적층 방향에서 질소의 농도가 변화되며, 상기 터널링층의 중심으로부터 상기 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 가질 수 있다.
일 예로, 상기 터널링층을 형성하는 단계는, 상기 전하 저장층과 접하는 실리콘 산화물의 제1 층을 형성하는 단계; 상기 제1 층과 접하는 실리콘 산질화물의 제2 층을 형성하는 단계; 및 상기 제2 층과 접하며, 상기 제2 층보다 낮은 질소 농도를 갖는 실리콘 산질화물의 제3 층을 형성하는 단계를 포함할 수 있다.
일 예로, 상기 터널링층을 형성하는 단계는, 상기 제3 층과 접하며, 상기 제3 층보다 낮은 질소 농도를 갖는 실리콘 산질화물의 제4 층을 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 터널링층의 형성 후, 상기 터널링층을 열처리하는 단계를 더 포함하고, 상기 열처리에 의해 상기 터널링층의 일 단을 포함하는 적어도 하나의 영역에서 질소 농도가 낮아질 수 있다.
터널링층 내의 질소의 농도가 전하 저장층에 가까운 위치에서 최대 농도를 갖도록 터널링층을 형성함으로써, 소거 특성이 향상되고 전하 손실이 감소하여 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 5a 및 5b는 예시적인 실시예들에 따른 터널링층을 설명하기 위한 단면도들로서 도 3의 확대도에서 'B' 영역에 대응되는 영역이 도시된다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 터널링층의 질소 농도 분포를 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따른 메모리 셀에서의 소거(erase) 동작을 설명하기 위한 밴드 다이어그램이다.
도 8 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 15a 및 15b는 예시적인 실시예들에 따른 터널링층을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 터널링층의 제조방법을 설명하기 위한 흐름도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다. 또한, "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 예시적인 실시예들에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에 있어서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 예시적인 실시예들에 있어서, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(140) 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(GD), 소스 영역(105) 상에 배치되는 공통 소스 라인(107) 및 채널 영역(140) 상부의 드레인 패드(190)를 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(140)은 내부의 제1 절연층(182)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라 제1 절연층(182)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(140)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(140)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역(140)의 배치는 실시예들에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 제2 절연층(184)을 사이에 두고 인접하는 채널 영역들(140)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다. 또한, 채널 영역(140) 중 일부는 더미 채널일 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
채널 영역(140)은 하면에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널 영역(140) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에 있어서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예들에 따라, 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 연결된 형태일 수도 있다. 이 경우, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 연결되도록 비트 라인(BL1~BLm)을 포함하는 배선 구조가 변경될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예들에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(GD)이 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 도 3의 확대도 내에 도시된 것과 같이, 게이트 유전층(GD)은 채널 영역(140)로부터 순차적으로 적층된 터널링층(150), 전하 저장층(160), 및 블록킹층(170)을 포함할 수 있다. 본 실시예에서, 게이트 유전층(GD)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다.
터널링층(150)은 F-N 터널링 방식으로 전하를 전하 저장층(160)으로 터널링시킬 수 있다. 터널링층(150)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 특히, 본 발명의 터널링층(150)은 채널 영역(140)에 수직한 방향에서 내부의 질소(N)의 농도가 변화할 수 있으며, 터널링층(150)의 중심으로부터 전하 저장층(160)의 방향으로 시프트된 위치에서 최대 질소 농도를 가질 수 있다. 이러한 터널링층(150)의 구성에 의해, 상대적으로 낮은 전압에서도 소거 특성을 확보할 수 있으며, 전하 손실 특성도 향상시킬 수 있다. 이에 대해서는 하기에 도 5a 내지 도 7을 참조하여 더욱 상세히 설명한다.
전하 저장층(160)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(160)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에 있어서, 전하 저장층(160)이 전하 트랩층인 경우, 전하 저장층(160)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(170)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 드레인 패드(190)가 제1 절연층(182)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 드레인 패드(190)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 드레인 패드(190)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 드레인 패드(190)는 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있으며, 드레인 패드(190)와 비트 라인(BL1~BLm)의 사이에는 도전성의 콘택 플러그가 더 배치될 수도 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역(105)이 배치될 수 있다. 소스 영역들(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 거리로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(105)은 x 방향으로 채널 영역(140) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(105) 상에는 공통 소스 라인(107)이 소스 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 공통 소스 라인(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 공통 소스 라인(107)은 제2 절연층(184)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
소스 영역(105)이 기판(101)과 반대의 도전형을 갖는 경우, 소스 영역(105)은 인접한 접지 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있다. 소스 영역(105)이 기판(101)과 동일한 도전형을 갖는 경우, 소스 영역(105)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 공통 소스 라인(107)은 일종의 콘택 플러그로 작용할 수 있고, 상기 포켓 P 웰 콘택을 통해 고전압이 기판(101)에 인가됨으로써, 기판(101)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 4a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(GDa) 및 채널 영역(140)이 도시된다. 게이트 유전층(GDa)은 채널 영역(140)로부터 순차적으로 터널링층(150), 전하 저장층(160) 및 블록킹층(170a)이 적층된 구조를 가질 수 있다. 게이트 유전층(GDa)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(GDa)은 도 3의 실시예에서와 달리, 터널링층(150) 및 전하 저장층(160)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(170a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
터널링층(150)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(160)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(160)이 플로팅 게이트 도전막인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 형성할 수 있다. 전하 저장층(160)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 알루미늄 갈륨 질화물(AlGaxNy) 또는 이들의 조합을 포함할 수 있다.
블록킹층(170)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다.
도 4b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(GDb) 및 채널 영역(140)이 도시된다. 게이트 유전층(GDb)은 채널 영역(140)로부터 순차적으로 터널링층(150), 전하 저장층(160) 및 블록킹층(170b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(GDb)은 도 3 및 도 4a의 실시예에서와 달리, 블록킹층(170b)이 두 개의 층(170b1, 170b2)을 포함하며, 제1 블록킹층(170b1)은 채널 영역(140)과 같이 수직으로 연장되고, 제2 블록킹층(170b2)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(170b1)은 상대적으로 저유전율층이고, 제2 블록킹층(170b2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(170b1)이 제2 블록킹층(170b2)의 측면에 배치됨으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 4c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(GDc) 및 채널 영역(140)이 도시된다. 게이트 유전층(GDc)은 채널 영역(140)로부터 순차적으로 터널링층(150a), 전하 저장층(160a) 및 블록킹층(170c)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(GDc)은 도 3, 도 4a 및 도 4b의 실시예에서와 달리, 터널링층(150a), 전하 저장층(160a), 및 블록킹층(170c)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 5a 및 5b는 예시적인 실시예들에 따른 터널링층을 설명하기 위한 단면도들로서 도 3의 확대도에서 'B' 영역에 대응되는 영역이 도시된다.
도 5a를 참조하면, 터널링층(150)은 전하 저장층(160)으로부터 순차적으로 배치된 제1 내지 제5 층(151, 152, 153, 154, 155)을 포함할 수 있다. 터널링층(150)은 예를 들어, 실리콘 산질화물(SiON)로 이루어질 수 있으며, 각각의 제1 내지 제5 층(151, 152, 153, 154, 155)은 서로 다른 질소 농도를 가질 수 있다.
이하에서, 터널링층(150)내에서의 복수의 층들로의 구분, 예를 들어, 제1 내지 제5 층(151, 152, 153, 154, 155)으로의 구분은 제조 공정을 고려한 임의적인 것이다. 따라서, 각각의 제1 내지 제5 층(151, 152, 153, 154, 155) 내에서도 영역에 따라 서로 다른 질소 농도를 가질 수 있다. 이에 대해서는 하기에 도 6a 내지 도 6c를 참조하여 더욱 상세히 설명한다.
제2 층(152)은 가장 높은 질소 농도를 갖는 층일 수 있으며, 터널링층(150)의 중심을 포함하는 영역에 배치되는 제3 층(153)은 제2 층(152) 다음으로 높은 질소 농도를 가질 수 있다.
제1 층(151)은 실리콘 산화물(SiO2)로 형성될 수 있다. 다만, 접하고 있는 전하 저장층(160)이 실리콘 질화물(SiN)을 포함하는 경우, 제조 공정 중에 가해지는 열 등에 의해 전하 저장층(160) 또는 제2 층(152)으로부터 질소가 확산되어 낮은 농도의 질소를 포함하게 될 수 있다.
제4 층(154)은 제2 및 제3 층(152, 153)보다 낮은 농도의 질소를 포함하고, 제1 층(151)보다 높은 농도의 질소를 포함할 수 있다. 제5 층(155)은 채널 영역(140)과 접하는 층으로, 제4 층(154)과 같이 형성되지만 열처리 등에 의해 질소가 일부 외부 확산(diffusing out)되어 낮은 질소 농도를 갖게 될 수 있다.
제1 내지 제5 층(151, 152, 153, 154, 155)은 각각 제1 내지 제5 두께(T1, T2, T3, T4, T5)를 가질 수 있다. 제1, 제2 및 제4 두께(T1, T2, T4)는 동일하거나 유사할 수 있으며, 예를 들어 5 Å 내지 15 Å의 범위일 수 있다. 제3 두께(T3)는 제1 및 제2 두께(T1, T2)보다 클 수 있으며, 예를 들어 20 Å 내지 32 Å의 범위일 수 있다. 제5 두께(T5)는 터널링층(150)에서 가장 작을 수 있으며, 예를 들어 2 Å 내지 10 Å의 범위일 수 있다. 터널링층(150)의 총 두께(TA)의 절반이 되는, 두께 방향에서의 중심을 포함하는 영역에는, 도시된 것과 같이, 제3 층(153)이 배치될 수 있으며, 가장 높은 질소 농도를 갖는 제2 층(152)은 중심으로부터 전하 저장층(160)에 가깝게 배치될 수 있다.
도 5b를 참조하면, 터널링층(150a)은 전하 저장층(160)으로부터 순차적으로 배치된 제1 내지 제4 층(151, 152, 153, 156)을 포함할 수 있다. 터널링층(150a)은 예를 들어, 실리콘 산질화물(SiON)로 이루어질 수 있으며, 각각의 제1 내지 제4 층(151, 152, 153, 156)은 서로 다른 질소 농도를 가질 수 있다.
본 실시예의 경우, 터널링층(150a)은 도 5a의 실시예에서와 달리, 총 4개의 층으로 이루어질 수 있으며, 이는 다른 제조 방법에 의해 구분된 것일 수 있다. 본 실시예의 제4 층(156)은 제2 및 제3 층(152, 153)보다 낮은 농도의 질소를 포함할 수 있다. 또한, 제4 층(156)의 질소의 농도는 제1 층(151)보다 낮거나 높을 수 있다. 제4 층(156)의 제6 두께(T6)는 도 5a의 실시예의 제4 및 제5 두께(T4, T5)의 합과 동일하거나 유사할 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 터널링층의 질소 농도 분포를 설명하기 위한 단면도들이다.
도 6a를 참조하면, 터널링층(150) 내에서의 질소 농도의 분포는 제1 층(151)에서 제2 층(152)을 따라 증가하다가 제3 내지 제5 층(153, 154, 155)에서 감소하는 경향을 가질 수 있다. 도 6a 내지 도 6c에서, 터널링층 내의 층들의 구성은 예시적으로, 도 5a를 참조하여 상술한 실시예에서와 동일하게 구성되었으나 이에 한정되지 않는다.
최대 농도(Cmax)를 갖는 위치는 전하 저장층(160)(도 5a 참조)과 접하는 제1 층(151)의 일 단으로부터 터널링층(150)의 두께의 25 % 내지 40 %의 길이에 해당하는 위치일 수 있다. 본 실시예에서, 최대 농도(Cmax)를 갖는 위치는 제2 층(152) 내에 위치할 수 있다. 예시적인 실시예들에 있어서, 최대 농도(Cmax)를 갖는 위치는 제2 층(152)과 제3 층(153)의 경계 또는 그 부근일 수도 있다. 최대 농도(Cmax)를 갖는 위치가 상대적으로 터널링층(150)의 중심에 가까울 경우, 소거 전압의 감소가 상대적으로 어려울 수 있다. 또한, 최대 농도(Cmax)를 갖는 위치가 상대적으로 전하 저장층(160)에 가까울 경우, 전자의 손실에 의하여 전하 손실(charge loss) 특성이 상대적으로 저하될 수 있다.
제2 층(152)은 가장 높은 질소 농도를 가지는 층일 수 있으며, 제2 층(152)의 질소 농도, 즉 제2 층(152) 전체의 평균 질소 농도는 약 22 at.%(atomic percentage) 이상, 예를 들어, 22 at.% 내지 28 at.%의 범위일 수 있다. 따라서, 최대 농도(Cmax)는 이보다 높을 수 있으며, 예를 들어, 약 25 at.% 내지 30 at.%의 범위일 수 있다. 제2 층(152)의 질소 농도 및 최대 농도(Cmax)가 상대적으로 낮은 경우, 홀(hole)에 의한 소거 효율이 상대적으로 향상되지 못할 수 있다. 또한, 제2 층(152)의 질소 농도 및 최대 농도(Cmax)가 상대적으로 높은 경우, 전하 손실 특성이 상대적으로 저하될 수 있다. 이에 대해서는 하기에 도 7을 참조하여 더욱 상세히 설명한다.
도 6b를 참조하면, 터널링층(150) 내에서의 질소 농도의 분포는 제1 층(151)에서 제2 층(152)을 따라 증가하다가 제3 내지 제5 층(153, 154, 155)에서 감소하는 경향을 가질 수 있다.
최대 농도(Cmax)를 갖는 위치는 전하 저장층(160)(도 5a 참조)과 접하는 제1 층(151)의 일 단으로부터 터널링층(150)의 두께의 25 % 내지 40 %의 길이만큼 이격된 위치일 수 있다. 본 실시예에서는, 최대 농도(Cmax)를 갖는 위치가 제3 층(153) 내에 위치할 수 있다. 다만, 이 경우에도 최대 농도(Cmax)를 갖는 위치는 전하 저장층(160)을 향하여 중심으로부터 이격된 위치일 수 있다.
또한, 도 6a의 실시예에서와 달리, 전하 저장층(160)(도 5a 참조)과 접하는 제1 층(151)의 일 단을 따라 질소 농도가 증가할 수 있다. 이는 전하 저장층(160)이 실리콘 질화물(SiN)을 포함하는 경우, 제조 공정 중에 가해지는 열 등에 의해 전하 저장층(160)으로부터 질소가 확산되기 때문일 수 있다.
도 6c를 참조하면, 터널링층(150) 내에서의 질소 농도의 분포는 제1 층(151)에서 제2 층(152)을 따라 증가하다가 제3 내지 제5 층(153, 154, 155)에서 감소하는 경향을 가질 수 있다.
최대 농도(Cmax)를 갖는 위치는 전하 저장층(160)(도 5a 참조)과 접하는 제1 층(151)의 일 단으로부터 터널링층(150)의 두께의 25 % 내지 40 %의 길이만큼 이격된 위치일 수 있다. 본 실시예에서는, 최대 농도(Cmax)를 갖는 위치가 제2 층(152) 내에 위치할 수 있다.
또한, 도 6a 및 도 6b의 실시예에서와 달리, 질소의 농도가 터널링층(150) 전체에서 점진적으로 변화하는 것이 아니라, 제1 내지 제5 층들(151, 152, 153, 154, 155)의 경계 부근에서 급격히 변화될 수 있다. 따라서, 질소 농도의 분포가 계단 형상과 유사하게 변화하는 형태를 나타낼 수 있다.
도 7은 예시적인 실시예들에 따른 메모리 셀에서의 소거(erase) 동작을 설명하기 위한 밴드 다이어그램이다.
도 7을 참조하면, 좌측부터 채널 영역(140), 터널링층(150), 전하 저장층(160), 블록킹층(170) 및 게이트 전극(130)이 도시된다. 본 실시예에서는, 블록킹층(170)으로 고유전율 물질을 사용하고, 전하 저장층(160)은 실리콘 질화물과 같은 전하 트랩층인 특정 경우를 예시적으로 나타낸다. 다만, 각 영역의 두께 및 영역들 사이의 밴드 오프셋(offset)은 예시적인 것으로 실시예 및 물질에 따라 달라질 수 있다.
터널링층(150)은, 예를 들어, 실리콘 산화물(SiO2)로 이루어진 비교예 1의 경우를 점선으로 도시하였으며, 실리콘 산질화물(SiON)로 이루어진 비교예 2를 실선으로 도시하였다. 비교예 2의 채널 영역(140)과의 가전자대(valence band) 오프셋(ΔEv2)은 비교예 1의 채널 영역(140)과의 가전자대 오프셋(ΔEv1)보다 상대적으로 작다.
전하 저장층(160)이 전하 트랩층인 경우, 소거 동작을 위해 채널 영역(140)에 고전압이 인가될 때, 게이트 전극(130)으로부터 들어오는 전자의 백 터널링(back tunneling)을 최소화하기 위하여 소거 전압을 감소시킬 필요가 있다. 이에 따라, 소거 동작 시 채널 영역(140)으로부터 전하 저장층(160)으로의 홀(hole)의 주입이 중요해진다. 홀의 주입 효율은 홀에 의한 소거 효율과 관련되며, 채널 영역(140)과 터널링층(150) 사이의 가전자대 오프셋에 의해 영향을 받게 된다. 따라서, 가전자대 오프셋이 클수록 홀의 주입 효율이 낮아지게 된다. 따라서, 비교예 2의 가전자대 오프셋(ΔEv2)은 비교예 1의 가전자대 오프셋(ΔEv1)에 비하여 상대적으로 작아, 반도체 장치의 소거 특성이 개선될 수 있다.
다만, 비교예 2에서, 터널링층(150)에 실리콘 산질화물(SiON)을 단순히 적용하는 경우, 질소 농도가 비교예 1에 비하여 증가하게 되므로, 트랩 사이트의 밀도가 증가하게 되어 반도체 장치의 프로그램 전하 손실(charge loss) 특성이 저하될 수 있다. 또한, 비교예 2의 경우, 전도대(conduction band) 오프셋도 비교예 1의 ΔEc1에서 ΔEc2로 감소하므로, 전자의 손실이 발생할 수 있다.
따라서, 본 발명의 실시예에서는, 비교예 2와 같이 터널링층(150)에 실리콘 산질화물(SiON)을 적용면서도, 이에 더하여 내부의 질소 농도의 분포를 조절할 수 있다. 본 발명의 실시예에서는, 전하 저장층(160)에 가까운 영역에서 질소 농도가 높도록 터널링층(150)을 형성하고, 전자 저장층(160)에 인접한 터널링층(150)의 영역에는 실리콘 산화물(SiO2)에 가까운, 낮은 질소 농도를 가지는 층이 배치되도록 할 수 있다. 이에 따라, 반도체 장치의 소거 특성을 개선하면서, 동시에 채널 영역(140)에 가까운 영역에서의 트랩 사이트를 감소시켜 전하 손실 특성을 확보할 수 있다. 또한, 전자 저장층(160)과의 전도대 오프셋은 상대적으로 증가시켜 전자의 손실을 감소시킬 수 있다.
도 8 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)이 교대로 적층되고, 희생층들(110) 및 층간 절연층들(120)을 관통하는 홀(hole) 형태의 제1 개구부들(OP1)을 형성할 수 있다.
먼저, 층간 절연층들(120)과 층간 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 층간 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및/또는 실리콘 질화물을 포함하고, 층간 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에 있어서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(140) 및 층간 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(140) 및 층간 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(131)(도 3 참조)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 공통 소스 라인(107)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
다음으로, 제1 개구부들(OP1)이 수직 방향으로 기판(101)까지 연장되도록 형성될 수 있다. 제1 개구부들(OP1)에 의해 기판(101)의 일부가 리세스될 수 있다. 제1 개구부들(OP1)은 층간 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다.
예시적인 실시예들에 있어서, 기판(101)의 리세스된 영역 상에 에피택시얼층을 더 형성할 수 있다. 상기 에피택시얼층은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
도 9를 참조하면, 제1 개구부들(OP1) 내에 블록킹층(170) 및 전하 저장층(160)을 형성할 수 있다.
블록킹층(170) 및 전하 저장층(160)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다.
예시적인 실시예들에 있어서, 블록킹층(170) 및 전하 저장층(160) 중 일부만 본 단계에서 형성될 수 있다. 예를 들어, 도 4a 내지 도 4c를 참조하여 상술한 실시예들과 같은 구조에서, 채널 영역(140)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 개구부들(OP1) 내에 터널링층(150)을 형성할 수 있다.
도 5a 및 도 6a와 함께 도 10b를 참조하면, 터널링층(150)은 전하 저장층(160) 상에 제1 층(151)을 형성하는 단계(S110), 제1 층(151) 상에 제2 층(152)을 형성하는 단계(S120), 제2 층(152) 상에 제3 층(153)을 형성하는 단계(S130), 제3 층(153) 상에 제4 층(154)을 형성하는 단계(S140) 및 열처리를 통해 제5 층(155)을 형성하는 단계를 포함할 수 있다. 터널링층(150)을 형성함으로써, 게이트 유전층(GD)이 형성될 수 있다.
제1 내지 제4 층(151, 152, 153, 154)은 서로 다른 공정 조건에서 형성함으로써, 서로 다른 질소 농도를 포함하는 실리콘 산질화물(SiON)으로 형성될 수 있다.
제1 층(151)은 실리콘 산화물(SiO2) 층으로 형성될 수 있다. 제2 층(152)은 질소 농도가 약 22 at.% 이상의 범위가 되도록 형성될 수 있다. 제3 층(153)은 질소 농도가 제2 층(152)보다 낮으며, 약 17 at.% 내지 28 at.%의 범위가 되도록 형성될 수 있다. 제4 층(154)은 질소 농도가 제3 층(153)보다 낮으며, 약 23 at.%보다 작도록 형성될 수 있다.
제4 층(154)까지 형성한 후, 열처리를 수행할 수 있으며, 이에 의해 제4 층(154) 내에, 질소 농도가 더 낮은 제5 층(155)이 형성될 수 있다. 상기 열처리 공정은, 산소(O2), 질소(N2) 또는 산소(O2)와 염소(HCl)의 혼합 분위기 하에서 수행될 수 있다. 상기 열처리 공정에 의해 터널링층(150)을 포함하여 형성된 층들의 밀도가 높아지고(densified), 결함이 큐어링(curing)될 수 있다.
도 10c를 참조하면, 터널링층(150)이 ALD에 의해 형성되는 경우의 가스 주입 플로우 다이어그램을 도시한다.
터널링층(150)을 형성하기 위하여, 각 물질의 소스가 순차적으로 원자층 증착 장치의 챔버 내로 공급될 수 있다. 예를 들어, 도시된 것과 같이, 실리콘 소스, 산소 소스 및 질소 소스가 순차적으로 공급될 수 있다. 각각의 소스는 예를 들어, 헥사클로로디실란(hexachlorodisilane), 아산화질소(N2O), 암모니아(NH3)를 포함할 수 있다.
각 소스의 공급 후에는 퍼지 가스가 주입되며, 퍼지 가스로는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 가스 등을 사용할 수 있다. 이러한 증착 사이클이 제1 내지 제4 층(151, 152, 153, 154) 각각을 형성하는 동안 복수 회 반복되어 목적하는 두께의 층이 형성될 수 있다.
특히, 제1 내지 제4 층(151, 152, 153, 154)은 서로 다른 질소 농도를 갖도록, 각 층의 형성 시에, 산소 소스 및 질소 소스의 공급량 또는 공급 시간(PT1, PT2)이 제어될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 층(151, 152, 153, 154)을 인-시츄(in-situ)로 형성하면서, 서로 다른 층에 대하여 산소 소스의 공급 시간(PT1) 또는 질소 소스의 공급 시간(PT2) 중 적어도 하나를 변화시킴으로써 질소 농도가 변화되도록 할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 층(151, 152, 153, 154)을 서로 엑스-시츄(ex-situ)로 형성될 수도 있다.
도 11을 참조하면, 게이트 유전층(GD)의 일부를 제거하여 기판(101)이 노출되도록 한 후, 게이트 유전층(GD) 상에 채널 영역(140)을 형성할 수 있다. 다음으로, 제1 개구부들(OP1)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 드레인 패드(190)를 형성할 수 있다.
채널 영역(140)을 기판(101)과 직접 접촉되도록 형성하기 위하여, 제1 개구부(OP1) 내에서 기판(101)의 상부에 형성된 게이트 유전층(GD)을 일부 제거할 수 있다.
제1 절연층(182)은 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제1 절연층(182)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 드레인 패드(190)는 도전성 물질로 이루어질 수 있다. 드레인 패드(190)는 채널 영역(140)과 전기적으로 연결될 수 있으며, 채널 영역(140)을 후속에서 형성되는 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결할 수 있다.
도 12를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 노출된 희생층들(110)을 제거할 수 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 3 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 드레인 패드(190) 상에 추가로 절연층을 형성하여, 드레인 패드(190) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수 있다. 제2 개구부(OP2)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다.
희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(GD)의 일부 측벽들이 노출될 수 있다.
채널 영역들(140)과 함께 상술한 더미 채널들이 소정 간격으로 형성된 경우, 상기 더미 채널들에 의해 희생층들(110)이 제거된 후에도 층간 절연층(120)이 휘어지지 않도록 안정적으로 지지될 수 있다.
도 13을 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성하고, 제3 개구부(OP3)를 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제3 개구부(OP3)를 형성할 수 있다. 다만, 이러한 공정은 이후의 공정 단계에서 수행될 수도 있다.
다음으로, 도 3을 함께 참조하면, 제3 개구부(OP3) 내의 기판(101)에 소스 영역(105)을 형성하고, 소스 영역(105) 상에 공통 소스 라인(107) 및 제2 절연층(184)을 형성할 수 있다.
먼저, 제3 개구부(OP3)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 소스 영역(105)이 형성될 수 있다. 다음으로, 제3 개구부(OP3)의 측벽에 제2 절연층(184)을 형성하고, 공통 소스 라인(107)을 형성할 수 있다. 예시적인 실시예들에 있어서, 소스 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있으며, 소스 영역(105)은 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다.
다음으로, 도면으로 도시하지는 않았으나, 드레인 패드(190)에 연결되는 비트 라인(BL1~BLm)(도 2 참조)을 형성할 수 있다. 비트 라인(BL1~BLm)은 x 방향으로 배열된 드레인 패드들(190)을 연결하며 연장될 수 있으며, 비트 라인(BL1~BLm)과 드레인 패드들(190)의 사이에는 별도의 콘택 플러그가 더 배치될 수도 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14를 참조하면, 반도체 장치(200)는, 기판(201), 기판(201) 내의 도핑 영역(205), 도핑 영역(205)에 의해 정의되는 채널 영역(240), 기판 상의 게이트 유전층(GD') 및 게이트 유전층(GD') 상의 게이트 전극(230)을 포함할 수 있다. 또한, 반도체 장치(200)는 게이트 유전층(GD') 및 게이트 전극(230)의 측벽에 배치되는 스페이서층(280)을 더 포함할 수 있다. 반도체 장치(200)는 탑 게이트(top gate)형의 박막 트랜지스터일 수 있으며, 전하 트랩형 트랜지스터일 수 있다.
기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
도핑 영역(205)은 게이트 유전층(GD') 및 게이트 전극(230)의 양 측면에서 기판(202) 내에 위치할 수 있다. 도핑 영역(205)은 트랜지스터의 소스 영역 및 드레인 영역을 포함할 수 있으며, p-형 또는 n-형 불순물을 포함할 수 있다.
채널 영역(240)은 도핑 영역(205)에 의해 정의되는 활성 영역일 수 있다. 채널 영역(240)은 트랜지스터의 채널이 형성되는 영역일 수 있다.
게이트 전극(230)은 다결정 실리콘 및/또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(230)은 확산 방지막을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
게이트 유전층(GD')은 게이트 전극(230)과 채널 영역(240)의 사이에 배치될 수 있다. 게이트 유전층(GD')은 채널 영역(240)로부터 순차적으로 적층된 터널링층(250), 전하 저장층(260), 및 블록킹층(270)을 포함할 수 있다.
터널링층(250)은 F-N 터널링 방식으로 전하를 전하 저장층(260)으로 터널링시킬 수 있다. 터널링층(250)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 특히, 본 발명의 터널링층(250)은 채널 영역(240)에 수직한 방향에서 내부의 질소(N)의 농도가 변화할 수 있으며, 터널링층(250)의 중심으로부터 전하 저장층(260)의 방향으로 시프트된 위치에서 최대 질소 농도를 가질 수 있다. 이러한 터널링층(250)의 구성에 의해, 상대적으로 낮은 전압에서도 소거 특성을 확보할 수 있으며, 전하 손실 특성도 향상시킬 수 있다. 이에 대해서는 하기에 도 15a 및 도 15b를 참조하여 더욱 상세히 설명한다.
전하 저장층(260)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 전하 저장층(260)이 전하 트랩층인 경우, 전하 저장층(260)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(270)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
스페이서층(280)는 후속에서 형성되는 층들과의 절연 및 보호를 위해 배치되며, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 15a 및 15b는 예시적인 실시예들에 따른 터널링층을 설명하기 위한 단면도들이다.
도 15a를 참조하면, 터널링층(250)은 전하 저장층(260)으로부터 순차적으로 배치된 제1 내지 제4 층(251, 252, 253, 254)을 포함할 수 있다. 터널링층(250)은 예를 들어, 실리콘 산질화물(SiON)로 이루어질 수 있으며, 각각의 제1 내지 제4 층(251, 252, 253, 254)은 서로 다른 질소 농도를 가질 수 있다. 터널링층(250) 내에서의 질소 농도의 분포는 제1 층(251)에서 제2 층(252)을 따라 증가하다가 제3 및 제4 층(253, 254)에서 감소하는 경향을 가질 수 있다.
제2 층(242)은 가장 높은 질소 농도를 갖는 층일 수 있으며, 터널링층(250)의 두께 방향의 중심에 배치되는 제3 층(253)은 제2 층(252) 다음으로 높은 질소 농도를 가질 수 있다.
제1 층(251)은 실리콘 산화물(SiO2)로 형성될 수 있다. 다만, 접하고 있는 전하 저장층(260)이 실리콘 질화물(SiN)을 포함하는 경우, 제조 공정 중에 가해지는 열 등에 의해 전하 저장층(260) 또는 제2 층(252)으로부터 질소가 확산되어 낮은 농도의 질소를 포함하게 될 수 있다.
제4 층(254)은 채널 영역(240)과 접하는 층으로, 제2 및 제3 층(252, 253)보다 낮은 농도의 질소를 포함하고, 제1 층(251)보다 높은 농도의 질소를 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 층(254)을 형성한 후 열처리 등을 수행하여, 제1 층(251) 또는 제4 층(254)의 일 단에 질소 농도가 상대적으로 낮은 층이 더 형성될 수 있다.
제1 내지 제4 층(251, 252, 253, 254)은 각각 제7 내지 제10 두께(T7, T8, T9, T10)를 가질 수 있다. 제7 및 제8 두께(T7, T8)는 동일하거나 유사할 수 있다. 제9 두께(T9)는 제7 및 제8 두께(T7, T8)보다 클 수 있다. 제10 두께(T10)는 제9 두께(T9)보다 작을 수 있다. 터널링층(250)의 총 두께(TB)의 절반이 되는, 두께 방향에서의 중심을 포함하는 영역에는, 도시된 것과 같이, 제3 층(253)이 배치될 수 있으며, 가장 높은 질소 농도를 갖는 제2 층(252)은 중심으로부터 전하 저장층(260)에 가깝게 배치될 수 있다.
도 15b를 참조하면, 터널링층(250a)은 전하 저장층(260)으로부터 순차적으로 배치된 제1 내지 제3 층(251, 252, 256)을 포함할 수 있다. 터널링층(250a)은 예를 들어, 실리콘 산질화물(SiON)로 이루어질 수 있으며, 각각의 제1 내지 제3 층(251, 252, 256)은 서로 다른 질소 농도를 가질 수 있다. 터널링층(250a) 내에서의 질소 농도의 분포는 제1 층(251)에서 제2 층(252)을 따라 증가하다가 제3 층(256)에서 감소하는 경향을 가질 수 있다.
본 실시예의 경우, 터널링층(250a)은 도 15a의 실시예에서와 달리, 총 3개의 층으로 이루어질 수 있으며, 이는 다른 제조 방법에 의해 구분된 것일 수 있다. 본 실시예의 제3 층(256)은 제2 층(252)보다 낮은 농도의 질소를 포함할 수 있다. 또한, 제3 층(256)의 질소의 농도는 제1 층(251)보다 낮거나 높을 수 있다. 제3 층(256)의 제11 두께(T11)는 도 15a의 실시예의 제9 및 제10 두께(T9, T10)의 합과 동일하거나 유사할 수 있다.
도 16은 본 발명의 일 실시예에 따른 터널링층의 제조방법을 설명하기 위한 흐름도이다.
도 15a와 함께 도 16을 참조하면, 터널링층(250)은 기판(201) 상에 제4 층(254)을 형성하는 단계(S210), 제4 층(254) 상에 제3 층(253)을 형성하는 단계(S220), 제3 층(253) 상에 제2 층(252)을 형성하는 단계(S230), 제2 층(252) 상에 제1 층(251)을 형성하는 단계(S240) 및 터널링층(250)을 열처리하는 단계를 포함할 수 있다.
터널링층(250)을 열처리하는 단계는 생략될 수도 있다. 열처리에 의해 제1 층(251) 또는 제4 층(254) 내의 질소가 일부 외부 확산되어, 제1 층(251) 또는 제4 층(254)의 일 단에 질소 농도가 상대적으로 낮은 층이 더 형성될 수 있다.
제1 내지 제4 층(251, 252, 253, 254)은 서로 다른 질소 농도를 갖도록, 각 층의 형성 시에, 산소 소스 및 질소 소스의 공급량 또는 공급 시간과 같은 공정 조건이 제어될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 층(251, 252, 253, 254)을 인-시츄(in-situ)로 형성하면서, 서로 다른 층에 대하여 산소 소스의 공급 시간 또는 질소 소스의 공급 시간 중 적어도 하나를 변화시킴으로써 질소 농도가 변화되도록 할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 17을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 6c, 도 14 내지 도 15b를 참조하여 상술한 것과 같은 본 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 17에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 18을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 6c, 도 14 내지 도 15b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 19를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 내지 도 6c, 도 14 내지 도 15b를 참조하여 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101, 201: 기판 105: 소스 영역
107: 공통 소스 라인 110: 희생층
120: 층간 절연층 130, 230: 게이트 전극
140, 240: 채널 영역 150, 250: 터널링층
160, 260: 전하 저장층 170, 270: 블록킹층
182: 제1 절연층 184: 제2 절연층
190: 드레인 패드 205: 도핑 영역
280: 스페이서층

Claims (10)

  1. 채널 영역을 포함하는 기판;
    상기 기판 상에 순차적으로 배치된 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층; 및
    상기 게이트 유전층 상에 배치되는 게이트 전극을 포함하고,
    상기 터널링층은 상기 채널 영역에 수직한 방향에서 질소의 농도가 변화되며, 상기 터널링층의 중심으로부터 상기 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 터널링층은, 상기 전하 저장층으로부터 순차적으로 배치되는 제1 층, 제2 층 및 제3 층을 포함하며,
    상기 제2 층은 상기 제1 및 제3 층보다 높은 질소 농도를 가지고, 상기 제3 층은 상기 터널링층의 중심을 포함하는 영역에 배치되는 반도체 장치.
  3. 제2 항에 있어서,
    질소의 농도는 상기 제1 층으로부터 상기 제2 층을 따라 증가하다가 상기 제3 층 내에서 감소하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 층의 질소 농도는 약 22 at.% 내지 28 at.%의 범위인 반도체 장치.
  5. 제2 항에 있어서,
    상기 터널링층은, 상기 제3 층에 접하는 제4 층 및 상기 제4 층에 접하며 상기 제4 층과 다른 질소 농도를 가지는 제5 층을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제4 층 및 상기 제5 층은 상기 제3 층보다 낮은 질소 농도를 갖는 반도체 장치.
  7. 블록킹층, 전하 저장층 및 터널링층을 포함하는 게이트 유전층을 형성하는 단계; 및
    상기 게이트 유전층 상에 게이트 전극을 형성하는 단계를 포함하고,
    상기 터널링층은, 상기 게이트 유전층의 적층 방향에서 질소의 농도가 변화되며, 상기 터널링층의 중심으로부터 상기 전하 저장층을 향해 시프트된 위치에서 최대 질소 농도를 갖는 반도체 장치의 제조방법.
  8. 제7 항에 있어서,
    상기 터널링층을 형성하는 단계는,
    상기 전하 저장층과 접하는 실리콘 산화물의 제1 층을 형성하는 단계;
    상기 제1 층과 접하는 실리콘 산질화물의 제2 층을 형성하는 단계; 및
    상기 제2 층과 접하며, 상기 제2 층보다 낮은 질소 농도를 갖는 실리콘 산질화물의 제3 층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 터널링층을 형성하는 단계는,
    상기 제3 층과 접하며, 상기 제3 층보다 낮은 질소 농도를 갖는 실리콘 산질화물의 제4 층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  10. 제7 항에 있어서,
    상기 터널링층의 형성 후, 상기 터널링층을 열처리하는 단계를 더 포함하고,
    상기 열처리에 의해 상기 터널링층의 일 단을 포함하는 적어도 하나의 영역에서 질소 농도가 낮아지는 반도체 장치의 제조방법.
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