CN113871487B - 一种凹型电荷俘获层突触晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种凹型电荷俘获层突触晶体管及其制备方法，属于面向神经网络硬件化应用的突触器件领域。本发明采用的凹型电荷俘获层结构便于通过首次编程将电荷隧穿到俘获层，而后通过若编程的方式改变电荷俘获位置的方式来降低操作电压；另一方面，通过在栅源或者栅漏之间的电压脉冲控制电荷在俘获层中的横向位置实现多值存储，从而提高神经网络的精度。

Description

一种凹型电荷俘获层突触晶体管及其制备方法
技术领域
本发明属于面向神经网络硬件化应用的突触器件领域，涉及一种低压多值的凹型电荷俘获层突触晶体管及其制备方法。
背景技术
神经形态计算是以模拟高并行、高容错、低功耗的生物神经系统为目标的新型计算系统，它在处理识别、分类和决策等任务时展示出来了相较于传统冯诺依曼架构的计算体系更优异的性能。神经形态计算需要从器件、电路和系统架构等多方面逐一发展，其中的底层突触器件和突触网络为搭建复杂的神经形态计算系统提供了基础。
目前的人工突触器件主要分为两端突触器件和三端突触器件，两端突触器件如阻变存储器(Resistive Random Access Memory,RRAM)，具有结构简单和可高密度集成的优势，但是也存在涨落大、可靠性差等问题；三端的突触器件如离子栅控突触晶体管和电荷俘获型突触晶体管，目前大多数三端突触晶体管都是基于有机材料或者二维材料制备而来，存在与CMOS电路的集成困难以及小尺寸下器件的可靠性问题。另一方面，基于传统超大规模集成电路(Very Large Scale Integration,VLSI)技术的闪存(Flash)器件用作突触时，存在操作电压高的问题，而且大多数只能实现二值的存储，无法用于模拟神经网络。
因此，低压多态的突触器件是未来低功耗模拟神经网络所急需的。
发明内容
针对以上问题，本发明提供了一种凹型电荷俘获层突触器件，通过首次编程，而后通过改变电荷俘获位置即弱编程的方式可以大幅度降低操作电压。此外，该突触器件的电荷俘获层为凹型结构，操作时通过在栅源和栅漏之间施加电压脉冲改变被俘获电荷的横向位置来实现多值存储。
本发明提供的一种电荷俘获型突触晶体管，包括半导体衬底、源区、漏区和沟道区，在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；其特征在于，该突触晶体管的电荷俘获层为凹型结构，从沟道区表面往外依次为隧穿氧化层、凹型电荷俘获层、阻挡层和金属栅；在器件与器件之间以岛隔离的方式形成器件隔离区，隔离层覆盖整个器件并做源漏栅的金属引出层。
上述电荷俘获型突触晶体管中，所述半导体衬底可以为体硅衬底或者体锗衬底。
上述电荷俘获型突触晶体管中，所述电荷俘获层为凹型结构，凹陷区域的尺寸由光刻技术定义，凹陷区域的深度由刻蚀时间确定。为了保证电荷俘获效率和电荷存储量，电荷俘获层最大厚度为5～8nm左右，凹陷区域的厚度为1～2nm。电荷俘获层的材料优选为氧化铪(HfO2)、氮化硅(Si3N4)和氧化钽(Ta2O5)等。
上述电荷俘获型突触晶体管中，所述隧穿氧化层的材料优选为氧化硅、氧化铝等，厚度优选为1～2nm。
上述突触晶体管中，所述阻挡层的介质材料优选为氧化铝(Al2O3)、氧化硅(SiO2)等，厚度优选为7～10nm。
上述电荷俘获型突触晶体管中，栅电极为金属栅，其材料优选为氮化钛、氮化钽等，厚度优选为50～80nm。
本发明还提供了上述具有凹型电荷俘获层的电荷俘获型突触晶体管的一种制备方法，包括以下步骤：
1)在半导体衬底中形成阱区并进行常规浅槽隔离(Shallow trench isolation,SIT)；
2)在半导体衬底表面形成隧穿氧化层；
3)在隧穿氧化层上淀积电荷俘获层，然后通过光刻技术定义凹槽刻蚀区域，并曝光形成掩膜，刻蚀电荷俘获层凹槽区域至一定的深度，刻蚀深度小于电荷俘获层厚度，从而形成凹型结构的电荷俘获层；
4)在凹型结构的电荷俘获层上淀积阻挡层介质，并进行表面平坦化，接着依次淀积金属栅电极层和氧化硅硬掩模层；
5)通过光刻技术定义金属栅区域并刻蚀氧化硅硬掩模，然后以氧化硅硬掩模作为屏蔽，刻蚀金属栅电极层、阻挡层、电荷俘获层和隧穿氧化层至衬底；
6)以栅上面的氧化硅层为硬掩模，注入源漏掺杂杂质，并快速退火激活源漏杂质；
7)淀积氮化硅层并刻蚀形成氮化硅侧墙；
8)淀积氧化硅隔离层并进行表面平坦化，然后制作源漏栅的金属引出。
进一步地，步骤8)中淀积氧化硅隔离层并进行表面平坦化后，通过光刻技术定义通孔区域，并刻蚀形成栅和源漏通孔，淀积金属并退火，在源漏通孔中形成金属硅化物，从而起到降低源漏接触电阻率的作用；再依次淀积金属粘附层和金属互连层，通过光刻技术定义互联线，刻蚀金属层形成互连线。
最后，淀积氧化硅缓冲层并进行表面平坦化，接着淀积氮化硅钝化层，完成器件制备。
进一步地，步骤2)中通过氧化方式在半导体衬底表面形成隧穿氧化层，氧化方式可以为干氧氧化或者氢氧合成氧化。
进一步地，步骤3)中电荷俘获层的淀积方式为原子层淀积(Atomic LayerDeposition,ALD)等。
进一步地，上述制备方法中采用的光刻技术为诸如193nm紫外光刻技术等能定义纳米尺度的光刻技术。
进一步地，上述制备方法中采用的刻蚀技术可以是反应离子刻蚀(Reactive ionetching,RIE)和电感耦合等离子体刻蚀(Inductively Coupled Plasma Etching,ICPE)等方法。
进一步地，步骤4)中的阻挡层的淀积可以采用原子层淀积(Atomic LayerDeposition,ALD)等。
进一步地，步骤4)和8)中的平坦化方式优选为化学机械抛光(ChemicalMechanical Polishing,CMP)。
进一步地，上述制备方法中金属层的淀积方式可以采用磁控溅射(MagnetronSputtering)和金属蒸发淀积(Metal Evaporation)等物理气相沉积(Physical VaporDeposition,PVD)的方式。
进一步地，步骤4)和8)中氧化硅层的淀积方式可以采用低压化学气相沉积(LowPressure Chemical Vapor Deposition,LPCVD)和等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition,PECVD)等方法。
进一步地，步骤6)中杂质激活的方式为快速热退火(Rapid Thermal Annealing,RTA)、激光退火(Laser Annealing)、尖峰退火(Spike Annealing)和闪耀退火(FlashAnnealing)中的一种。
进一步地，步骤8)在源漏通孔中形成金属硅化物的金属可以选用Ni、Ti和Co等。
本发明的优点和积极效果如下：
1)本发明提出的具有凹型电荷俘获层的电荷俘获型突触晶体管，凹型的电荷俘获层结构便于其通过首次编程将电荷隧穿到俘获层，而后通过弱编程改变电荷俘获位置的方式来降低操作电压；
2)凹型俘获层设计便于在栅源或者栅漏之间的电压脉冲控制电荷在俘获层中的横向位置，从而实现多值存储，进而提高神经网络的精度。
附图说明
图1至图13为制备凹型电荷俘获层突触晶体管的各个关键工艺步骤的示意图；在各图中，(a)为俯视图，(b)为(a)沿A-A’方向的剖面图，(c)为(a)沿着B-B’方向的剖面图。其中：
图1为在体硅衬底上形成P阱并做STI隔离；
图2为在体硅衬底表面通过热氧化的形式形成隧穿氧化层；
图3为在隧穿氧化层表面淀积氧化铪电荷俘获层；
图4为在氧化铪电荷俘获层表面旋涂光刻胶，曝光形成刻蚀掩膜；
图5为刻蚀氧化铪电荷俘获层，形成凹型结构，随后去胶；
图6为依次淀积氧化铝阻挡层、氮化钛金属栅层和氧化硅硬掩模层；
图7为图形化氧化硅层，以氧化硅作为硬掩模，刻蚀氮化钛金属栅、氧化铝阻挡层、氧化铪电荷俘获层和隧穿氧化层至体硅表面；
图8为以图形化后的氧化硅硬掩模作为注入阻挡层，进行源漏杂质注入并退火以激活；
图9为淀积氮化硅层并做各向异性刻蚀形成侧墙；
图10为淀积氧化硅隔离层并进行表面平坦化；
图11为通过光刻技术在源漏区和栅区域上方定义通孔，并刻蚀形成源漏栅通孔；
图12为淀积金属导电层，并刻蚀形成金属互联线；
图13为依次淀积氧化硅缓冲层和氮化硅钝化层。
图14为图1～图13中所用材料的图例。
具体实施方式
下面结合附图，通过具体实例来对本发明进行详细说明。
如图1至图13所示，制备凹型电荷俘获层突触晶体管的步骤是：在硅衬底上形成源区和漏区以及连二者的轻掺杂沟道区，在器件与器件之间通过浅槽隔离的方式形成隔离区；在沟道区表面热氧化生长氧化硅，并淀积形成氧化铪电荷俘获层，刻蚀形成凹型结构；而后依次淀积氧化铝阻挡层并平坦化，淀积氮化钛金属栅电极；在隔离层上开窗口至暴露出源区、漏区和金属栅电极的上表面，形成金属硅化物后淀积金属填充通孔并做金属互连。下面以N型突触晶体管的制备为例进行说明：
1)在硅衬底上形成P阱和STI隔离，具体的操作为在P型硅衬底上注入杂质P+，而后退火做阱推进形成N型杂质区包围的P型杂质阱，随后按照通常的浅槽隔离步骤在阱周围形成氧化硅隔离区：淀积氮化硅作为CMP停止层，图形化氮化硅层作为刻蚀掩膜，刻蚀硅衬底并CVD淀积氧化硅，通过CMP图形化基片表面并用热磷酸去除氮化硅，如图1所示；
2)通过热氧化的方式在硅衬底表面热氧化形成2nm的隧穿氧化层，如图2所示；
3)通过ALD技术在隧穿氧化层表面淀积5nm的氧化铪作为电荷俘获层，如图3所示；
4)通过光刻技术定义电荷俘获层刻蚀区域(图4)，通过RIE技术刻蚀电荷俘获层为凹型结构并去胶，如图5所示；
5)通过ALD淀积8nm厚的氧化铝阻挡层，并进行表面CMP平坦化，而后依次淀积60nm厚的氮化钛金属栅和100nm厚的氧化硅硬掩模，如图6所示；
6)通过光刻技术进行金属栅图形化，先刻蚀形成金属栅的氧化硅硬掩模,而后刻蚀氮化钛金属栅、氧化铝阻挡层、氧化铪电荷俘获层和隧穿氧化层至硅表面，如图7所示；
7)以氧化硅硬掩模作为阻挡层，注入源漏杂质As+，注入剂量为5×1015cm-2,注入能量为33keV；而后进行快速热退火进行源漏杂质激活，退火温度为900℃，时间为10s，如图8所示；
8)通过LPCVD淀积100nm厚的氮化硅层，并进行各向异性刻蚀形成氮化硅侧墙，如图9所示；
9)通过PECVD淀积300nm厚的氧化硅隔离层，并进行表面平坦化，如图10所示；
10)通过光刻技术定义源漏栅通孔，随后选取对硅和氮化钛刻蚀选择比的程序，刻蚀形成源漏栅通孔，溅射3nm厚金属镍，经过退火后在源漏通孔中形成镍化硅，再经过湿法腐蚀去除金属栅和侧墙表面的镍残余，如图11所示；
11)溅射30nm厚的金属钛和1μm厚的金属铝，而后通过光刻技术定义金属互联线，刻蚀形成金属互联线，如图12所示；
12)通过PECVD淀积30nm的氧化硅缓冲层和100nm的氮化硅钝化层，如图13所示。
对于P型突触晶体管的制备，采用N型硅衬底，将步骤1)的轻掺杂注入杂质由P+改为BF2 +，将步骤7)的源漏掺杂注入杂质由As+改为BF2 +，其他条件保持不变。
本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种电荷俘获型突触晶体管的制备方法，所述电荷俘获型突触晶体管包括半导体衬底、源区、漏区和沟道区，在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；该突触晶体管的电荷俘获层为凹型结构，从沟道区表面往外依次为隧穿氧化层、凹型电荷俘获层、阻挡层和金属栅；在器件与器件之间以岛隔离的方式形成器件隔离区，隔离层覆盖整个器件并做源漏栅的金属引出层；所述电荷俘获型突触晶体管的制备方法包括以下步骤：
1)在半导体衬底中形成阱区并进行浅槽隔离；
2)在半导体衬底表面形成隧穿氧化层；
3)在隧穿氧化层上淀积电荷俘获层，然后通过光刻技术定义凹槽刻蚀区域，并曝光形成掩膜，刻蚀电荷俘获层凹槽区域至一定的深度，刻蚀深度小于电荷俘获层厚度，从而形成凹型结构的电荷俘获层；
4)在凹型结构的电荷俘获层上淀积阻挡层介质，并进行表面平坦化，接着依次淀积金属栅电极层和氧化硅硬掩模层；
5)通过光刻技术定义金属栅区域并刻蚀氧化硅硬掩模，然后以氧化硅硬掩模作为屏蔽，刻蚀金属栅电极层、阻挡层、电荷俘获层和隧穿氧化层至衬底；
6)以栅上面的氧化硅层为硬掩模，注入源漏掺杂杂质，并快速退火激活源漏杂质；
7)淀积氮化硅层并刻蚀形成氮化硅侧墙；
8)淀积氧化硅隔离层并进行表面平坦化，然后制作源漏栅的金属引出。
2.如权利要求1所述的制备方法，其特征在于，所述半导体衬底为体硅衬底或者体锗衬底。
3.如权利要求1所述的制备方法，其特征在于，所述电荷俘获层的材料选自氧化铪、氮化硅和氧化钽，其最大厚度为5～8nm，凹陷区域的厚度为1～2nm。
4.如权利要求1所述的制备方法，其特征在于，所述隧穿氧化层的材料选自氧化硅、氧化铝，厚度为1～2nm；所述阻挡层的材料为氧化铝或氧化硅，厚度为7～10nm。
5.如权利要求1所述的制备方法，其特征在于，所述金属栅的材料为氮化钛或氮化钽，厚度为50～80nm。
6.如权利要求1所述的制备方法，其特征在于，在步骤8)中，淀积氧化硅隔离层并进行表面平坦化后，通过光刻技术定义通孔区域，并刻蚀形成栅和源漏通孔，淀积金属并退火，在源漏通孔中形成金属硅化物；再依次淀积金属粘附层和金属互连层，通过光刻技术定义互联线，刻蚀金属层形成互连线。
7.如权利要求1所述的制备方法，其特征在于，步骤8)在通孔中淀积金属Ni、Ti或Co，然后退火形成金属硅化物。
8.如权利要求1所述的制备方法，其特征在于，步骤2)通过氧化方式在半导体衬底表面形成隧穿氧化层；步骤3)中通过原子层淀积方法淀积电荷俘获层；步骤4)中通过原子层淀积方法淀积阻挡层；步骤4)和8)中采用低压化学气相沉积或等离子体增强化学气相沉积的方法淀积氧化硅；步骤4)和8)中采用磁控溅射或金属蒸发淀积的方式淀积金属层。
9.如权利要求1所述的制备方法，其特征在于，表面平坦化采用化学机械抛光的方法；刻蚀采用反应离子刻蚀或电感耦合等离子体刻蚀；杂质激活的方式为快速热退火、激光退火、尖峰退火和闪耀退火中的一种。
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