KR20210028060A - 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스 - Google Patents

랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스 Download PDF

Info

Publication number
KR20210028060A
KR20210028060A KR1020200039131A KR20200039131A KR20210028060A KR 20210028060 A KR20210028060 A KR 20210028060A KR 1020200039131 A KR1020200039131 A KR 1020200039131A KR 20200039131 A KR20200039131 A KR 20200039131A KR 20210028060 A KR20210028060 A KR 20210028060A
Authority
KR
South Korea
Prior art keywords
fefet
ferroelectric
ftj
dielectric layer
layer
Prior art date
Application number
KR1020200039131A
Other languages
English (en)
Other versions
KR102395394B1 (ko
Inventor
치-셍 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/733,029 external-priority patent/US11380708B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210028060A publication Critical patent/KR20210028060A/ko
Application granted granted Critical
Publication of KR102395394B1 publication Critical patent/KR102395394B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H01L27/11502—
    • H01L27/1159—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 디바이스는 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는데, FeFET는, 기판; 기판 내의 소스 영역; 기판 내의 드레인 영역; 및 기판 위의 그리고 소스 영역과 드레인 영역 사이의 게이트 구조체를 포함한다. 게이트 구조체는 기판 위의 게이트 유전체 층; 게이트 유전체 층 위의 강유전체 막; 및 강유전체 막 위의 게이트 전극을 포함한다.

Description

랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스{ANALOG NON-VOLATILE MEMORY DEVICE USING POLY FERRORELECTRIC FILM WITH RANDOM POLARIZATION DIRECTIONS}
교차 참조 및 우선권 주장
본 출원은 2019년 8월 30일에 출원된 발명의 명칭이 "Analog Non-Volatile Memory Device Using Poly Ferroelectric Film with Random Polarization Directions"인 미국 가출원 제62/894,505호의 이익을 주장하는데, 이 미국 가출원은 참조에 의해 본원에 통합된다.
기술 분야
본 발명은 일반적으로 비휘발성 메모리 디바이스에 관한 것으로, 특정한 실시형태에서, 랜덤 분극 방향(random polarization direction)을 갖는 강유전체 막을 사용하여 형성되는 비휘발성 메모리 디바이스에 관한 것이다.
인공 지능(artificial intelligence; AI) 및/또는 머신 러닝(machine learning; ML) 애플리케이션에서, 심층 신경망(deep neural network; DNN), 또는 그 계층은 매트릭스
Figure pat00001
으로서 종종 모델링되고, DNN(또는 그 계층)의 입력 벡터(XN)와 출력 벡터(YM) 사이의 관계는 종종
Figure pat00002
로서 설명되는데, 여기서 XN은 N×1 벡터이고, YM은 M×1 벡터이며,
Figure pat00003
은 M×N 매트릭스이다. 입력 벡터 및 출력 벡터의 차원이 증가함에 따라, 승산-누산(Multiply-Accumulate; MAC) 연산의 수는 M×N에 비례하여 증가한다.
AI/ML 애플리케이션을 위한 아날로그 컴퓨팅에서 사용되는 아날로그 비휘발성 메모리(non-volatile memory; NVM) 시냅스(synapse)는 AI/ML 애플리케이션에서의 복잡하고 집약적인 계산에 대한 속도 및 전력 효율성을 크게 향상시키는 잠재성을 갖는다.
AI/ML 애플리케이션의 경우, 시냅스가 트레이닝 펄스에 대해 선형적이고 대칭적인 응답을 갖는 것이 유리할 수도 있다. 그러나, 종래의 강유전체(ferroelectric; FE) 기반의 NVM 시냅스는 트레이닝 펄스에 대한 비선형적인 응답을 가지며 따라서 ML 애플리케이션에 대한 정확도 이슈를 갖는다.
본 개시의 양태는 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 알아야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은, 일 실시형태에서의, 랜덤 분극 방향(random polarization direction)을 갖는 강유전체 막의 단면도를 예시한다.
도 2a, 도 2b 및 도 2c는, 일 실시형태에서의, 도 1의 강유전체 막의 스위칭 특성을 예시한다.
도 3은, 일 실시형태에서의, 강유전체 전계 효과 트랜지스터(ferroelectric field-effect transistor; FeFET)의 단면도를 예시한다.
도 4는, 일 실시형태에서의, 도 3의 FeFET에 대한 임계 전압의 변화 대 프로그래밍 전압을 예시한다.
도 5는, 일 실시형태에서의, FeFET를 사용하여 형성되는 메모리 어레이의 개략도를 예시한다.
도 6a 및 도 6b는, 일 실시형태에서의, 강유전체 터널 접합(ferroelectric tunnel junction; FTJ)을 포함하는 디바이스의 단면도를 예시한다.
도 7은, 다른 실시형태에서의, FTJ를 포함하는 디바이스의 단면도를 예시한다.
도 8은, 다른 실시형태에서의, FTJ를 포함하는 디바이스의 단면도를 예시한다.
도 9는, 또 다른 실시형태에서의, FTJ를 포함하는 디바이스의 단면도를 예시한다.
도 10은, 일 실시형태에서의, FTJ를 사용하여 형성되는 메모리 어레이의 개략도를 예시한다.
도 11은, 몇몇 실시형태에서의, FeFET를 포함하는 디바이스를 형성하는 방법의 플로우차트를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 본원에서의 설명 전체에 걸쳐, 달리 명시되지 않는 한, 상이한 도면에서의 동일한 참조 번호는 동일한 또는 유사한 재료(들)를 사용하는 동일한 또는 유사한 방법에 의해 형성되는 동일한 또는 유사한 컴포넌트를 지칭한다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에서, 랜덤 분극 방향을 갖는 강유전체 막이 형성되는데, 이것은 복수의(예를 들면, 세 개 이상의) 유효 보자력 장을 갖는다. 개시된 강유전체 막을 사용하여 구축되는 강유전체 전계 효과 트랜지스터(FeFET)가 개시된다. 개시된 FeFET의 각각은 프로그래밍 전압에 의해 설정되는 복수의(예를 들면, 세 개 이상의) 프로그래밍 가능한 임계 전압 값을 갖는다. 개시된 강유전체 막을 사용하여 구축되는 강유전체 터널 접합(FTJ)이 개시된다. 개시된 FTJ의 각각은 프로그래밍 전압에 의해 설정되는 복수의(예를 들면, 세 개 이상의) 프로그래밍 가능한 전기 저항 값을 갖는다. 개시된 FeFET 및 FTJ는 1T1FeFET 또는 1T1FTJ 구조체를 갖는 메모리 셀을 형성하기 위해 사용된다. 메모리 셀은 AI/ML 애플리케이션에 대한 아날로그 컴퓨팅에서 사용되는 메모리 어레이를 형성하기 위해 사용된다.
도 1은, 일 실시형태에서의, 랜덤 분극 방향을 갖는 강유전체 막(250)의 단면도를 예시한다. 강유전체(FE) 막(250)은, 그레인(201A, 201B, 및 201C)과 같은 복수의 그레인(예를 들면, 입자)를 갖는데, 그레인은 FE 막(250)의 그레인의 하나 이상의 층에 형성된다. 그레인(예를 들면, 201A, 201B, 및 201C)은 본원에서의 설명의 용이성을 위해 일괄적으로 그레인(201)으로서 지칭될 수도 있다.
도 1에서 예시되는 바와 같이, 그레인(201)의 각각은 FE 막(250) 내의 그레인이 많은 상이한 분극 방향을 가지도록 랜덤 분극 방향(각각의 그레인 내의 화살표로서 예시됨)을 갖는다. FE 막(250)의 그레인은 또한 상이한 사이즈(그레인 사이즈로 지칭됨)를 가질 수도 있다. FE 막(250)(이것은 불균일한 분극 방향을 가짐)은 균일한 분극 방향을 갖는 FE 막과는 상이한데, 여기서 FE 막 내의 모든 그레인의 분극 방향은 동일한 또는 유사한 방향을 따른다. 논의의 용이성을 위해, 균일한 분극 방향을 갖는 FE 막은 이하 균일한 FE 막으로 지칭될 수도 있다.
그레인 모두에 대해 동일한 분극 방향 및 보자력 장(coercive field; Ec)을 갖는 균일한 FE 막의 경우, 그레인의 각각은 서로 반대인 두 개의 가능한 분극 방향을 가지며, 모든 그레인의 분극 방향은 (예를 들면, 서로에 대해 평행하게) 정렬된다. 이 균일한 FE 막에 인가되는 전계가, 분극 방향을 따라, 균일한 FE 막의 Ec보다 더 높은 유효 장(effective field)을 갖는 경우, 이 균일한 FE 막 내의 모든 그레인의 분극 방향은 제1 방향으로 스위칭된다. 유사하게, 이 균일한 FE 막에 인가되는 전계가, 분극 방향을 따라, 예를 들면, -Ec보다 더 작은 유효 장을 갖는 경우, 균일한 FE 막 내의 모든 그레인의 분극 방향은 제1 방향의 반대인 제2 방향으로 스위칭된다. 균일한 FE 막의 분극 스위칭 특성은 히스테리시스 루프(hysteresis loop)를 가지며, 도 2b에서의 Q-V 곡선 중 하나와 유사한 형상을 가질 수도 있다(하기 설명 참조). 이 균일한 FE 막이 단지 두 개의 상이한(예를 들면, 반대의) 가능한 분극 방향을 가지기 때문에, 균일한 FE 막을 사용하여 구축되는 디바이스는 두 개의 상이한 상태만을 가질 수도 있다. 예를 들면, 균일한 FE 막을 사용하여 구축되는 강유전체 전계 효과 트랜지스터(FeFET)는, 분극 상태에 각각 대응하는 단지 두 개의 상이한 임계 전압 값만을 가질 수도 있다. 다른 예로서, 균일한 FE 막을 사용하여 구축되는 강유전체 터널 접합(FTJ)은, 균일한 FE 막의 분극 상태에 각각 대응하는 단지 두 개의 상이한 터널링 전기저항(tunneling electroresistance; TER) 값만을 가질 수도 있다.
도 1의 FE 막(250)의 경우, FE 막(250)의 그레인의 각각은 서로 대향하는 두 개의 가능한 분극 방향을 가지며, 각각의 그레인의 분극 방향은 랜덤일 수도 있다(예를 들면, 다른 그레인의 분극 방향과 상관되지 않음). 전계가, 예를 들면, 두께(T) 방향을 따라, 인가되는 경우, 각각의 그레인의 분극 방향에 평행한 방향을 따르는 유효 전계는 상이하다. 논의의 용이성을 위해, 그레인의 분극 방향에 평행한 방향을 따르는 유효 전계는 간단히 그레인의 유효 전계로 지칭된다. 해당 기술 분야에서 숙련된 자는, 각각의 그레인의 유효 전계가 인가되는 전계의 벡터 분해를 수행하는 것에 의해 계산될 수도 있다는 것을 쉽게 인식할 것이다.
FE 막(250)의 그레인의 랜덤 분극 방향에 기인하여, 두께(T) 방향을 따라 인가되는 전계가 시간이 지남에 따라 점차적으로 증가함에 따라, 그레인의 각각의 유효 전계는 상이한 시간에 그 각각의 보자력 장을 초과할 수도 있고, 결과적으로, 그레인의 각각의 분극 방향은 상이한 시간에 그 각각의 제1 방향으로 스위칭될 수도 있다. 유사하게, 전계가 시간이 지남에 따라 점차적으로 감소하는 경우, 그레인의 각각의 분극 방향은 상이한 시간에 그 각각의 제2 방향으로 스위칭될 수도 있다. 따라서, 전체적으로 볼 때, FE 막(250)은, FE 막(250)에서의 복수의 분극 방향 스위칭에 대응하는 복수의 상이한 상태(예를 들면, 두 개보다 많은 상이한 상태)를 갖는다. 다시 말하면, FE 막(250)은 점진적으로(예를 들면, 연속적으로) 증가하는 그리고/또는 점진적으로(예를 들면, 연속적으로) 감소하는 전계(또는 전압)를 사용하여 설정(예를 들면, 프로그래밍)될 수 있는 복수의 상이한 상태를 갖는다. FE 막(250)의 복수의 상이한 상태는, 하기에서 더 상세하게 논의되는 바와 같이, AI/ML 애플리케이션을 위한 아날로그 컴퓨팅에 적절한 아날로그 NVM 시냅스를 형성하기 위해 유리하게 사용될 수도 있다.
도 2a, 도 2b, 및 도 2c는, 일 실시형태에서의, 도 1의 강유전체 막(250)의 분극 스위칭 특성을 예시한다. 도 2a에서, FE 막(250)은 숫자 1, 2, 3, 4, 및 5로 라벨링되는 다섯 개의 그레인을 갖는 것으로 예시되어 있다. 도 2a에서 예시되는 그레인의 수는 예에 불과하며, FE 막(250)은 임의의 적절한 수의 그레인을 가질 수도 있다. 도 2a에서의 다섯 개의 서브플롯(각각 상이한 행(row)에 있음)은 동일한 FE 막(250)을 나타내지만, 그러나 각각의 서브플롯에서, 상이한 그레인은 상이한 숫자로 라벨링되어 있다. 도 2b에서의 다섯 개의 서브플롯(각각 상이한 행에 있음)은 FE 막(250)의 다섯 개의 상이한 그레인에 대한 다섯 개의 Q-V 곡선을 예시하는데, 여기서 각각의 Q-V 곡선은 도 2a에서의 동일한 행 내의 각각의 라벨링된 그레인에 대응한다. 도 2c는 모든 그레인(예를 들면, 1, 2, 3, 4 및 5)으로부터의 기여가 고려되는 경우의 FE 막(250)에 대한 결합된 Q-V 곡선을 도시한다. 해당 기술 분야에서 숙련된 자는, 도 2b에서의 각각의 Q-V 곡선에 대해, X 축이 FE 막(250)의 두께(도 1의 T 참조) 방향을 따라 FE 막(250)에 인가되는 전계를 나타내고, Y 축은 두께 방향을 따르는 그레인의 나머지 분극의 방향 및 강도를 나타낸다는 것을 인식할 것이다. Q-V 곡선의 각각은 그 각각의 X-Y 좌표의 원점(예를 들면, (0,0) 위치) 주위에서 히스테리시스 루프를 갖는다는 것을 알아야 한다.
FE 막(250)의 그레인의 각각의 유효 보자력 장은 그레인 사이즈 및/또는 각각의 그레인의 분극 방향에 의해 결정될 수도 있다. 여기서, 그레인의 유효 보자력 장은, 그레인의 분극 방향을 스위칭시키는 두께(T) 방향을 따르는 전계의 값을 지칭한다. 도 2b에서 예시되는 바와 같이, 그레인의 Q-V 곡선은 유사한 형상을 가지지만, 그러나 상이한 그레인에 대한 유효 보자력 장(예를 들면, Ec1, Ec2, Ec3, Ec4, 및 Ec5)은 상이하다. 따라서, 각각의 그레인은, 두께(T) 방향을 따르는 전계(이것은 인가되는 전압에 비례할 수도 있음)가 자신의 대응하는 유효 보자력 장을 교차하는 경우, 자신의 분극 방향(또한 분극 방위로 또한 지칭됨)을 스위칭한다. 예를 들면, 도 2b의 제1 Q-V 곡선을 보면, 인가되는 전계가 Ec1을 초과하여 증가하는 경우, 제1 그레인은 제2 분극 방향으로부터 제1 분극 방향으로 스위칭하고; 인가되는 전계가 예를 들면, -Ec1 아래로 감소하는 경우, 제1 그레인은 제1 분극 방향으로부터 제2 분극 방향으로 다시 스위칭된다. 도 2b에서, 각각의 그레인에 대해, 두께(T) 방향을 따르는 나머지 분극의 강도(예를 들면, 크기)는 각각의 그레인의 상이한 분극 방향에 기인하여, 상이할 수도 있다는 것을 알아야 한다.
도 2c는 모든 그레인의 Q-V 곡선이 함께 결합되는 경우의 FE 막(250)의 Q-V 곡선을 도시한다. 결합된 Q-V 곡선의 형상은 많은 계단(예를 들면, 단계적 변화(step change))을 갖는데, 여기서 X 축을 따르는 계단의 위치는 상이한 그레인의 유효 보자력 장에 대응한다. 예를 들면, FE 막(250)에 인가되는 전계가 유효 보자력 장(Ec1, Ec2, Ec3, Ec4, 및 Ec5)의 통과를 점차적으로 증가시킴에 따라, 그레인(1, 2, 3, 4 및 5)은 이들의 분극 방향을 이들 각각의 제1 방향(이들은 서로 상관되지 않을 수도 있음)으로 순차적으로 스위칭하고, 결과적으로, FE 막(250)의 전체적인 나머지 분극(모든 그레인으로부터의 기여를 가짐)은 유효 보자력 장(Ec1, Ec2, Ec3, Ec4, 및 Ec5)에서 단계적 증가를 나타낸다. 다시 말하면, 결합된 Q-V 곡선은 X 축을 따라 다수의(예를 들면, 2 초과)의 분극 스위칭 포인트를 가지며, 따라서, 분극 강도(예를 들면, 크기)는 아날로그 NVM 시냅스로서 사용하기에 유리한 다수의 값을 갖는다. 도 2c의 예에서, FE 막(250)은, 분극 방향 스위칭 포인트(또는 유효 보자력 장)에 각각 대응하는 10 개의 상이한 상태를 갖는다.
도 2c에서의 곡선(260)은 모든 그레인의 결합된 Q-V 응답의 근사치를 도시한다. 해당 기술 분야에서 숙련된 자는, FE 막(250) 내의 그레인의 수가 증가함에 따라, 분극 방향 스위칭 포인트의 수(예를 들면, 상이한 유효 보자력 장의 수)가 증가하고, 곡선(260)은 결합된 Q-V 곡선에 더욱 밀접하게 가깝다는 것을 쉽게 인식할 것이다. 다시 말하면, 랜덤 분극 방향을 갖는 더 많은 수의 그레인을 갖는 것에 의해, FE 막(250)은 비휘발성 메모리 시냅스로서 사용하기에 유리한 매끄럽고 연속적인 Q-V 응답을 가질 수도 있다.
도 3은, 일 실시형태에서의, 강유전체 전계 효과 트랜지스터(FeFET)(200)의 단면도를 예시한다. FeFET(200)는, 도핑된 또는 도핑되지 않은 실리콘, 또는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층과 같은 반도체 기판일 수도 있는 기판(231)을 포함한다. 반도체 기판은 다른 반도체 재료, 예컨대 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenic), 갈륨 인화물(gallium phosphide), 갈륨 질화물(gallium nitride), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수도 있다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다.
소스 영역(207) 및 드레인 영역(205)(일괄적으로 소스/드레인 영역으로 지칭될 수도 있음)은 게이트 구조체의 대향하는 측 상의 기판(231) 내에 형성되는데, 게이트 구조체는 기판(231) 위에 연속적으로 형성되는 게이트 유전체 층(211), 내부 금속 층(213), 강유전체 막(250), 및 게이트 전극(217)을 포함한다. FeFET(200)는 MFMIS FET로 지칭될 수도 있는데, 여기서 MFMIS는 FeFET(200)의 상이한 층의 재료를 나타낸다. 예를 들면, 첫 번째 M은 게이트 전극(217)의 금속 재료를 나타내고, F는 강유전체 막(250)의 강유전체 재료를 나타내고, 두 번째 M은 내부 금속 층(213)의 금속 재료를 나타내고, I는 게이트 유전체 층(211)의 유전체 재료를 나타내고, S는 기판(231)의 기판 재료를 나타낸다.
소스 영역(207) 및 드레인 영역(205)은, N 타입 디바이스의 경우, 비소 또는 인과 같은 N 타입 도펀트로 기판(231)의 영역을 도핑하는 것에 의해, 또는 P 타입 디바이스의 경우, 붕소와 같은 P 타입 도펀트로 기판(231)의 영역을 도핑하는 것에 의해 형성될 수도 있다. 게이트 유전체 층(211)은, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride)(SiN), 3.9보다 더 큰(예를 들면, 약 3.9와 약 25 사이) 유전 상수(K 값)를 갖는 고유전율(high-K) 유전체 재료, 또는 등등과 같은 적절한 유전체 재료로 형성될 수도 있고, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 이들의 조합, 또는 등등과 같은 적절한 형성 방법에 의해 형성될 수도 있다.
내부 금속 층(213)은, CVD, PVD, 또는 ALD와 같은 적절한 형성 방법을 사용하여, 티타늄 질화물(titanium nitride; TiN), 탄탈룸 질화물(tantalum nitride; TaN), 텅스텐(W), 또는 구리(Cu)와 같은 금속 또는 금속 함유 재료로 형성된다. 몇몇 실시형태에서, 강유전체 막(250)은, 실리콘(Si), 알루미늄(Al), 지르코늄(zirconium; Zr), 가돌리늄(gadolinium; Gd), 또는 이트륨(yttrium; Yt)으로 도핑되는 HfO2 막과 같은 도핑된 하프늄 산화물(hafnium oxide; HfO2) 막이다. 예를 들면, 도핑된 하프늄 산화물은 지르코늄으로 도핑되는 하프늄 산화물일 수도 있는데, 여기서 Hf, Zr, 및 O 사이의 원자 백분율 비율은 약 1:1:4이다. 다른 예로서, 도핑된 하프늄 산화물은 알루미늄으로 도핑되는 하프늄 산화물일 수도 있는데, 여기서 알루미늄의 원자 백분율(atomic percentage; at%)은 약 10 at% 이하, 예컨대 약 10 %이다.
몇몇 실시형태에서, FE 막(250)은 약 250 ℃의 온도에서 원자 층 퇴적(ALD)을 사용하여 형성된다. 몇몇 실시형태에서, 도핑된 HfO2 막은, 이전의 ALD 사이클에서 형성되는 산소(O)의 일분자층(monolayer)에 걸쳐 ALD 프로세스의 몇몇 사이클에서 형성되는 도펀트(예를 들면, Si, Al, Zr, Gd ,또는 Yt)와 함께, ALD를 사용하여 형성된다. 도핑되지 않은 HfO2 막을 형성하기 위한 ALD 프로세스에서, Hf의 일분자층 및 O의 일분자층 ALD 프로세스의 교대적인 퇴적 사이클(사이클로도 또한 칭해짐)에서 교대로 형성된다. 도핑된 HfO2 막을 형성하기 위해, 비도핑 ALD 프로세스에서 Hf 일분자층을 형성하기 위한 몇몇 퇴적 사이클은 도펀트(예를 들면, Si, Al, Zr, Gd, 또는 Yt) 일분자층을 형성하기 위한 퇴적 사이클로 대체된다. 예를 들면, Hf의 약간의 일분자층은 도펀트 Zr의 일분자층에 의해 대체되고, 따라서, 도핑된 HfO2 막(예를 들면, Zr이 도핑됨)은 다음의 일분자층 구조체의 반복을 포함할 수도 있다: 제1 O 일분자층, 제1 O 일분자층 위의(예를 들면, 즉, 직접 접촉하는) Hf 일분자층, Hf 일분자층 위의(예를 들면, 직접 접촉하는) 제2 O 일분자층, 및 제2 O 일분자층 위의(예를 들면, 직접 접촉하는) Zr 일분자층.
몇몇 실시형태에서, 강유전체 막(250)의 두께(T)(도 1 참조)는 약 5 nm와 약 20 nm 사이에 있다. 두께(T)가 약 5 nm보다 더 작은 경우, 형성되는 도핑된 HfO2 막의 그레인은, 랜덤 분극 방향 대신, 균일한 분극 방향을 갖는 경향이 있으며, 따라서, 도 2c에서 예시되는 다단계의 Q-V 응답을 제공하지 않는다. 다른 한편, 두께(T)가 20 nm보다 더 큰 경우, FE 막(250)은 AI/ML 하드웨어 구현에 적절한 고급 프로세스 기술에 대해 너무 두꺼울 수도 있다.
몇몇 실시형태에서, FE 막(250)의 각각의 그레인은 도핑된 HfO2를 포함한다. FE 막(250)이 형성된 이후, 게이트 전극(217)이 FE 막(250) 위에 형성되고, 약 500 ℃와 약 600 ℃ 사이의 온도에서 열 어닐링 프로세스(thermal anneal process)가 수행된다. 게이트 전극(217)은, TiN, TaN, W, Cu, 또는 등등과 같은 금속 또는 금속 함유 재료를 포함할 수도 있으며, CVD, PVD, 또는 ALD와 같은 적절한 형성 방법을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 게이트 전극(217)은 내부 금속 층(213)과 동일한 재료로 형성된다. 다른 실시형태에서, 게이트 전극(217)은 내부 금속 층(213)과는 상이한 재료로 형성된다. 몇몇 실시형태에서, ALD 프로세스 이후 퇴적된 그대로의 FE 막(250)은 비정질이고, 상기에서 논의되는 어닐링 프로세스 이후에, FE 막(250)은 결정화되어 다결정 FE 막(poly-crystal FE film)(250)을 형성한다. 특정한 이론에 제한되지 않으면서, 도핑된 HfO2 막 내의 도펀트는 랜덤 분극 방향으로 다결정 FE 막(250)을 형성하는 것을 돕는 것으로 여겨진다.
도 3은 FeFET(200)에 대한 프로그래밍 전압(221)(이것은 점진적으로 증가하는 또는 점진적으로 감소하는 전압을 갖는 복수의 전압 펄스를 포함할 수도 있음)을 추가로 예시한다. 프로그래밍 동안, 몇몇 실시형태에서, 소스 영역(207) 및 드레인 영역(205)은 전기 접지(예를 들면, 접지됨)에 커플링되고, 프로그래밍 전압(221)은 전압(예를 들면, 전압 펄스의 시퀀스)을 게이트 전극(217)에 인가한다. 도 2c에서, Q-V 곡선은 상이한 유효 보자력 장(이것은 인가되는 프로그래밍 전압(221)에 비례함)에 대응하는 다수의 분극 방향 스위칭 포인트를 갖는다는 것을 상기한다. 따라서, 프로그래밍 전압(221)의 전압(Vg)에 따라, FE 막(250)의 나머지 분극의 방향 및 강도는 상이한 값을 가질 수도 있다. FeFET(200)가 NMOS FET이고, 프로그래밍 전압(221)이 점진적으로 증가하는 포지티브 전압을 갖는 전압 펄스의 시퀀스인 예를 고려한다. 전압(Vg)이 증가함에 따라, FE 막(250)의 나머지 분극의 강도는 증가하는데, 이것은 FeFET(200)의 채널 영역으로 더 많은 전자를 끌어당기고, 그에 의해, FeFET(200)의 임계 전압(Vt)에서의 강하를 야기한다. 프로그래밍 전압(221)을 변경하는 것에 의해, 몇몇 실시형태에서, FeFET(200)의 임계 전압(Vt)은 상이한 값으로 설정(예를 들면, 프로그래밍)된다. FE 막(250)의 복수의 유효 보자력 장(예를 들면, 도 2c 참조)에 기인하여, FeFET(200)는 복수의(예를 들면, 두 개 초과) 상이한 프로그래밍 가능한 임계 전압 값을 갖는다.
몇몇 실시형태에서, FeFET(200)의 임계 전압(Vt)이 설정(예를 들면, 프로그래밍)된 이후, 전압(V)(예를 들면, 메모리 디바이스에서의 판독 전압)이 FeFET(200)의 게이트 전극(217)에 인가되는 경우, FeFET(200)의 소스 영역(207)과 드레인 영역(205) 사이에서 흐르는 전류(소스 드레인 전류로 지칭됨)는 V-Vt에 비례한다. 다시 말하면, FeFET(200)의 소스 영역(207)과 드레인 영역(205) 사이의 컨덕턴스(예를 들면, 전기 저항의 역)는, 프로그래밍 전압(221)에 의해 프로그래밍되는 임계 전압(Vt)을 조정하는 것에 의해 조정될 수도 있다. 따라서, FeFET(200)는 기능적으로 3 단자의 조정 가능한 저항기로서 고려될 수도 있는데, 이 경우, 소스 영역(207)과 드레인 영역(205) 사이에서 전류가 흐르고, 게이트 전극(217)은 저항기의 전기 저항(또는 컨덕턴스)을 조정하기 위해 사용된다. 본원에서의 논의의 용이성을 위해, FeFET(200)의 소스 영역(207)과 드레인 영역(205) 사이의 컨덕턴스는 또한, FeFET(200)의 유효 컨덕턴스, 또는 간단히 FeFET(200)의 컨덕턴스로서 지칭될 수도 있다. FE 막(250)의 복수의 유효 보자력 장(예를 들면, 도 2c 참조)에 기인하여, FeFET(200)는 복수의(예를 들면, 두 개 초과) 상이한 프로그래밍 가능한 유효 컨덕턴스 값을 갖는다.
도 4는, 일 실시형태에서의, 도 3의 FeFET(200)에 대한 임계 전압(Vt)의 변화(ΔVt로 라벨링됨) 대 프로그래밍 전압(Vg)을 예시한다. 도 4는 FeFET(200)가 N 타입 디바이스인 예를 예시한다. 도 4에서 예시되는 바와 같이, Vg가 제로로부터 점차적으로 증가하고 최소값(VA)(이것은 도 2c에서의 제1 유효 보자력 장(Ec1)와 유사한 최저 포지티브 유효 보자력 장에 대응할 수도 있음)를 통과함에 따라, 임계 전압(Vt)은, Vg 값의 범위(예를 들면, VA와 VB 사이의 범위)에 걸쳐 초기 값으로부터 감소하기 시작한다. Vg가 전압(VB)에 도달하는 경우(이것은 FE 막(250)의 가장 높은 포지티브 유효 보자력 장에 대응할 수도 있음), 임계 전압(Vt)은 최소값에 도달하고 감소를 멈춘다. 유사하게, 감소하는 네거티브 프로그래밍 전압(Vg)을 인가하는 것에 의해, 임계 전압(Vt)은 Vg 값의 범위(예를 들면, -VA와 -VB 사이의 범위)에 걸쳐 증가한다. 도 4에서 예시되는 임계 전압(Vt)에서의 점진적이고 연속적이며 실질적으로 선형적인 변화는 아날로그 NVM 시냅스를 형성하는데 특히 유리하다. 대조적으로, 균일한 Fe 막은 단지 하나의 포지티브 보자력 장(Ec1)만을 가질 수도 있고, 따라서, 임계 전압(Vt)의 변화 대 Vg 곡선은 포지티브 Vg 값에 대해 하나의 갑작스러운 단계적 변화를 나타낼 수도 있다. 이 이유 때문에, FeFET(200)를 사용하여 형성되는 비휘발성 메모리 디바이스는, 아날로그 유사 Q-V 응답(도 2c 참조) 및/또는 ΔVt 대 Vg 관계에 기인하여, 아날로그 비휘발성 메모리 디바이스로 지칭될 수도 있다.
도 5는, 일 실시형태에서의, FeFET(200)를 사용하여 구축되는 메모리 어레이(400)의 개략도를 예시한다. 도 5의 메모리 어레이(400)는 열여섯 개의 1T1FeFET 아날로그 비휘발성 메모리 셀로 형성되는 4×4 어레이인데, 여기서 T는 트랜지스터를 나타내고, FeFET는 강유전체 전계 효과 트랜지스터를 나타낸다. 도 5에서 도시되는 메모리 어레이(400)의 사이즈(예를 들면, 4×4)는 비제한적인 예이다. 해당 기술 분야에서 숙련된 자는 메모리 어레이가 임의의 다른 치수를 가질 수도 있다는 것을 쉽게 인식할 것이다.
도 5에서, 각각의 FeFET(200)는 메모리 셀을 형성하기 위해 각각의 트랜지스터(411)(스위칭 트랜지스터, 또는 스위칭 FET로도 또한 지칭됨)에 연결된다. 예를 들면, 도 5에서의 점선의 원은 메모리 셀(420)을 예시한다. 각각의 메모리 셀(420)의 경우, 스위칭 트랜지스터(411)의 소스는 FeFET(200)의 게이트에 연결된다. 도 5는 또한, 비트 라인(BL1, BL2, BL3, 및 BL4), 및 워드 라인(WL1, WL2, WL3, 및 WL4)을 추가로 예시한다. 비트 라인의 각각은, 각각의 FeFET(200)의 드레인에 연결된다. 예를 들면, 비트 라인(BL1)은 도 5의 메모리 어레이의 최상단 행에 배치되는 네 개의 FeFET(200)의 드레인에 연결된다. 워드 라인의 각각은 각각의 스위칭 트랜지스터(411)의 게이트에 연결된다. 예를 들면, 워드 라인(WL1)은 도 5에서 메모리 어레이의 최상단 행에 배치되는 네 개의 스위칭 트랜지스터(411)의 게이트에 연결된다. 또한, 도 5는 프로그래밍 라인(PRL1, PRL2, PRL3, 및 PRL4) 및 출력 라인(SL1, SL2, SL3, 및 SL4)을 예시한다. 프로그래밍 라인의 각각은 각각의 스위칭 트랜지스터(411)의 드레인에 연결되고, 출력 라인의 각각은 각각의 FeFET(200)의 소스에 연결된다. 예를 들면, 프로그래밍 라인(PRL1)은 도 5의 메모리 어레이의 동일한 열(column)(예를 들면, 가장 좌측 열)에 배치되는 네 개의 스위칭 트랜지스터(411)의 드레인에 연결되고, 출력 라인(SL1)은 도 5의 메모리 어레이의 동일한 열(예를 들면, 가장 좌측 열)에 배치되는 네 개의 FeFET(200)의 소스에 연결된다.
상기에서 논의되는 바와 같이, 각각의 메모리 셀에서의 FeFET(200)의 컨덕턴스는 프로그래밍 전압을 통해 상이한 값으로 프로그래밍될 수 있다. 도 5의 각각의 메모리 셀에서의 FeFET(200)의 컨덕턴스는 아날로그 컴퓨팅에서 승산-누산(MAC) 연산을 구현하기 위해 사용되는 4×4 매트릭스에서 엘리먼트(예를 들면, 계수)로서 역할을 할 수도 있다. FeFET(200)가 아날로그 컴퓨팅에서 아날로그 NMV 시냅스로서 어떻게 사용되는지를 설명하기 위한 예가 하기에서 논의된다.
각각의 FeFET(200)의 컨덕턴스가 상이한 값(Gi,j)으로 프로그래밍되는 예를 고려하는데, 여기서 i 및 j는 FeFET(200)가 위치하는 메모리 어레이에서의 행 번호 및 열 번호를 나타낸다. 예를 들면, 메모리 어레이(400)의 제1 행에 있는 네 개의 FeFET(200)는 컨덕턴스(G1,1, G1,2, G1,3 및 G1,4)를 갖는다. FeFET(200)의 컨덕턴스를 프로그래밍하기 위해 가중치 업데이트 동작(weight update operation)이 수행될 수도 있다. 가중치 업데이트 동작에서, i 번째 행 및 j 번째 열에 위치하는 FeFET(200)의 컨덕턴스(Gi,j)를 프로그래밍하기 위해, 워드 라인(WLi)에서 고전압이 인가되어 i 번째 행에 있는 스위칭 트랜지스터(411)를 턴온시키고, 프로그래밍 라인(PRLj)에서 프로그래밍 전압(예를 들면, 점차적으로 증가하는 또는 점차적으로 감소하는 전압 펄스의 시퀀스)이 인가되어 i 번째 행(row) 및 j 번째 열 상에서 FeFET(200)의 컨덕턴스(Gi,j)를 설정(예를 들면, 프로그래밍)한다. 여기서, 상기 예는 스위칭 트랜지스터(411)가 N 타입 디바이스이다는 것을 가정하고, 따라서 스위칭 트랜지스터(411)를 턴온시키기 위해 고전압(예를 들면, +3 V, +5 V)이 사용된다는 것을 알아야 한다.
메모리 어레이(400) 내의 모든 FeFET(200)의 컨덕턴스가 프로그래밍된 이후, 아날로그 컴퓨팅은 추론 동작(inference operation)에 의해 수행된다. 추론 동작에서, 모든 워드 라인(WL1, WL2, WL3, 및 WL4)에 고전압이 인가되어 모든 스위칭 트랜지스터(411)를 턴온시킨다. 다음으로, 예를 들면, FeFET(200)의 최대 임계 전압보다 약간 더 높은 고정 전압(예를 들면, +0.2 V, +0.3 V)일 수도 있는 판독 전압이 모든 프로그램 라인(PRL1, PRL2, PRL3, 및 PRL4)에 인가되고, 그 결과, 판독 전압은 모든 FeFET(200)의 게이트에 인가된다. 비트 라인(BL1, BL2, BL3, 및 BL4)에는 입력 전압(VI,1, VI,2, VI,3, 및 VI,4)이 각각 인가된다. 출력 라인(SL1, SL2, SL3, 및 SL4)의 하부 단부(lower end)(라벨(IO,1, IO,2, IO,3 및 IO,4)을 갖는 단부)에서 측정되는 전류는 다음에 의해 주어지는데
Figure pat00004
여기서 j = 1, 2, 3, 또는 4이다. 각각의 출력 라인(예를 들면, SL1, SL2, SL3, 또는 SL4)의 하부 단부에서 측정되는 출력 전류는 식 (1)에서 승산 및 누산 연산을 자동적으로 달성한다는 것을 알아야 한다. 특히, 프로그래밍 가능한 저항기로서 기능하는 것에 의해, 각각의 FeFET(200)는 각각의 입력 전압(예를 들면, VI,1, VI,2, VI,3, 또는 VI,4)을 각각의 출력 전류로 변환하고, 그에 의해, 디지털 승산기를 사용하지 않고도, 식 (1)에서 승산 연산을 달성한다. 또한, 메모리 어레이의 동일한 열 상에 배치되는 모든 FeFET(200)의 소스 드레인 전류는, 키르히호프의 전류 법칙(Kirchhoff's Current Law)에 의해 지시되는 바와 같이, 자연적으로 함께 가산되고, 그에 의해, 디지털 가산기를 사용하지 않고도 누산 연산을 달성한다. 따라서, 식 (1)에서의 MAC 연산은, 메모리 어레이에서 (예를 들면, 물리적 법칙에 의해 지시되는 바와 같은) 디바이스의 아날로그 속성(property)을 사용하는 것에 의해 달성된다.
FE 막(250)을 사용하여 형성되는 아날로그 NVM 시냅스의 추가적인 실시형태가 이하에 개시된다. 특히, FE 막(250)을 사용하여 구축되는 강유전체 터널 접합(FTJ) 및 그러한 FTJ를 사용하여 구축되는 비휘발성 메모리 디바이스가 개시된다.
FTJ는 2 단자 디바이스이고, 두 개의 전기 전도성 층(예를 들면, 상부(top) 전극 및 하부(bottom) 전극) 사이에 강유전체 막을 개재하는 것에 의해 형성될 수도 있는데, 여기서 두 개의 전기 전도성 층은 FTJ 디바이스의 두 개의 단자로서 기능한다. 강유전체 막의 전기적 분극 방향은 강유전체 막에 인가되는 전계에 의해 스위칭될 수 있다. FTJ의 터널링 전기저항(TER)으로도 또한 칭해지는 FTJ의 전기 저항은 강유전체 막의 전기적 분극의 방위에 의해 결정된다. 예를 들면, 균일한 분극 방향을 갖는 강유전체 막을 구비하는 종래의 FTJ의 경우, 강유전체 막 양단의 정전기 전위(예를 들면, 전압) 프로파일을 변화시키는 것에 의해, FTJ는 고 저항 상태(high-resistance state; HRS)로부터 저 저항 상태(low-resistance state; LRS)로, 또는 그 반대로 변할 수도 있다. 본 개시의 강유전체 막(250)이 많은 상이한 분극 방향 스위칭 포인트를 가지기 때문에(예를 들면, 도 2c 참조), 본 개시의 강유전체 막(250)을 사용하여 형성되는 FTJ의 TER은, 상이한 프로그래밍 전압을 인가하는 것에 의해 프로그래밍 가능한 많은 상이한 값을 갖는다. 예를 들면, TER은, 점진적으로 증가하는 또는 점진적으로 감소하는 전압을 갖는 프로그래밍 전압에 의해 설정(예를 들면, 프로그래밍)될 수도 있다.
도 6a 및 도 6b는, 일 실시형태에서의, 강유전체 터널 접합(FTJ)(102)을 포함하는 디바이스(100)의 단면도를 예시한다. 도 6b는 도 6a에서의 단면 B-B를 따르는 디바이스(100)의 단면도를 예시하고, 도 6a는 도 6b에서의 단면 A-A를 따르는 디바이스(100)의 단면도를 예시한다. 명확성을 위해, 디바이스(100)의 모든 피쳐가 도 6a 및 도 6b에서 예시되는 것은 아니며, 도 6a 및 도 6b는 형성되는 디바이스의 일부만을 예시할 수도 있다는 것을 알아야 한다. 또한, 디바이스(100)의 상이한 피쳐 사이의 관계(예를 들면, 위치, 사이즈)를 예시하기 위해, 단면 B-B를 따라 보이지 않는 몇몇 피쳐(예를 들면, 105, 103)가 도 6b에서 점선으로 또한 예시된다.
도 6a를 참조하면, 디바이스(100)는 기판(131), 기판(131) 위의 유전체 층(135), 유전체 층(135) 위의 FTJ(102), 유전체 층(135) 위의 유전체 층(117 및 119), 비아(111/113), 및 전도성 라인(115A/115B)을 포함한다. FTJ(102)는 하부 전극(101)(또한 하부 금속 층으로 지칭될 수도 있음), 유전체 층(103), 내부 금속 층(105)(내부 게이트로 또한 지칭됨), 강유전체 막(250)(강유전체 층으로 또한 지칭됨), 및 상부 전극(109)(상부 금속 층으로 또한 지칭됨)을 포함한다.
도 6a는 기판(131) 내에 또는 기판 상에 형성되는 전도성 피쳐(133)를 추가로 예시한다. 예시된 실시형태에서, 전도성 피쳐(133)는 비아(137)에 의해 FTJ(102)의 하부 전극(101)에 전기적으로 커플링되는 트랜지스터이다. 도 6a의 예에서, 비아(137)는 유전체 층(135)을 통해 연장되고 하부 전극(101)을 트랜지스터(133)의 드레인에 전기적으로 커플링한다. 따라서, 디바이스(100)는 1T1FTJ 구조체를 갖는 메모리 디바이스(예를 들면, 비휘발성 메모리 디바이스)의 메모리 셀일 수도 있는데, 여기서 T는 트랜지스터를 나타내고, FTJ는 강유전체 터널 접합을 나타낸다. 디바이스(100) 및 디바이스(100)를 형성하는 방법의 세부 사항이 이하에서 논의된다.
기판(131)은, 도핑된 또는 도핑되지 않은 실리콘, 또는 반도체 온 인슐레이터(SOI) 기판의 활성 층과 같은, 반도체 기판일 수도 있다. 반도체 기판은 다른 반도체 재료, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수도 있다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판이 또한 사용될 수도 있다. 트랜지스터(133), 다이오드, 커패시터, 저항기, 등등과 같은 디바이스는 기판(131) 내에 및/또는 상에 형성될 수도 있고, 예를 들면, 기판(131) 위의 하나 이상의 유전체 층 내의 금속화 패턴(metallization pattern)에 의해 형성되는 인터커넥트 구조체에 의해 인터커넥트될 수도 있다. 도 6a는 FTJ(102) 및 트랜지스터(133)를 포함하는 디바이스의 일부만을 예시할 수도 있다.
층간 유전체(interlayer dielectric; ILD) 층일 수도 있는 유전체 층(135)은 기판(131) 위에 형성된다. 유전체 층(135)은, 폴리벤조옥사졸(polybenzoxazole; PBO), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene; BCB), 또는 등등과 같은 폴리머; 실리콘 질화물 또는 등등과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 또는 등등과 같은 산화물; 또는 이들의 조합일 수도 있으며, 예를 들면, 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD), 또는 등등에 의해 형성될 수도 있다. 다음으로, 비아(137)가 유전체 층(135)에 형성되어, 예를 들면, 트랜지스터(133)의 드레인에 전기적으로 커플링된다. 비아(137)는 유전체 층(135) 내에 개구를 형성하고 개구를 전기 전도성 재료(예를 들면, 구리, 텅스텐, 또는 등등)로 충전하는 것에 의해 형성될 수도 있다.
다음으로, 하부 전극(101)이 유전체 층(135) 위에 형성된다. 하부 전극(101)은 전기 전도성 재료로 형성된다. 도 6a의 예에서, 하부 전극(101)은 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 등등과 같은 금속 또는 금속 함유 재료로 형성된다. 하부 전극(101)의 두께는, 한 예로서, 약 5 nm와 약 30 nm 사이에 있을 수도 있다. 하부 전극(101)을 형성하기 위해, 원자 층 퇴적(ALD)과 같은 적절한 형성 방법이 사용될 수도 있다.
다음으로, 유전체 층(103) 및 내부 금속 층(105)이 하부 전극(101) 위에 연속적으로 형성된다. 몇몇 실시형태에서, 유전체 층(103)은 실리콘 산화물 층이다. 몇몇 실시형태에서, 유전체 층(103)은, 약 3.9와 약 25 사이와 같은 3.9보다 더 큰 유전 상수(K) 값을 갖는 고유전율 유전체 재료로 형성된다. 고유전율 유전체 재료의 예는, 하프늄 산화물(예를 들면, HfO2), 지르코늄 산화물(zirconium oxide)(예를 들면, ZrO2), 실리콘 질화물(예를 들면, SiN), 및 란탄 산화물(lanthanum oxide)(예를 들면, La2O3)을 포함한다. 몇몇 실시형태에서, 유전체 층(103)의 두께는 약 2 nm 미만, 예컨대 약 1 nm이다. 유전체 층(103)을 형성하기 위해, ALD와 같은 적절한 퇴적 방법이 사용될 수도 있다.
내부 금속 층(105)은 전기 전도성 재료(예를 들면, Cu, W, TiN, TaN)로 형성되고, 하부 전극(101)과 동일한 재료 또는 상이한 재료로 형성될 수도 있다. 내부 금속 층(105)을 형성하기 위해, ALD와 같은 적절한 퇴적 방법이 사용될 수도 있다. 몇몇 실시형태에서, 내부 금속 층(105)의 두께는 약 5 nm와 약 30 nm 사이에 있다.
다음으로, 유전체 층(103) 및 내부 금속 층(105)은, 예를 들면, 동일한 패턴화 마스크(patterning mask)를 사용하여 패턴화된다. 다시 말하면, 몇몇 실시형태에서, 단일의 패턴화 프로세스가 사용되어 유전체 층(103) 및 내부 금속 층(105) 둘 모두를 패턴화한다. 유전체 층(103) 및 내부 금속 층(105)을 패턴화하기 위해, 플라즈마 에칭 프로세스(plasma etching process)와 같은 이방성 에칭 프로세스(anisotropic etching process)가 사용될 수도 있다. 패턴화 프로세스는 유전체 층(103)의 일부 및 내부 금속 층(105)의 일부를 제거하고, 하부 전극(101)의 일부를 노출시킨다. 패턴화 프로세스 이후, 도 6a 및 도 6b에서 예시되는 바와 같이, 유전체 층(103)의 나머지 부분 및 내부 금속 층(105)의 나머지 부분은 동일한 사이즈(예를 들면, 동일한 길이, 폭, 및 표면적)를 갖는다. 예를 들면, 도 6b에서 도시되는 바와 같이, 내부 금속 층(105) 및 유전체 층(103)은 상면도에서 동일한 표면적을 가지며, 따라서, 이들의 경계(예를 들면, 측벽)는 완전히 중첩된다.
도 6a를 다시 참조하면, 유전체 층(103) 및 내부 금속 층(105)이 패턴화된 이후, 강유전체 층(250) 및 상부 전극(109)이 내부 금속 층(105) 위에서 연속적으로 형성된다. 디바이스(100)의 강유전체 층(250)의 재료 및 형성 방법은 상기에서 논의되는 FeFET(200)의 강유전체 막(250)과 동일하거나 또는 유사하며, 따라서, 세부 설명은 반복하지 않을 수도 있다. 예를 들면, 강유전체 층(250)은, 도핑된 하프늄 산화물과 같은 적절한 강유전체 재료로 형성된다. 도핑된 하프늄 산화물은 Si, Al, Zr, Gd 또는 Yt이 도핑되는 하프늄 산화물일 수도 있다. 한 예로서, 도핑된 하프늄 산화물은 지르코늄으로 도핑되는 하프늄 산화물일 수도 있는데, 이 경우, Hf, Zr, 및 O 사이의 원자 백분율 비율은 약 1:1:4이다. 다른 예로서, 도핑된 하프늄 산화물은 알루미늄으로 도핑되는 하프늄 산화물일 수도 있는데, 이 경우, 알루미늄의 원자 백분율(at%)은 약 10 at% 미만, 예컨대 약 10 at%이다. 강유전체 층(250)은 약 5 nm와 약 20 nm 사이의 두께를 가질 수도 있다.
상부 전극(109)은 Cu, W, TiN, TaN, 또는 등등과 같은 전기 전도성 재료로 형성되고, 하부 전극(101)과 동일한 재료로 형성될 수도 있다. 몇몇 실시형태에서, 상부 전극(109)은 하부 전극(101)과는 상이한 재료로 형성된다. 몇몇 실시형태에서, 상부 전극(109)의 두께는 약 10 nm와 약 30 nm 사이에 있다. 상부 전극(109)을 형성하기 위해, ALD와 같은 적절한 퇴적 방법이 사용될 수도 있다.
상부 전극(109) 및 강유전체 층(250)이 형성된 이후, 상부 전극(109) 및 강유전체 층(250)은, 예를 들면, 동일한 패턴화 마스크를 사용하여 패턴화된다. 다시 말하면, 몇몇 실시형태에서, 단일의 패턴화 프로세스가 사용되어 상부 전극(109) 및 강유전체 층(250) 둘 모두를 패턴화한다. 상부 전극(109) 및 강유전체 층(250)을 패턴화하기 위해, 플라즈마 에칭 프로세스와 같은 이방성 에칭 프로세스가 사용될 수도 있다. 패턴화 프로세스는 상부 전극(109)의 일부 및 강유전체 층(250)의 일부를 제거하고, 내부 금속 층(105)의 일부를 노출시킨다. 패턴화 프로세싱 이후, 도 6a 및 도 6b에서 예시되는 바와 같이, 상부 전극(109)의 나머지 부분 및 강유전체 층(250)의 나머지 부분은 동일한 사이즈(예를 들면, 동일한 길이, 폭, 및 표면적)를 갖는다. 예를 들면, 도 6b에서 도시되는 바와 같이, 상부 전극(109) 및 강유전체 층(250)은 상면도에서 동일한 표면적을 가지며, 따라서, 이들의 경계(예를 들면, 측벽)는 완전히 중첩된다.
도 6b에서 예시되는 바와 같이, 상부 전극(109)의 면적(A1)은 내부 금속 층(105)의 면적(A2)보다 더 작다. 몇몇 실시형태에서, 상부 전극(109)의 면적(A1)과 내부 금속 층(105)의 면적(A2) 사이의 비율은 약 1/100과 약 1/5 사이, 예컨대 약 1/30이다. 본원의 논의에서, 상부 전극(109), 강유전체 층(250) 및 내부 금속 층(105)은 제1 커패시터로 지칭될 수도 있는데, 이 경우, 상부 전극(109) 및 내부 금속 층(105)은 제1 커패시터의 플레이트(예를 들면, 각각, 상부 플레이트 및 하부 플레이트)로 간주되고, 강유전체 층(250)은 제1 커패시터의 플레이트 사이의 유전체 층으로 간주된다. 제1 커패시터의 면적(예를 들면, 플레이트 면적)은 상부 전극(109)의 면적에 의해 결정되며, 따라서, A1이다. 상부 전극(109), 강유전체 층(250), 및 내부 금속 층(105)은 일괄적으로 MFM 구조체 또는 MFM 커패시터로 지칭될 수도 있는데, 여기서 M은 (예를 들면, 층(109) 또는 층(105)의) 금속 재료를 나타내고, F는 (예를 들면, 층(250))의 강유전체 재료를 나타낸다.
유사하게, 내부 금속 층(105), 유전체 층(103), 및 하부 전극(101)은 제2 커패시터로 지칭될 수도 있고, 제2 커패시터의 면적(예를 들면, 플레이트 면적)은 내부 금속 층(105)의 면적에 의해 결정되고, 따라서, A2이다. 내부 금속 층(105), 유전체 층(103), 및 하부 전극(101)은 일괄적으로 MIM 구조체 또는 MIM 커패시터로 지칭될 수도 있는데, 여기서 M은 (예를 들면, 층(105) 또는 층(101)의) 금속 재료를 나타내고, I는 (예를 들면, 층(103)의) 유전체 재료를 나타낸다. 따라서, 도 6a의 FTJ(102)는 MFMIM FTJ 또는 MFMIM 구조체로 지칭될 수도 있다. FTJ(102)는, 하부 전극(101) 및 상부 전극(109)이 FTJ(102)의 두 개의 단자로서 기능하는 2 단자 디바이스이다.
계속 도 6a를 참조하면, 다음으로, SiO2, SiN, 저유전율 유전체 재료, 또는 등등과 같은 유전체 층(117)이 하부 전극(101) 위에 그리고 FTJ(102) 위에 형성된다. 유전체 층(117)을 형성하기 위해 CVD, PVD, 또는 등등과 같은 적절한 퇴적 방법이 사용될 수도 있다. 비아(111)는 유전체 층(117)의 상부 표면으로부터 유전체 층(117) 안으로 연장하도록, 그리고 상부 전극(109)에 전기적으로 커플링되도록 형성된다. 다른 비아(113)는, 유전체 층(117)의 상부 표면으로부터 유전체 층(117) 안으로 연장하도록, 그리고 하부 전극(101)에 전기적으로 커플링되도록 형성된다.
다음으로, 유전체 층(119)이 유전체 층(117) 위에 형성되고, 전도성 라인(115A, 115B)(예를 들면, 구리 라인)이 유전체 층(119)에 형성된다. 유전체 층(119)은 유전체 층(117)과 동일한 또는 유사한 재료를 포함할 수도 있고, 동일한 또는 유사한 형성 방법을 사용하여 형성될 수도 있고, 따라서, 세부 설명은 반복하지 않는다. 전도성 라인(115A 및 115B)은 다마신 프로세스(damascene process)와 같은 임의의 적절한 방법을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 전도성 라인(115A/115B) 및 비아(111/113)는 이중 다마신 프로세스에서 함께 형성되는데, 이 경우, 유전체 층(117 및 119)은 하나의 층으로서 함께 형성될 수도 있다. 도 6a의 예에서, 전도성 라인(115A 및 115B)은 비아(111 및 113)에 각각 전기적으로 커플링된다. 전도성 라인(115A 및 115B)은 FTJ(102)의 두 개의 단자(예를 들면, 상부 전극(109) 및 하부 전극(101))에 대한 전기적 연결을 제공한다. 몇몇 실시형태에서, FTJ(102)의 하부 전극(101)이, 예를 들면, 비아(137)를 통해 트랜지스터(133)의 드레인에 전기적으로 커플링되기 때문에, 따라서, 비아(113) 및 전도성 라인(115B)은 생략될 수도 있다.
해당 기술 분야에서 숙련된 자는 쉽게 인식하는 바와 같이, 디바이스(100)의 제조를 완료하기 위해, 추가적인 유전체 층 및 전도성 피쳐(예를 들면, 비아, 전도성 라인)의 형성과 같은 추가적인 프로세싱이 수행될 수도 있고, 따라서, 세부 사항은 본원에서 논의되지 않는다. 또한, 명확성을 위해, 디바이스(100)의 모든 피쳐가 도 6a 및 도 6b에서 예시되는 것은 아니다. 예를 들면, 트랜지스터(133)의 게이트 및 소스에 대한 전기적 연결뿐만 아니라, 디바이스(100)의 다른 컴포넌트(예를 들면, 다른 트랜지스터, 저항기, 다이오드, 커패시터, 인덕터, 또는 등등) 및 이들의 전기적 연결은 도 6a 및 도 6b에서 예시되지 않는다.
도 6b에서 예시되는 FTJ(102)의 다양한 층(예를 들면, 109, 250, 105, 103)의 직사각형 형상은 비제한적인 예이다. 정사각형, 원, 다각형, 또는 등등과 같은 다른 형상도 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
FTJ(102)(및 이하에 개시되는 다른 FTJ)의 개시된 구조체는 많은 이점을 갖는다. 이점을 인식하기 위해, 도 6a의 FTJ(102)와 유사하지만 그러나 내부 금속 층(105)이 없는 기준 FTJ를 고려한다. 또한, 기준 FTJ는 상부 전극(109), 강유전체 층(250), 및 유전체 층(103)에 대해 동일한 사이즈(예를 들면, 상면도에서 동일한 표면적)를 갖는다. 강유전체 층의 분극 방향을 스위칭하기 위한 통상적인 전기적 변위 필드(displacement field; D 필드)가 약 30 μC/cm2이기 때문에, 그리고 기준 FTJ의 구조체가 유전체 층(예를 들면, 103)에서 유사한 D 필드로 나타나기 때문에, 그러한 D 필드는, 통상적으로 약 1 μC/cm2의 파괴 D 필드(breakdown D field)를 갖는 유전체 층의 파괴를 야기할 수도 있다. FTJ에서의 유전체 층의 파괴는 소정의 FTJ의 열악한 내구성에 기여할 수도 있다.
개시된 실시형태에서, 내부 금속 층(105)을 갖는 것에 의해, 그리고 상부 전극(109)의 면적(A1)을 내부 금속 층(105)의 면적(A2)보다 더 작게 설계하는 것에 의해, 유전체 층(103)의 파괴가 완화되거나 또는 방지되고(하기의 논의 참조), 따라서 FTJ의 내구성이 향상된다.
내부 금속 층(105)이 상부 전극(109)과 하부 전극(101) 사이에 삽입된 상태에서, FTJ(102)는 직렬로 커플링되는 두 개의 커패시터로 간주될 수도 있는데, 이 경우, 두 개의 커패시터는, 상부 전극(109), 강유전체 층(250), 및 내부 금속 층(105)을 포함하는 제1 커패시터(예를 들면, MFM 커패시터), 및 내부 금속 층(105), 유전체 층(103), 및 하부 전극(101)을 포함하는 제2 커패시터(예를 들면, MIM 커패시터)이다. 상부 전극(109)의 더 작은 면적(A1)은 제1 커패시터의 커패시턴스가 제2 커패시터의 커패시턴스보다 더 작은 것으로 귀결될 수도 있다. 제1 커패시터 및 제2 커패시터가 직렬로 커플링되기 때문에, 기술 분야에서 숙련된 자는, 상부 전극(109)과 하부 전극(101) 사이에 인가되는 주어진 전압(V)에 대해, (더 작은 커패시턴스를 갖는) 제1 커패시터가 제2 커패시터보다 더 큰 전압 강하를 경험한다는(예를 들면, 떠맡는다는) 것을 쉽게 인식할 것이다. 다시 말하면, 제1 커패시터는 제2 커패시터보다 전압(V)의 더 큰 비율을 떠맡고, 결과적으로, 제2 커패시터 양단의(예를 들면, 내부 금속 층(105)과 하부 전극(101) 사이의) 전압 강하는 감소된다. 제2 커패시터에서의 감소된 전압 강하는 유전체 층(103)에서 감소된 D 필드로 나타나는데, 이것은 결국에는 유전체 층(103)의 파괴를 감소시키거나 또는 방지한다.
또한, 강유전체 층(250)이 미리 결정된 프로그래밍 전압(예를 들면, FTJ(102)의 TER을 설정 또는 변경하기 위한 전압)을 가지기 때문에, 그리고 제1 커패시터가 (더 작은 커패시턴스에 기인하여) 전압(V)의 더 큰 비율을 떠맡기 때문에, FTJ(102) 양단에 인가되는 더 작은 전압(V)은, 예를 들면, 제1 커패시터 및 제2 커패시터 각각이 전압(V)의 50 %를 공유하는 기준 설계와 비교하여, 강유전체 층(250)에 미리 결정된 프로그래밍 전압을 제공하기에 충분할 수도 있다. 다시 말하면, 개시된 실시형태는 FTJ(102)에 대해 더 낮은 프로그래밍 전압(V)을 허용한다. 더 낮은 프로그래밍 전압(V)은 FTJ(102) 및/또는 FTJ(102)를 사용하여 형성되는 메모리 디바이스의 전력 소비를 유리하게 감소시킬 수도 있다.
유전체 층(103)으로서 고유전율 유전체 재료의 사용은 FTJ(102)의 성능을 추가로 향상시킨다. 이것은, 동일한 D 필드에 대해, 유전체 층(103)에서의 전계(electrical field; E-field; E 필드)가 유전체 층(103)의 K 값에 반비례하기 때문이다. 따라서, (고유전율 유전체 재료의 사용에 기인하는) 더 높은 K 값은 유전체 층(103)에서의 감소된 E 필드로 나타나는데, 이것은 유전체 층(103)의 파괴를 방지하거나 또는 감소시키는 것을 돕는다. 더 높은 K 값은 유전체 층(103)에 대한 더 낮은 파괴 E 필드로 나타날 수도 있다는 것을 알아야 한다. 그러나, 고유전율 유전체 재료의 사용에 기인하는 E 필드에서의 감소가 파괴 E 필드에서의 감소보다 더 큰 경우라면, 유전체 층(103)에 대해 고유전율 유전체 재료를 사용하는 것은 성능 이득을 제공한다(예를 들면, 유전체 층(103)의 파괴를 감소시킨다).
도 7은, 일 실시형태에서의, FTJ(102A)를 포함하는 디바이스(100A)(예를 들면, 메모리 디바이스)의 단면도를 예시한다. 간략화를 위해, 디바이스(100A)의 모든 피쳐가 예시되는 것은 아니다. 도 7에서의 FTJ(102A)는 도 6a의 FTJ(102)와 유사하지만, 그러나, FTJ(102A)의 하부 전극은, 도 6a의 금속 또는 금속 함유 재료 대신, 강하게 도핑된 기판(121)이다. 몇몇 실시형태에서, 강하게 도핑된 기판(121)은 도펀트(예를 들면, 붕소, 인, 또는 비소)가 도핑되는 반도체 기판(예를 들면, 실리콘, 실리콘-게르마늄, 게르마늄, 또는 등등)이다. 도펀트의 농도는, 한 예로서, 약 1019 cm-3와 약 1021 cm-3 사이에 있을 수도 있다. 강하게 도핑된 기판(121) 내의 도펀트에 기인하여, 강하게 도핑된 기판(121)은, 예시된 실시형태에서, 전기적 전도성이 있다. 예를 들면, 강하게 도핑된 기판(121)의 전기 저항률(electrical resistivity)은 0.1 mΩ-cm와 약 10 mΩ-cm 사이에 있다. 강하게 도핑된 기판(121)의 두께는 약 100 nm와 약 100 ㎛ 사이에 있다. 몇몇 실시형태에서, 강하게 도핑된 기판(121)은 다른 기판 위의 도핑된 반도체 층, 또는 기판의 도핑된 상부 부분이다.
도 7은, 기판의 활성 영역(122)으로부터 하부 전극(121)을 분리하는, 얕은 트렌치 분리(shallow trench isolation; STI) 영역과 같은 분리 영역(127)을 추가로 예시한다. 또한, 도 7은 활성 영역(122)에 형성되는 트랜지스터(133)를 예시한다. 비아(113) 및 전도성 라인(115B)은 FTJ(102A)의 하부 전극(121)을 트랜지스터(133)와 전기적으로 커플링한다. 예를 들면, 트랜지스터(133) 위의 비아(113)는 트랜지스터(133)의 드레인에 전기적으로 커플링된다. 따라서, 도 7은 1T1FTJ 구조체를 갖는 메모리 디바이스(예를 들면, 메모리 셀)의 일부를 예시한다. 도 7에서 도시되는 트랜지스터(133)와 FTJ(102A) 사이의 전기적 연결은 예에 불과하며, 다른 전기적 연결도 또한 가능하며 본 개시의 범위 내에 완전히 포함되도록 완전히 의도된다.
도 7에서, 상부 전극(109), 강유전체 층(250) 및 내부 금속 층(105)은 MFM 구조체를 형성한다. 내부 금속 층(105), 유전체 층(103), 및 강하게 도핑된 기판(121)은 MIS 구조체를 형성하는데, 여기서 M은 금속을 나타내고, I는 유전체 재료를 나타내며, S는 기판을 나타낸다. FTJ(102A)는 또한 MFMIS 구조체 또는 MFMIS FTJ로서 지칭될 수도 있다.
FTJ(102)와 유사하게, FTJ(102A)의 상부 전극(109)의 면적(A1)은 FTJ(102A)의 내부 금속 층(105)의 면적(A2)보다 더 작다. 몇몇 실시형태에서, 면적(A1)과 면적(A2) 사이의 비율은 약 1/100과 약 1/5 사이, 예컨대 약 1/30이다. FTJ(102A)의 다른 층의 치수는 FTJ(102)의 것과 동일하거나 또는 유사하다. 예를 들면, 도 7에서의 유전체 층(103)의 두께는 약 2 nm 미만, 예컨대 1 nm이다. 도 7에서의 강유전체 층(250)의 두께는 약 5 nm와 약 20 nm 사이에 있다.
도 8은, 일 실시형태에서의, FTJ(102B)를 갖는 디바이스(100B)(예를 들면, 메모리 디바이스)의 단면도를 예시한다. FTJ(102B)는 FTJ(102)와 유사하지만, 그러나 제2 커패시터는 삼차원(3D) MIM 구조체를 갖는다. 특히, 하부 전극(101)은 유전체 층(135) 위로 돌출되는 금속 핀(metal fin)으로서 형성된다. 몇몇 실시형태에서, 하부 전극(101)은, 유전체 층(135) 위에 금속 또는 금속 함유 재료(예를 들면, Cu, W, TiN, TaN, 또는 등등)의 층을 퇴적하고, 그 다음, 예를 들면, 이방성 에칭 프로세스를 사용하여, 퇴적된 층을 패턴화하여 금속 핀을 형성하는 것에 의해 형성된다. 도 8의 예에서, 하부 전극(101)의 금속 핀 구조체는 약 5 nm와 약 15 nm 사이의 폭(W), 및 약 10 nm와 약 50 nm 사이의 높이(H)를 갖는다.
일단 금속 핀 구조체가 형성되면, 유전체 층(103)은, ALD와 같은 적절한 퇴적 방법을 사용하여, 하부 전극(101)(예를 들면, 금속 핀)의 측벽 위에 그리고 상부 표면 위에 컨포멀하게(conformally) 형성된다. 유전체 층(103)(예를 들면, SiO2)의 두께는 약 2 nm 미만, 예컨대 약 1 nm이다. 다음으로, 내부 금속 층(105)은 유전체 층(103) 위에 컨포멀하게 형성되고 하부 전극(101)의 측벽을 따라 그리고 상부 표면을 따라 연장된다.
3D MIM 구조체의 구조체에 기인하여, 내부 금속 층(105)의 면적(A2)(또는 유전체 층(103)의 면적)은 하부 전극(101)의 측벽을 따르는 그리고 상부 표면을 따르는 면적을 포함한다는 것을 알아야 한다. 결과적으로, 도 6a의 FTJ(102)에서의 제2 커패시터의 평면형 MIM 구조체와 비교하여, 도 8의 FTJ(102B)는 기판(131) 위에서 더 작은 풋프린트를 가지면서 내부 금속 층(105)에 대해 동일한 면적(A2)을 달성할 수 있다. 이것은 디바이스(100B)에 대한 더 높은 집적 밀도를 허용한다.
내부 금속 층(105)이 형성된 이후, 유전체 층(117)은 유전체 층(135) 위에 그리고 제2 커패시터(예를 들면, 101, 103, 및 105) 주위에 형성된다. 유전체 층(117)에 대한 평면의 상부 표면을 달성하기 위해 그리고 내부 금속 층(105)의 상부 표면을 노출시키기 위해, 화학적 기계적 평탄화(chemical mechanical planarization; CMP)와 같은 평탄화 프로세스가 수행될 수도 있다.
다음으로, 강유전체 층(250) 및 상부 전극(109)이 내부 금속 층(105) 위에 연속적으로 형성되고, 도 6a의 디바이스(100)에 대한 프로세싱과 유사하게, 강유전체 층(250)의 일부 및 상부 전극(109)의 일부를 제거하기 위해 패턴화 프로세스가 수행된다. 다음으로, 유전체 층(117) 위에, 유전체 층(117)과 동일한 재료일 수도 있는 유전체 층(118)이 형성된다. 유전체 층(118)의 재료 및/또는 형성 방법에 따라, 유전체 층(118 및 117) 사이에 계면(117F)이 존재할 수도 있거나 또는 존재하지 않을 수도 있다. 다음으로, FTJ(102B)의 상부 전극(109)에 전기적으로 커플링하도록 비아(111) 및 전도성 라인(115)이 형성된다. 도 8의 예에서, FTJ(102B)의 하부 전극(101)은, 예를 들면, 비아(137)에 의해 트랜지스터(133)의 드레인에 전기적으로 커플링된다는 것을 알아야 한다. 도 8에서 도시되는 트랜지스터(133)와 FTJ(102B) 사이의 전기적 연결은 예에 불과하며, 다른 전기적 연결도 또한 가능하며 본 개시의 범위 내에 완전히 포함되도록 완전히 의도된다.
도 8의 예에서, FTJ(102B)의 제1 커패시터는 평면의 MFM 구조체를 가지는데, 이것은 상부 전극(109), 강유전체 층(250), 및 내부 금속 층(105)의 수평 부분(예를 들면, 유전체 층(103)의 상부 표면을 따르는 부분)을 포함한다. FJT(102B)의 제2 커패시터는 삼차원 MIM 구조체를 가지는데, 이것은 내부 금속 층(105), 유전체 층(103), 및 하부 전극(101)(예를 들면, 금속 핀)을 포함한다. FTJ(102B)는 3D MFMIM 구조체를 갖는 것으로서 또는 3D MFMIM FTJ로서 참조될 수도 있다.
FTJ(102)와 유사하게, FTJ(102B)의 상부 전극(109)의 면적(A1)은 FTJ(102B)의 내부 금속 층(105)의 면적(A2)보다 더 작다. 몇몇 실시형태에서, 상부 전극(109)의 면적(A1)과 내부 금속 층(105)의 면적(A2) 사이의 비율은 약 1/100과 약 1/5 사이, 예컨대 약 1/30이다. FTJ(102B)의 다른 층의 치수는 FTJ(102)의 것과 동일하거나 또는 유사하다. 예를 들면, 도 8에서의 유전체 층(103)의 두께는 약 2 nm 미만, 예컨대 1 nm이다. 도 8에서의 강유전체 층(250)의 두께는 약 5 nm 와 약 20 nm 사이에 있다.
도 9는, 일 실시형태에서의, FTJ(102C)를 갖는 디바이스(100C)(예를 들면, 메모리 디바이스)의 단면도를 예시한다. FTJ(102C)는 FTJ(102B)와 유사하지만, 그러나, FTJ(102C)의 하부 전극(121)은, 금속 또는 금속 함유 재료 대신, 강하게 도핑된 기판이며, 그 하부 전극(121)은 기판(125) 위로 돌출되는 핀 구조체를 갖는다. 예시된 실시형태에서, 하부 전극(121)은 기판(125)에 연결되는데, 기판(125)도 또한 강하게 도핑된 기판이다. 다시 말하면, 도 9에서의 하부 전극(121) 및 기판(125)은 동일한 강하게 도핑된 반도체 재료로 형성된다. 몇몇 실시형태에서, 하부 전극(121)의 핀 구조체는, 예를 들면, 이방성 에칭 프로세스를 사용하여 강하게 도핑된 반도체 재료를 패턴화하는 것에 의해 형성된다. 강하게 도핑된 반도체 재료(예를 들면, 121 및 125)의 조성은, 도 7의 강하게 도핑된 기판(121)의 조성과 동일하거나 또는 유사하며, 따라서, 여기서는 세부 설명이 반복되지 않는다. 몇몇 실시형태에서, 하부 전극(121)의 핀 구조체의 폭(W)은 약 5 nm와 약 15 nm 사이에 있고, 하부 전극(121)의 핀 구조체의 높이(H)는 약 10 nm와 약 50 nm 사이에 있다.
도 9를 참조하면, 하부 전극(121)이 형성된 이후, 유전체 층(123)이 기판(125) 위에 그리고 하부 전극(121) 주위에 형성된다. 유전체 층(123)의 재료 및 형성 방법은 유전체 층(117)의 것과 동일하거나 또는 유사할 수도 있으며, 따라서, 세부 설명은 반복하지 않는다. 몇몇 실시형태에서, 유전체 층(123)은 생략된다. FTJ(102C), 비아(111/113), 도전 라인(115A/115B), 및 유전체 층(117/118/119)의 다른 층을 형성하기 위한 후속하는 프로세싱은, 상기에서 설명되는 것과 동일하거나 또는 유사하며, 따라서, 여기서는 세부 설명이 반복되지 않는다. 도 9에서 도시되는 트랜지스터(133)와 FTJ(102C) 사이의 전기적 연결은 예에 불과하며, 다른 전기적 연결도 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
하부 전극(121), 유전체 층(103), 및 내부 금속 층(105)을 포함하는 도 9에서의 FTJ(102C)의 제2 커패시터는 3D MIS 구조체를 갖는다는 것을 알아야 한다. 내부 금속 층(105)(의 수평 부분), 강유전체 층(250), 및 상부 전극(109)을 포함하는 FTJ(102C)의 제1 커패시터는 평면의 MFM 구조체를 갖는다. FTJ(102C)는 3D MFMIS 구조체를 갖는 것으로 또는 3D MFMIS FTJ로서 참조될 수도 있다. FTJ(102B)에 대한 상기의 논의와 유사하게, FTJ(102C)의 제2 커패시터의 3D MIS 구조체는, 기판(125) 위에서 작은 풋프린트를 가지면서 내부 금속 층(105)에 대한 큰 면적(A2)(예를 들면, 하부 전극(121)의 측벽 및 상부 표면을 따르는 면적)을 허용하는데, 이것은 메모리 어레이(400)에 대한 더 높은 집적 밀도를 허용한다.
FTJ(102B)와 유사하게, FTJ(102C)의 상부 전극(109)의 면적(A1)은 FTJ(102C)의 내부 금속 층(105)의 면적(A2)보다 더 작다. 몇몇 실시형태에서, 상부 전극(109)의 면적(A1)과 내부 금속 층(105)의 면적(A2) 사이의 비율은 약 1/100과 약 1/5 사이, 예컨대 약 1/30이다. FTJ(102C)의 다른 층의 치수는 FTJ(102)의 것과 동일하거나 또는 유사하다. 예를 들면, 도 9에서의 유전체 층(103)의 두께는 약 2 nm 미만, 예컨대 1 nm이다. 도 9에서의 강유전체 층(250)의 두께는 약 5 nm와 약 20 nm 사이에 있다.
도 10은, 일 실시형태에서의, FTJ를 사용하여 형성되는 메모리 어레이(500)의 개략도를 예시한다. 도 10의 메모리 어레이(500)는, 열여섯 개의 1T1FTJ 아날로그 비휘발성 메모리 셀로 형성되는 4×4 어레이인데, 여기서 T는 트랜지스터를 나타내고, FTJ는 강유전체 터널 접합을 나타낸다. 도 10에서 도시되는 메모리 어레이(500)의 사이즈(예를 들면, 4×4)는 비제한적인 예이다. 해당 기술 분야에서 숙련된 자는 메모리 어레이가 임의의 다른 치수를 가질 수도 있다는 것을 쉽게 인식할 것이다.
도 10에서, 각각의 메모리 셀(520)은 각각의 FTJ에 연결되는 트랜지스터(511)(스위칭 트랜지스터, 또는 스위칭 FET로도 또한 칭해짐)를 포함한다. FTJ는 강유전체 막(250)을 사용하여 형성되는 임의의 적절한 FTJ일 수 있으며, 그 결과, FTJ의 TER은 프로그래밍 전압에 의해 프로그래밍 가능한 복수의(예를 들면, 2 개 초과) 상이한 값을 갖는다. 예를 들면, FTJ(102, 102A, 102B, 또는 102C)는 메모리 셀(520)을 형성하기 위해 사용될 수도 있다. 논의의 용이성을 위해, 메모리 어레이(500)에서의 FTJ는, 임의의 적절한 FTJ가 사용될 수도 있다는 것을 이해하면, FTJ(102)로 지칭될 것이다.
각각의 메모리 셀(520)에 대해, 스위칭 트랜지스터(511)의 드레인은 FTJ(102)의 제1 단자에 연결된다. 도 10은 비트 라인(BL1, BL2, BL3, 및 BL4) 및 워드 라인(WL1, WL2, WL3, 및 WL4)을 추가로 예시한다. 각각의 FTJ(102)의 제2 단자는 비트 라인에 연결되고, 도 10에서 동일한 행을 따라 배치되는 FTJ(102)의 제2 단자는 동일한 비트 라인에 연결된다. 워드 라인의 각각은, 동일한 행을 따라 배치되는 각각의 스위칭 트랜지스터(511)의 게이트에 연결된다. 예를 들면, 워드 라인(WL1)은 도 10에서 메모리 어레이의 최상단 행에 배치되는 네 개의 스위칭 트랜지스터(511)의 게이트에 연결된다. 또한, 도 10은 출력 라인(SL1, SL2, SL3, 및 SL4)을 예시하고, 출력 라인의 각각은 동일한 열을 따라 배치되는 각각의 스위칭 트랜지스터(511)의 소스에 연결된다. 예를 들면, 출력 라인(SL1)은 도 10의 메모리 어레이의 가장 좌측 열에 배치되는 네 개의 스위칭 트랜지스터(511)의 소스에 연결된다.
상기에서 논의되는 바와 같이, 각각의 메모리 셀에서의 FTJ(102)의 컨덕턴스(예를 들면, TER의 역)는 프로그래밍 전압을 통해 상이한 값으로 프로그래밍될 수 있다. 도 10의 각각의 메모리 셀에서의 FTJ(102)의 컨덕턴스는 아날로그 컴퓨팅에서 승산-누산(MAC) 연산을 구현하기 위해 사용되는 4×4 매트릭스에서 엘리먼트(예를 들면, 계수)로서 역할을 할 수도 있다. FTJ(102)가 아날로그 컴퓨팅에서 아날로그 NMV 시냅스로서 어떻게 사용되는지를 설명하기 위한 예가 하기에서 논의된다.
각각의 FTJ(102)의 컨덕턴스가 상이한 값(Gi,j)으로 프로그래밍되는 예를 고려하는데, 여기서 i 및 j는 FTJ(102)가 위치하는 메모리 어레이에서의 행 번호 및 열 번호를 나타낸다. 예를 들면, 메모리 어레이(500)의 제1 행에 있는 FTJ(102)는 컨덕턴스(G1,1, G1,2, G1,3, 및 G1,4)를 갖는다. FTJ(102)의 컨덕턴스를 프로그래밍하기 위해 가중치 업데이트 동작이 수행될 수도 있다. 가중치 업데이트 동작에서, i 번째 행 및 j 번째 열에 위치하는 FTJ(102)의 컨덕턴스(Gi,j)를 프로그래밍하기 위해, 워드 라인(WLi)에서 고전압이 인가되어 i 번째 행에 있는 스위칭 트랜지스터(511)를 턴온시키고, 출력 라인(SLj)에서 프로그래밍 전압(예를 들면, 점차적으로 증가하는 또는 점차적으로 감소하는 전압 펄스의 시퀀스)이 인가되어 i 번째 행 및 j 번째 열 상에서 FTJ(102)의 컨덕턴스(Gi,j)를 설정(예를 들면, 프로그래밍)한다. 여기서, 상기 예는 스위칭 트랜지스터(511)가 N 타입 디바이스이다는 것을 가정하고, 따라서 스위칭 트랜지스터(511)를 턴온시키기 위해 고전압(예를 들면, +3 V, +5 V)이 사용된다는 것을 알아야 한다.
메모리 어레이(500) 내의 모든 FTJ(102)의 컨덕턴스가 프로그래밍된 이후, 아날로그 컴퓨팅은 추론 동작에 의해 수행된다. 추론 동작에서, 모든 워드 라인(WL1, WL2, WL3, 및 WL4)에 고전압이 인가되어 모든 스위칭 트랜지스터(511)를 턴온시킨다. 비트 라인(BL1, BL2, BL3, 및 BL4)에는 입력 전압(VI,1, VI,2, VI,3, 및 VI,4)이 각각 인가된다. 출력 라인(SL1, SL2, SL3, 및 SL4)의 하부 단부(라벨(IO,1, IO,2, IO,3 및 IO,4)을 갖는 단부)에서 측정되는 전류는 다음에 의해 주어지는데
Figure pat00005
여기서 j = 1, 2, 3, 또는 4이다. 각각의 출력 라인(예를 들면, SL1, SL2, SL3, 또는 SL4)의 하부 단부에서 측정되는 출력 전류는 식 (2)에서 MAC 연산을 자동적으로 달성한다는 것을 알아야 한다. 특히, 프로그래밍 가능한 저항기로서 기능하는 것에 의해, 각각의 FTJ (102)는 각각의 입력 전압(예를 들면, VI,1, VI,2, VI,3, 또는 VI,4)을 각각의 출력 전류로 변환하고, 그에 의해, 디지털 승산기를 사용하지 않고도, 식 (2)에서 승산 연산을 달성한다. 또한, 메모리 어레이의 동일한 열 상에 배치되는 모든 FTJ(102)의 출력 전류는, 키르히호프의 전류 법칙에 의해 지시되는 바와 같이, 자연적으로 함께 가산되고, 그에 의해, 디지털 가산기를 사용하지 않고도 누산 연산을 달성한다.
개시된 실시형태에 대한 변형예도 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들면, FeFET(200)(도 3 참조)의 내부 금속 층(213)은 MFIS 구조체를 갖는 FeFET를 형성하기 위해 생략될 수도 있고, MFIS FeFET는, 예를 들면, 도 5에서 FeFET(200)를 대체하여 메모리 디바이스를 형성할 수도 있다. 다른 예로서, 강유전체 막(250)은, 하부 전극(예를 들면, 금속 또는 금속 함유 층)과 상부 전극(예를 들면, 금속 또는 금속 함유 층) 사이에서 형성되고, 그들과 물리적으로 접촉하여, MFM 구조체를 갖는 FTJ를 형성할 수도 있다. 또 다른 예로서, 강유전체 막(250)은, 하부 전극(예를 들면, 강하게 도핑된 기판)과 상부 전극(예를 들면, 금속 또는 금속 함유 층) 사이에서 형성되고, 그들과 물리적으로 접촉하여 MFS 구조체를 갖는 FTJ를 형성할 수도 있다. MFM FTJ 또는 MFS FTJ는 도 10에서 사용되는 FTJ를 대체하여 메모리 디바이스를 형성할 수도 있다. 개시된 강유전체 막(250)이 랜덤 분극을 갖는 그레인을 형성하는 것에 의해 다수의 분극 스위칭 포인트(예를 들면, 도 2c 참조)를 달성하지만, 본 개시는 또한, 강유전체 막(250)에 대한 목표 특성을 달성하기 위한 추가적인 튜닝 노브로서, 강유전체 막(250)의 그레인(예를 들면, 랜덤 사이즈를 갖는 그레인)의 사이즈를 변경시키는 것을 또한 고려할 수도 있다.
개시된 실시형태는 이점을 달성한다. 예를 들면, 랜덤 분극 방향을 갖는 강유전체 막(250)을 형성하는 것에 의해, 강유전체 막(250)을 사용하여 형성되는 FeFET는 복수의(예를 들면, 세 개 이상의) 프로그래밍 가능한 임계 전압을 가지며, 프로그래밍 가능한 저항기로서 기능할 수도 있다. 유사하게, 강유전체 막(250)을 사용하여 형성되는 FTJ는 복수의(예를 들면, 세 개 이상의) 프로그래밍 가능한 저항 값(또는 컨덕턴스 값)을 갖는다. 개시된 FeFET 및 FTJ는 아날로그 컴퓨팅에서 사용되는 아날로그 NVM 시냅스를 형성하기 위해 사용될 수도 있고, 그에 의해, 매트릭스 승산과 관련되는 복잡하고 계산 집약적인 연산을 방지할 수도 있다. 또한, FTJ에서 내부 금속 층(105)을 갖는 것에 의해, 그리고, 상부 전극(109)의 면적(A1)을 내부 금속 층(105)의 면적(A2)보다 더 작게 설계하는 것에 의해, FTJ의 두 개의 단자에서 인가되는 전압(V)의 작은 비율만이 유전체 층(103) 양단에 인가되는데, 이것은 유전체 층(103)에서의 E 필드를 감소시키고 유전체 층(103)의 파괴를 감소시키거나 또는 방지하고, 따라서, FTJ의 내구성을 향상시킨다. 또한, 유전체 층(103)에 대해 고유전율 유전체 재료를 사용하는 것은, 유전체 층(103)의 전계를 추가로 감소시키고, 형성되는 디바이스의 내구성을 추가로 향상시킬 수도 있다. 개시된 3D MFMIM FTJ 또는 3D MFMIS FTJ는 평면의 FTJ보다 더 높은 집적 밀도를 허용한다.
도 11은, 몇몇 실시형태에 따른, 디바이스를 제조하는 방법의 플로우차트를 예시한다. 도 11에서 도시되는 실시형태 방법은 많은 가능한 실시형태 방법의 한 예에 불과하다는 것이 이해되어야 한다. 기술 분야에서 통상의 지식을 가진 자는 많은 변형예, 대안예, 및 수정예를 인식할 것이다. 예를 들면, 도 11에서 예시되는 바와 같은 다양한 단계가 추가, 제거, 교체, 재배열, 또는 반복될 수도 있다.
도 11을 참조하면, 단계(1010)에서, 게이트 유전체 층이 기판 위에 형성된다. 단계(1020)에서, 내부 금속 층이 게이트 유전체 층 위에 형성된다. 단계(1030)에서, 강유전체 층이 내부 금속 층 위에 형성된다. 단계(1040)에서, 게이트 전극이 강유전체 층 위에 형성된다.
한 실시형태에 따르면, 반도체 디바이스는, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는데, 강유전체 전계 효과 트랜지스터(FeFET)는, 기판; 기판 내의 소스 영역; 기판 내의 드레인 영역; 및 기판 위의 그리고 소스 영역과 드레인 영역 사이의 게이트 구조체를 포함하고, 게이트 구조체는, 기판 위의 게이트 유전체 층; 게이트 유전체 층 위의 강유전체 막; 및 강유전체 막 위의 게이트 전극을 포함한다. 일 실시형태에서, 게이트 구조체는 게이트 유전체 층과 강유전체 막 사이에 내부 금속 층을 더 포함한다. 일 실시형태에서, 강유전체 막은 랜덤 분극 방향을 갖는 복수의 그레인을 포함한다. 일 실시형태에서, FeFET의 임계 전압은 조정 가능하고 두 개보다 많은 상이한 임계 전압 값을 갖는다. 일 실시형태에서, FeFET의 임계 전압은, 점차적으로 증가하는 또는 점차적으로 감소하는 전압을 갖는 전압 펄스의 시퀀스를 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성된다. 일 실시형태에서, 강유전체 막은 도핑된 하프늄 산화물을 포함한다. 일 실시형태에서, 도핑된 하프늄 산화물은, 실리콘, 알루미늄, 지르코늄, 가돌리늄, 또는 이트륨이 도핑되는 하프늄 산화물이다. 일 실시형태에서, 강유전체 막의 두께는 약 5 nm와 약 20 nm 사이에 있다. 일 실시형태에서, FeFET의 소스 영역과 드레인 영역 사이에서 측정되는 FeFET의 컨덕턴스는 조정 가능하고 두 개보다 많은 상이한 컨덕턴스 값을 가지는데, FeFET의 컨덕턴스는, 점진적으로 증가하는 또는 점진적으로 감소하는 전압 값을 갖는 프로그래밍 전압의 시퀀스를 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성된다. 일 실시형태에서, 반도체 디바이스는 다음의 것을 더 포함한다, 스위칭 트랜지스터―스위칭 트랜지스터의 소스 영역은 FeFET의 게이트 전극에 커플링됨―; 스위칭 트랜지스터의 게이트에 커플링되는 워드 라인; 스위칭 트랜지스터의 드레인 영역에 커플링되는 프로그래밍 라인; FeFET의 드레인 영역에 연결되는 비트 라인; 및 FeFET의 소스 영역에 연결되는 출력 라인.
한 실시형태에 따르면, 반도체 디바이스는 기판; 및 기판 위의 강유전체 터널 접합(FTJ)을 포함하는데, FTJ는, 기판 위의 하부 전극; 하부 전극 위의 유전체 층; 유전체 층 위의 내부 금속 층; 내부 금속 층 위의 강유전체 층; 및 강유전체 층 위의 상부 전극을 포함하며, FTJ의 터널링 전기저항(TER)은 조정 가능하고 두 개보다 많은 상이한 값을 갖는다. 일 실시형태에서, FTJ의 TER은, 상부 전극과 하부 전극 사이에서 증가하는 또는 감소하는 전압을 갖는 전압 펄스의 시퀀스를 인가하는 것에 의해 조정되도록 구성된다. 일 실시형태에서, 상부 전극 및 강유전체 층은 동일한 제1 표면적을 가지되, 내부 금속 층 및 유전체 층은 동일한 제2 표면적을 가지며, 제2 표면적은 제1 표면적보다 더 크다. 일 실시형태에서, 강유전체 층은 도핑된 하프늄 산화물이고, 강유전체 층의 두께는 약 5 nm와 약 20 nm 사이에 있다. 일 실시형태에서, 강유전체 층은 랜덤 분극 방향을 갖는 복수의 그레인을 포함한다. 일 실시형태에서, 하부 전극은 기판 위로 돌출하는 핀인데, 유전체 층 및 내부 금속 층은 핀의 측벽 및 상부 표면을 따라 컨포멀하게 연장된다.
한 실시형태에 따르면, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법은 다음의 것을 포함한다, 기판 위에 게이트 유전체 층을 형성하는 것; 게이트 유전체 층 위에 내부 금속 층을 형성하는 것; 내부 금속 층 위에 강유전체 층을 형성하는 것; 및 강유전체 층 위에 게이트 전극을 형성하는 것. 일 실시형태에서, 강유전체 층은 약 5 nm와 약 20 nm 사이의 두께를 갖는 도핑된 하프늄 산화물로 형성된다. 일 실시형태에서, 도핑된 하프늄 산화물은, 실리콘, 알루미늄, 지르코늄, 가돌리늄, 또는 이트륨이 도핑되는 하프늄 산화물이다. 일 실시형태에서, 방법은, 게이트 전극을 형성한 이후, 약 500 ℃와 약 600 ℃ 사이의 온도에서 어닐링 프로세스를 수행하는 것을 더 포함한다.
본 발명은 예시적인 실시형태를 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되도록 의도되지는 않는다. 예시적인 실시형태의 다양한 수정예 및 조합예뿐만 아니라, 본 발명의 다른 실시형태는, 본 설명의 참조시 기술 분야의 숙련된 자에게 명백할 것이다. 따라서, 첨부된 청구범위는 임의의 그러한 수정예 또는 실시형태를 포괄하도록 의도된다.
<부기>
1. 반도체 디바이스에 있어서,
강유전체 전계 효과 트랜지스터(ferroelectric field-effect transistor; FeFET)를 포함하며, 상기 강유전체 전계 효과 트랜지스터(FeFET)는,
기판;
상기 기판 내의 소스 영역;
상기 기판 내의 드레인 영역; 및
상기 기판 위의 그리고 상기 소스 영역과 상기 드레인 영역 사이의 게이트 구조체를 포함하고, 상기 게이트 구조체는,
상기 기판 위의 게이트 유전체 층;
상기 게이트 유전체 층 위의 강유전체 막(ferroelectric film); 및
상기 강유전체 막 위의 게이트 전극을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 게이트 구조체는 상기 게이트 유전체 층과 상기 강유전체 막 사이에 내부 금속 층을 더 포함하는, 반도체 디바이스.
3. 제1항에 있어서,
상기 강유전체 막은 랜덤 분극 방향(random polarization direction)을 갖는 복수의 그레인(grain)을 포함하는, 반도체 디바이스.
4. 제1항에 있어서,
상기 FeFET의 임계 전압은 조정 가능하고 두 개보다 많은 상이한 임계 전압 값을 갖는, 반도체 디바이스.
5. 제4항에 있어서,
상기 FeFET의 임계 전압은, 점차적으로 증가하는 또는 점차적으로 감소하는 전압을 갖는 전압 펄스의 시퀀스를 상기 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성되는, 반도체 디바이스.
6. 제1항에 있어서,
상기 강유전체 막은 도핑된 하프늄 산화물(hafnium oxide)을 포함하는, 반도체 디바이스.
7. 제6항에 있어서,
상기 도핑된 하프늄 산화물은, 실리콘, 알루미늄, 지르코늄(zirconium), 가돌리늄(gadolinium), 또는 이트륨(yttrium)이 도핑된 하프늄 산화물인, 반도체 디바이스.
8. 제7항에 있어서,
상기 강유전체 막의 두께는 약 5 nm와 약 20 nm 사이에 있는, 반도체 디바이스.
9. 제1항에 있어서,
상기 FeFET의 소스 영역과 드레인 영역 사이에서 측정되는 상기 FeFET의 컨덕턴스는 조정 가능하고 두 개보다 많은 상이한 컨덕턴스 값을 가지며, 상기 FeFET의 컨덕턴스는, 점진적으로 증가하는 또는 점진적으로 감소하는 전압 값을 갖는 프로그래밍 전압의 시퀀스를 상기 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성되는, 반도체 디바이스.
10. 제9항에 있어서,
스위칭 트랜지스터―상기 스위칭 트랜지스터의 소스 영역은 상기 FeFET의 게이트 전극에 커플링됨―;
상기 스위칭 트랜지스터의 게이트에 커플링되는 워드 라인;
상기 스위칭 트랜지스터의 드레인 영역에 커플링되는 프로그래밍 라인;
상기 FeFET의 드레인 영역에 연결되는 비트 라인; 및
상기 FeFET의 소스 영역에 연결되는 출력 라인을 더 포함하는, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
기판; 및
상기 기판 위의 강유전체 터널 접합(FTJ)을 포함하며, 상기 FTJ는,
상기 기판 위의 하부 전극;
상기 하부 전극 위의 유전체 층;
상기 유전체 층 위의 내부 금속 층;
상기 내부 금속 층 위의 강유전체 층; 및
상기 강유전체 층 위의 상부 전극을 포함하고, 상기 FTJ의 터널링 전기저항(tunneling electroresistance; TER)은 조정 가능하고 두 개보다 많은 상이한 값을 갖는, 반도체 디바이스.
12. 제11항에 있어서,
상기 FTJ의 TER은, 상기 상부 전극과 상기 하부 전극 사이에서 증가하는 또는 감소하는 전압을 갖는 전압 펄스의 시퀀스를 인가하는 것에 의해 조정되도록 구성되는, 반도체 디바이스.
13. 제11항에 있어서,
상기 상부 전극 및 상기 강유전체 층은 동일한 제1 표면적을 갖고, 상기 내부 금속 층 및 상기 유전체 층은 동일한 제2 표면적을 가지며, 상기 제2 표면적은 상기 제1 표면적보다 더 큰, 반도체 디바이스.
14. 제11항에 있어서,
상기 강유전체 층은 도핑된 하프늄 산화물이고, 상기 강유전체 층의 두께는 약 5 nm와 약 20 nm 사이에 있는, 반도체 디바이스.
15. 제14항에 있어서,
상기 강유전체 층은 랜덤 분극 방향을 갖는 복수의 그레인을 포함하는, 반도체 디바이스.
16. 제14항에 있어서,
상기 하부 전극은 상기 기판 위로 돌출하는 핀(fin)이며, 상기 유전체 층 및 상기 내부 금속 층은 상기 핀의 측벽 및 상부 표면을 따라 컨포멀하게(conformally) 연장되는, 반도체 디바이스.
17. 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법에 있어서,
기판 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 내부 금속 층을 형성하는 단계;
상기 내부 금속 층 위에 강유전체 층을 형성하는 단계; 및
상기 강유전체 층 위에 게이트 전극을 형성하는 단계
를 포함하는, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법.
18. 제17항에 있어서,
상기 강유전체 층은 약 5 nm와 약 20 nm 사이의 두께를 갖는 도핑된 하프늄 산화물로 형성되는, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법.
19. 제18항에 있어서,
상기 도핑된 하프늄 산화물은, 실리콘, 알루미늄, 지르코늄, 가돌리늄, 또는 이트륨이 도핑된 하프늄 산화물인, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법.
20. 제19항에 있어서,
상기 게이트 전극을 형성한 이후, 약 500 ℃와 약 600 ℃ 사이의 온도에서 어닐링 프로세스(anneal process)를 수행하는 단계를 더 포함하는, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    강유전체 전계 효과 트랜지스터(ferroelectric field-effect transistor; FeFET)를 포함하며, 상기 강유전체 전계 효과 트랜지스터(FeFET)는,
    기판;
    상기 기판 내의 소스 영역;
    상기 기판 내의 드레인 영역; 및
    상기 기판 위의 그리고 상기 소스 영역과 상기 드레인 영역 사이의 게이트 구조체를 포함하고, 상기 게이트 구조체는,
    상기 기판 위의 게이트 유전체 층;
    상기 게이트 유전체 층 위의 강유전체 막(ferroelectric film); 및
    상기 강유전체 막 위의 게이트 전극을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 구조체는 상기 게이트 유전체 층과 상기 강유전체 막 사이에 내부 금속 층을 더 포함하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 강유전체 막은 랜덤 분극 방향(random polarization direction)을 갖는 복수의 그레인(grain)을 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 FeFET의 임계 전압은 조정 가능하고 두 개보다 많은 상이한 임계 전압 값을 갖는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 FeFET의 임계 전압은, 점차적으로 증가하는 또는 점차적으로 감소하는 전압을 갖는 전압 펄스의 시퀀스를 상기 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성되는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 강유전체 막은 도핑된 하프늄 산화물(hafnium oxide)을 포함하는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 FeFET의 소스 영역과 드레인 영역 사이에서 측정되는 상기 FeFET의 컨덕턴스는 조정 가능하고 두 개보다 많은 상이한 컨덕턴스 값을 가지며, 상기 FeFET의 컨덕턴스는, 점진적으로 증가하는 또는 점진적으로 감소하는 전압 값을 갖는 프로그래밍 전압의 시퀀스를 상기 FeFET의 게이트 전극에 인가하는 것에 의해 조정되도록 구성되는, 반도체 디바이스.
  8. 제7항에 있어서,
    스위칭 트랜지스터―상기 스위칭 트랜지스터의 소스 영역은 상기 FeFET의 게이트 전극에 커플링됨―;
    상기 스위칭 트랜지스터의 게이트에 커플링되는 워드 라인;
    상기 스위칭 트랜지스터의 드레인 영역에 커플링되는 프로그래밍 라인;
    상기 FeFET의 드레인 영역에 연결되는 비트 라인; 및
    상기 FeFET의 소스 영역에 연결되는 출력 라인을 더 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판; 및
    상기 기판 위의 강유전체 터널 접합(FTJ)을 포함하며, 상기 FTJ는,
    상기 기판 위의 하부 전극;
    상기 하부 전극 위의 유전체 층;
    상기 유전체 층 위의 내부 금속 층;
    상기 내부 금속 층 위의 강유전체 층; 및
    상기 강유전체 층 위의 상부 전극을 포함하고, 상기 FTJ의 터널링 전기저항(tunneling electroresistance; TER)은 조정 가능하고 두 개보다 많은 상이한 값을 갖는, 반도체 디바이스.
  10. 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법에 있어서,
    기판 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 내부 금속 층을 형성하는 단계;
    상기 내부 금속 층 위에 강유전체 층을 형성하는 단계; 및
    상기 강유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하는, 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 디바이스를 형성하는 방법.
KR1020200039131A 2019-08-30 2020-03-31 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스 KR102395394B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962894505P 2019-08-30 2019-08-30
US62/894,505 2019-08-30
US16/733,029 US11380708B2 (en) 2019-08-30 2020-01-02 Analog non-volatile memory device using poly ferroelectric film with random polarization directions
US16/733,029 2020-01-02

Publications (2)

Publication Number Publication Date
KR20210028060A true KR20210028060A (ko) 2021-03-11
KR102395394B1 KR102395394B1 (ko) 2022-05-10

Family

ID=74565450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200039131A KR102395394B1 (ko) 2019-08-30 2020-03-31 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스

Country Status (4)

Country Link
US (2) US11856784B2 (ko)
KR (1) KR102395394B1 (ko)
DE (1) DE102020100777A1 (ko)
TW (1) TWI741566B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230022472A (ko) * 2021-08-09 2023-02-16 한국과학기술원 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948969B2 (en) 2021-08-30 2024-04-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990016997A (ko) * 1997-08-20 1999-03-15 구자홍 강유전체 에프이티(ｆｅｔ)
JP2000156470A (ja) * 1998-06-26 2000-06-06 Nec Corp 強誘電体記憶素子、記憶装置およびそれらの製造方法
US20050059172A1 (en) * 1999-12-27 2005-03-17 Hyundai Electronics Industries Co., Ltd Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
KR20110081183A (ko) * 2008-09-23 2011-07-13 내셔널 유니버시티 오브 싱가포르 그라핀 메모리 셀 및 그것의 제조 방법
US20180012123A1 (en) * 2016-07-06 2018-01-11 International Business Machines Corporation Fet based synapse network
KR20180097378A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US20180366477A1 (en) * 2017-06-14 2018-12-20 Nustorage Technology Co., Ltd. Ferroelectric tunnel junction unit, a manufacturing method of a ferroelectric film thereof, a memory element, and a method of reading and writing the memory

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213819A (ja) * 1996-01-29 1997-08-15 Oki Electric Ind Co Ltd 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液
US6370056B1 (en) 2000-03-10 2002-04-09 Symetrix Corporation Ferroelectric memory and method of operating same
JP3939250B2 (ja) 2001-05-10 2007-07-04 シメトリックス・コーポレーション 強誘電性複合材料、その製造方法、およびそれを用いたメモリ
JP4931292B2 (ja) * 2001-06-29 2012-05-16 ローム株式会社 強誘電体メモリおよびその製造方法
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
JP5133813B2 (ja) 2008-08-11 2013-01-30 レノボ・シンガポール・プライベート・リミテッド 積層セラミック・コンデンサの単位配置構造、全体配置構造およびプリント配線基板
JP2010079941A (ja) 2008-09-24 2010-04-08 National Institute Of Advanced Industrial Science & Technology 半導体不揮発記憶装置
FR2973553B1 (fr) 2011-03-31 2013-03-29 Thales Sa Procédé de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif
US9269785B2 (en) 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
US20160064510A1 (en) * 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
US10636471B2 (en) * 2016-04-20 2020-04-28 Micron Technology, Inc. Memory arrays, ferroelectric transistors, and methods of reading and writing relative to memory cells of memory arrays
EP3507806B1 (en) * 2016-08-31 2022-01-19 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
EP3507805A4 (en) * 2016-08-31 2020-06-03 Micron Technology, Inc. DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY
US11081337B2 (en) * 2017-03-15 2021-08-03 Versum Materials U.S., LLC Formulation for deposition of silicon doped hafnium oxide as ferroelectric materials
US10262715B2 (en) * 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
US10867675B2 (en) * 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US10679688B2 (en) 2018-04-16 2020-06-09 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory
US10963776B2 (en) * 2018-08-24 2021-03-30 Namlab Ggmbh Artificial neuron based on ferroelectric circuit element
US10734985B2 (en) 2018-12-17 2020-08-04 Qualcomm Incorporated Comparators for power and high-speed applications
US11380708B2 (en) * 2019-08-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferroelectric film with random polarization directions

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990016997A (ko) * 1997-08-20 1999-03-15 구자홍 강유전체 에프이티(ｆｅｔ)
JP2000156470A (ja) * 1998-06-26 2000-06-06 Nec Corp 強誘電体記憶素子、記憶装置およびそれらの製造方法
US20050059172A1 (en) * 1999-12-27 2005-03-17 Hyundai Electronics Industries Co., Ltd Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
KR20110081183A (ko) * 2008-09-23 2011-07-13 내셔널 유니버시티 오브 싱가포르 그라핀 메모리 셀 및 그것의 제조 방법
US20180012123A1 (en) * 2016-07-06 2018-01-11 International Business Machines Corporation Fet based synapse network
KR20180097378A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US20180366477A1 (en) * 2017-06-14 2018-12-20 Nustorage Technology Co., Ltd. Ferroelectric tunnel junction unit, a manufacturing method of a ferroelectric film thereof, a memory element, and a method of reading and writing the memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230022472A (ko) * 2021-08-09 2023-02-16 한국과학기술원 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법

Also Published As

Publication number Publication date
TW202109855A (zh) 2021-03-01
TWI741566B (zh) 2021-10-01
US20240114691A1 (en) 2024-04-04
US11856784B2 (en) 2023-12-26
US20220336478A1 (en) 2022-10-20
DE102020100777A1 (de) 2021-03-04
KR102395394B1 (ko) 2022-05-10

Similar Documents

Publication Publication Date Title
US11380708B2 (en) Analog non-volatile memory device using poly ferroelectric film with random polarization directions
US20240114691A1 (en) Analog non-volatile memory device using poly ferrorelectric film with random polarization directions
US10741760B2 (en) Resistive random access memory device for 3D stack and memory array using the same and fabrication method thereof
KR102624988B1 (ko) 마그네슘 산화물 터널링 유전체를 사용한 강유전체 터널 접합 메모리 디바이스 및 이를 형성하는 방법
US20190371857A1 (en) Resistive random-access memory array with reduced switching resistance variability
US11696448B2 (en) Memory device and method of forming the same
US20230345731A1 (en) Memory device comprising conductive pillars
US11695073B2 (en) Memory array gate structures
US11152456B2 (en) Ferroelectric tunnel junction with internal gate
CN114388511A (zh) 剩余极化电容结构、存储器单元及其方法
US11961545B2 (en) Circuit design and layout with high embedded memory density
US20220416085A1 (en) Memory Array Gate Structures
US20220231050A1 (en) Memory device and method of forming the same
US20210217859A1 (en) Semiconductor devices with memory cells
US11856780B2 (en) Grid structure to reduce domain size in ferroelectric memory device
US20230013047A1 (en) Integrated circuit device and method for fabricating the same
US10727273B2 (en) Magnetoresistive random access memory thin film transistor unit cell
US20240090351A1 (en) Semiconductor structure and manufacturing method thereof
US20240145584A1 (en) Spin-based gate-all-around transistors
US20240081077A1 (en) Transistor, memory device and manufacturing method of memory device
WO2023031144A1 (en) Transistor gates having embedded metal-insulator-metal capacitors
KR20210148925A (ko) 융기된 소스/드레인 산화물 반도체 박막 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant