KR19990016997A - 강유전체 에프이티(ｆｅｔ) - Google Patents

Abstract

본 발명은 낮은 구동전원으로도 작동시킬수 있도록 유전율이 아주 작은 강유전체를 사용하는 Fe-FET 및 그의 제조방법을 제공하기 위한 것이다.

본 발명은 반도체 기판과, 상기 반도체 기판상에 형성된 소오스 및 드레인 영역과, 상기 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 적어도 강유전체층을 포함하는 게이트를 구비하고 상기 강유전체층을 상기 게이트 및 기판 사이에 인가되는 낮은 구동전압에 의해 상기 강유전체층내에 큰 전기장의 세기를 발생하도록 유전율이 매우 낮은 강유전체 물질로 형성됨을 특징으로 한다.

Description

강유전체 에프이티(ＦＥＴ)

본 발명은 강유전체 FET(Ferroelectric-Field Effect Transistor)에 관한 것으로, 구체적으로는 유전율이 극히 낮은 망간 산화물 계열의 강유전체를 게이트 전극에 이용한 강유전체 FET에 관한 것이다.

PZT로 대표되는 강유전체 박막(ferroelectric film)을 이용하여 랜덤 엑세스 메모리(Random Access Memory)로 응용하려는 노력과는 별도로 MOSFET 구조와 유사한 FET형 강유전체 메모리에 대하여 많은 연구를 하여 왔다. 상기 FET형 강유전체 메모리로는 반도체인 실리콘 기판위에 강유전체 박막(ferroelectric film)을 직접 형성한후 금속게이트(Metal Gate)를 형성하는 MFS형의 FET와, 강유전체 박막과 Si 기판 사이에 절연층(insulator)을 개재하는 MFIS형의 FET로 대별된다.

초기에는 상기 강유전체 박막으로 Bi₄Ti₃O₁₂, BaMgF₄등을 사용하는 강유전체 FET의 연구를 주로 하였으나, Si으로 부터 유입되는 전하주입(Charge Injection)의 문제등으로 인해 실제로 디바이스 특성을 성공적으로 실현한 예는 없었으며 최근 일본의 ROHM사에서는 도 1에 도시한 바와 같이 소오스 영역(11) 및 드레인 영역(12)이 형성된 Si 기판(10)상에 SiO₂로 형성되는 게이트 절연층(13), 하부 게이트 전극층(14), 강유전체 박막층(15), 및 상부 게이트 전극층(16)을 순차적으로 형성하여 MFMIS형의 강유전체 FET를 구성하여 전하주입 등의 문제를 해결함과 동시에 어느 정도 개량된 소자특성을 얻을수 있었다.

상기 MFMIS 타입의 FET에서 실제로 사용된 물질은 메탈 게이트로서는 Pt, 강유전체 박막으로서는 PZT, 메탈로서는 Pt/IrO₂또는 Ir/IrO₂복합전극이 쓰이고, 절연체(Insulator)는 SiO₂를 사용하였다.

이와 같이 구성한 MFMIS 타입의 FET의 동작원리는 강유전체의 계면전하 상태가 +Pr이냐, -Pr이냐에 따라 소스(11)와 드레인(12) 사이를 흐르는 채널전류의 양이 달라짐을 이용하여 기억상태를 결정하도록한 것이다.

이때에도 Si 반도체 기판에 절연체를 끼우는 MFMIS형 FET 대신에 강유전체 박막을 Si 기판에 직접 접촉하여 구성하는 MFS형 FET로 구성할수도 있다.

상술한 종래의 강유전체를 이용하는 FET는 모두 강유전체 물질로 세가지 원소를 기본으로 하는 ABO₃(여기에, A는 알칼리나 알칼리 토금속 또는 Pb나 Bi 등; B는 Nb, Ta, Ti와 같은 전이금속; 알산소) 형태의 물질을 사용하게 되고, 특히 P_bCZr, Ti)O₃와 LiNbO₃, 그리고 변형된 형태의 SrBiTa₂O₉등과 같은 물질이 많이 사용되고 있다.

이들 물질은 도 2에 도시된 바와 같이 기본적으로 BO₆형태의 산소 팔각형의 원자구조를 가지고 있으며, 가운데 있는 양이온 B가 산소에 대한 상대적 변위의 변화에 따라 강유전체의 특징인 두가지 이상의 자발분극 상태를 가지게 된다.

이때 자발분극의 크기와 자발분극을 자발시키는데 필용한 전기장의 세기가 중요한 디바이스 파라메터(Device Parameter)가 되는데, 종래 기술에서 사용된 PZT 등의 강유전체 물질들은 유전율이 1000이상으로 되며, 이로인해 정보를 기억시키기 위해 자발분극을 반전시키는데 필요한 전기장의 세기가 작기 때문에 높은 구동전압을 사용하여야 한다.

즉, 상부 게이트 전극층(16)과 Si 기판(10) 사이에 V라는 구동전압을 인가할 때 대부분의 인가전압은 절연체인 강유전체 박막층(15)과 SiO₂절연층(13)에 걸리게 되고 이때 이들의 전압을 각각 V_F, V_OX라 하면 수학식 1로 표현된다.

한편, 강유전 박막층(14)과 SiO₂절연층(12)의 유전율을 각각 ε_F, ε_OX라 하고, 두께를 각각 t_F, t_OX라 하면, 수학식 2와 같은 관계가 성립된다.

수학식 1을 수학식 2에 대입하여 V_F에 대하여 정리하면, 수학식 3과 같이 된다.

(단 실리콘 유전율 ε_OX는 3.9임)

따라서 강유전체내에서/전기장의 세기 E_F는 수학식 4로 표현된다.

상기 수학식 4에서 강유전체(PZT)의 유전율은 약 1000이며 따라서 0.26 ε_Ft_OX》t_F이므로 수학식 4는 수학식 5로 표현될 수 있다.

따라서 강유전체내에서 인가전압(V)에 대하여 전기장의 세기 E_F를 크게할려면 ε_F와 t_OX가 작아야 되나 t_OX(SiO₂절연체층의 두께)를 작게 하는 것은 다른 소자의 특성을 고려하여야 하기 때문에 무작정 작게 할수는 없으므로 강유전체의 유전율 ε_F가 작아야 한다.

그러나 종래의 Fe-FET에서 주로 사용되고 강유전체인 PZT의 유전율은 전술한 바와 같이 1000정도이어서 자발분극을 위해서는 인가 구동전압 V가 충분히 커야하므로 통상의 저전압의 구동전압으로 구동되는 Fe-FET를 구현할수 없다는 문제점이 있었다.

따라서 본 발명은 이와 같은 종래 기술의 문제점을 감안하여 발명한 것으로, 낮은 구동전원으로도 작동시킬수 있도록 유전율이 아주 작은 강유전체를 사용하는 Fe-FET 및 그의 제조방법을 제공하기 위한 것이다.

도 1은 종래의 강유전체 FET의 단면을 개략적으로 나타낸 도면,

도 2는 종래의 게이트를 형성하는 강유전체 박막소자에 대한 격자의 원자배열을 나타낸 도면,

도 3은 본 발명의 강유전체 FET의 단면을 개략적으로 나타낸 도면,

도 4a 내지 도 4e는 본 발명의 강유전체 FET의 각 제조공정에서의 단면을 개략적으로 나타낸 도면,

＊ 도면의 주요부분에 대한 부호의 설명

10, 20 : 기판 11, 21 : 소오스

12, 22 : 드레인 13, 23 : 게이트 절연층

14, 24 : 하부 게이트 전극층 15, 25 : 강유전체 박막층

16, 26 : 상부 게이트 전극층

이와 같은 본 발명의 목적을 달성하기 위한 Fe-FET는 반도체 기판과, 상기 반도체 기판상에 형성된 소오스 및 드레인 영역과, 상기 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 적어도 강유전체층을 포함하는 게이트를 구비하고 상기 강유전체층을 상기 게이트 및 기판 사이에 인가되는 낮은 구동전압에 의해 상기 강유전체층내에 큰 전기장의 세기를 발생하도록 유전율이 매우 낮은 강유전체 물질로 형성됨을 특징으로 한다.

이하 본 발명의 실시예에 대하여 첨부도면을 참조하여 구체적으로 설명한다.

도 3은 본 발명의 Fe-FET 구조의 단면을 모식적으로 나타낸 것으로, 소오스 영역(21) 및 드레인 영역(22)이 형성된 Si 기판(20)과, 상기 Si 기판(20) 상에 순차적으로 형성된 SiO₂절연층(23), 하부 게이트 전극층(24), 강유전체층(25) 및 상부 게이트 전극층(26)을 구비하고, 상기 강유전체층(25)은 유전율이 20 정도인 망간 산화물 계열의 강유전체인 YMnO₃으로 구성한다.

그리고 상기 SiO₂절연층(23), 하부 게이트 전극층(24), 강유전체층(25) 및 상부 게이트 전극층(26)의 두께는 각각 500Å, 1500Å, 2500Å 및 1000Å로 한다.

또한, 상기 하부 게이트 전극층 및 게이트 금속층(24, 26)은 금속 또는 폴리실리콘으로 형성된다. 본 발명의 실시예에서는 강유전체층(25)을 형성하는 망간산화물 계열의 강유전체를 YMnO₃을 사용하였으나 본 발명은 이것에 한정되는 것은 아니고 같은 망간 산화물 계열의 강유전체인 ErMnO₃, HoMnO₃, TmMnO₃, YbMnO₃또는 LuMnO₃중의 어느 하나를 선택하여 사용할수 있다.

이와 같은 Fe-FET 구조의 제조방법에 대하여 도 4a 내지 도 4e를 참조하여 설명한다.

먼저 이온주입법을 이용하여 Si 기판(20)상에 P⁺(또는 n⁺)의 소오스 및 드레인 영역(21, 22)을 형성한다.

그다음 도 4b와 같이 상기 소오스 영역(21) 및 드레인 영역(22)을 포함하여 Si 기판(20) 전면에 SiO₂을 형성한후 포토엣칭 기술을 이용하여 상기 소오스 영역과 드레인 영역(22) 사이의 상기 Si 기판(20)위에 두께 500Å의 SiO₂게이트 절연층(23)을 형성한다.

이어 도 4c와 같이 금속증착 및 포토엣칭기술을 이용하여 상기 게이트 절연층(23)위에 두께 1500Å의 하부전극층(24)을 형성한다.

그후 도 4d와 같이 RF-마그네트론 스퍼터링에 의한 금속증착 및 포토엣칭 기술을 이용하여 상기 게이트 절연층(24)위에 두께 2500Å인 YMnO₃의 강유전체층(25)을 형성한다.

상기 YMnO₃의 증착조건은 온도 400∼800℃, 증착압력 1∼10mTorr, 스퍼터링의 RF 파워 1-5W/Cm₂로 하고 산소(O₂)량의 Ar에 대한 비율을 5% 미만으로 하여 스파터링을 행한다. 이때 산소(O₂)의 량이 Ar량의 5% 이상으로 하면 Y₂O₃와 같은 원하지 않는 상이 형성되어 이상적인 YMnO₃을 증착하는 것이 어렵게 된다.

그다음 도 4e와 같이 금속증착 및 포토엣칭 기술을 이용하여 상기 강유전체층(25)위에 1000Å 두께의 상부전극층(26)을 형성한다.

이상과 같이 제조되어 형성된 본 발명의 Fe-FET는 강유전체 메모리의 장점인 비파괴적인 리드 아웃 특성을 가지면서도 유전율이 특히 낮은 망간 산화물 계열의 강유전체를 게이트의 강유전체 박막층에 사용하므로써 인가되는 구동전압에 대하여 큰 전계(전기장의 세기)를 발생할수 있게 되어 정보를 기억하는데 소요되는 자발분극의 반전을 낮은 구동전압으로 시킬수 있게 되므로 메모리 분야에서 사용되는 통상의 저전압으로 구동되는 강유전체 메모리를 형성할수 있다는 효과가 있다.

Claims (4)

1. 반도체 기판과,

   상기 반도체 기판상에 형성된 소오스 및 드레인 영역과,

   상기 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 적어도 강유전체층을 포함하는 게이트를 구비하고,

   상기 강유전체층은 상기 게이트 및 기판 사이에 인가되는 낮은 구동전압에 의해 상기 강유전체층내에 큰 전기장의 세기(전계)를 발생하도록 유전율이 매우 낮은 강유전체 물질로 형성됨을 특징으로 하는 강유전체 FET.
2. 제 1 항에 있어서,

   상기 게이트는 상기 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 순차적으로 형성되는 절연층, 금속층, 강유전체층 및 금속 게이트층으로 형성되거나 또는 강유전체층 및 금속게이트층으로 형성됨을 특징으로 하는 강유전체 FET.
3. 제 2 항에 있어서,

   상기 강유전체 물질은 대략 20정도의 유전율을 가지는 망간 산화물 계열의 강유전체 물질임을 특징으로 하는 강유전체 FET.
4. 제 3 항에 있어서,

   상기 망간 산화물 계열의 강유전체 물질은 YMO₃, ErMnO₃HoMnO₃, TmMnO₃, YbMnO₃또는 LuMnO₃중의 어느 하나임을 특징으로 하는 강유전체 FET.