JP3246923B2 - 強誘電体デバイス - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は、強誘電体メモリー等、
強誘電体の分極反転を利用する強誘電体デバイスに関
し、界面での歪みを緩和してその特性を向上せんとする
ものである。
強誘電体の分極反転を利用する強誘電体デバイスに関
し、界面での歪みを緩和してその特性を向上せんとする
ものである。
【0002】
【従来の技術】従来、この種強誘電体デバイスで導電体
−強誘電体−半導体構造(MFS構造)をとるFETと
しては、図1に示す如く、半導体基板3に直接強誘電体
2を積層するか、又は図2に示す如く、Si上にシリコ
ン酸化膜やシリコン窒化膜の中間層5を介して強誘電体
を積層する例が発表されている。
−強誘電体−半導体構造(MFS構造)をとるFETと
しては、図1に示す如く、半導体基板3に直接強誘電体
2を積層するか、又は図2に示す如く、Si上にシリコ
ン酸化膜やシリコン窒化膜の中間層5を介して強誘電体
を積層する例が発表されている。
【0003】後者の中間層5を有するものとしては、S
i−強誘電体間において、微細亀裂やピンホール等の局
部的漏洩電流を防ぐために、イオンドリフトによる分極
特性を示すシリコン酸化膜を形成する(特開昭50−5
7345号)ものか、又はスパッタリングの際の保護膜
として窒化シリコン,酸化アルミナ等の絶縁体を形成す
る(特開昭51−274号)ものか、さらに又、Si−
強誘電体が接触すると、界面準位密度が定りにくく、プ
ロセスにおけるバラツキの影響を受けやすいため、シリ
コン酸化膜又はシリコン窒化膜を形成する(特開昭57
−172772号)ものがある。
i−強誘電体間において、微細亀裂やピンホール等の局
部的漏洩電流を防ぐために、イオンドリフトによる分極
特性を示すシリコン酸化膜を形成する(特開昭50−5
7345号)ものか、又はスパッタリングの際の保護膜
として窒化シリコン,酸化アルミナ等の絶縁体を形成す
る(特開昭51−274号)ものか、さらに又、Si−
強誘電体が接触すると、界面準位密度が定りにくく、プ
ロセスにおけるバラツキの影響を受けやすいため、シリ
コン酸化膜又はシリコン窒化膜を形成する(特開昭57
−172772号)ものがある。
【0004】
【発明が解決しようとする課題】しかし、上記従来のも
のでは、界面に生じる膜疲労に関して考慮されておら
ず、又、シリコン窒化膜,シリコン酸化膜等では誘電率
が低く反転電圧がかなり高くなってしまう欠点があり、
さらに又、シリコン窒化膜,シリコン酸化膜等ではその
上に結晶性の良い強誘電体膜が得られ難い問題があっ
た。
のでは、界面に生じる膜疲労に関して考慮されておら
ず、又、シリコン窒化膜,シリコン酸化膜等では誘電率
が低く反転電圧がかなり高くなってしまう欠点があり、
さらに又、シリコン窒化膜,シリコン酸化膜等ではその
上に結晶性の良い強誘電体膜が得られ難い問題があっ
た。
【0005】すなわち、従来技術の強誘電デバイスにお
いて分極反転による膜疲労は、主に膜の配向性が原因で
あると考えられてきたが、最近配向性を良くしても膜疲
労の解決にはならないという発表もある。
いて分極反転による膜疲労は、主に膜の配向性が原因で
あると考えられてきたが、最近配向性を良くしても膜疲
労の解決にはならないという発表もある。
【0006】又、ペロブスカイト型の強誘電体(PZT
等)は変位分極を起こすために、Pt,Si,SiO2
等、変位分極を起こさないものとの界面で歪みが生じ
て、その歪みが原因となってそれらの界面に格子破壊等
が発生して膜疲労に繋がるものと考えられている。
等)は変位分極を起こすために、Pt,Si,SiO2
等、変位分極を起こさないものとの界面で歪みが生じ
て、その歪みが原因となってそれらの界面に格子破壊等
が発生して膜疲労に繋がるものと考えられている。
【0007】本発明は、上記従来の問題点を解決すべ
く、この種強誘電体デバイスにおいて、その界面の歪み
を緩和し膜疲労を減少させることを目的とするものであ
る。
く、この種強誘電体デバイスにおいて、その界面の歪み
を緩和し膜疲労を減少させることを目的とするものであ
る。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体デバイスは、変位分極による自発
分極を持つ強誘電体層を、ソース・ドレイン間に位置す
る半導体基板または半導体薄膜の上に積層し、さらにそ
の上に導電体を積層するMFSFET構造の強誘電体デ
バイスにおいて、ぺロブスカイト構造をもつ前記強誘電
体層と半導体および前記強誘電体層と導電体のそれぞれ
の間に、前記強誘電体層と同じ方向に変位分極を生じて
常温で残留分極が大略0になるぺロブスカイト構造を持
ち、反転分極による、前記強誘電体層と半導体および前
記強誘電体層と導電体界面での応力を緩和するように形
成された応力緩和用の中間層を介在させてなることを特
徴とする。
め、本発明の強誘電体デバイスは、変位分極による自発
分極を持つ強誘電体層を、ソース・ドレイン間に位置す
る半導体基板または半導体薄膜の上に積層し、さらにそ
の上に導電体を積層するMFSFET構造の強誘電体デ
バイスにおいて、ぺロブスカイト構造をもつ前記強誘電
体層と半導体および前記強誘電体層と導電体のそれぞれ
の間に、前記強誘電体層と同じ方向に変位分極を生じて
常温で残留分極が大略0になるぺロブスカイト構造を持
ち、反転分極による、前記強誘電体層と半導体および前
記強誘電体層と導電体界面での応力を緩和するように形
成された応力緩和用の中間層を介在させてなることを特
徴とする。
【0009】上記中間層の材質として好ましい条件は、
電界により変位分極を発生するものであり、かつ常誘電
体・反強誘電体のように変位による自発分極が0又はそ
れに近いものであり、さらに弾性が弱く、又、強誘電体
と分子構造が類似するペロブスカイト構造をもつもので
あり、さらに、誘電率が高いものが必要である。
電界により変位分極を発生するものであり、かつ常誘電
体・反強誘電体のように変位による自発分極が0又はそ
れに近いものであり、さらに弾性が弱く、又、強誘電体
と分子構造が類似するペロブスカイト構造をもつもので
あり、さらに、誘電率が高いものが必要である。
【0010】例えば、強誘電体層にPZT(PbZrx
Ti1−xO3)を用いたときに上記の条件にあてはま
るものとしては、SrTiO3(常誘電性)や反強誘電
体であるPbZrO3のようにペロブスカイト構造やそ
れに類似の構造を有するもので、常誘電体,反強誘電体
のような残留分極が0かそれに近いもの(動作温度にお
いて)が挙げられる。
Ti1−xO3)を用いたときに上記の条件にあてはま
るものとしては、SrTiO3(常誘電性)や反強誘電
体であるPbZrO3のようにペロブスカイト構造やそ
れに類似の構造を有するもので、常誘電体,反強誘電体
のような残留分極が0かそれに近いもの(動作温度にお
いて)が挙げられる。
【0011】本発明の第2では、請求項1に記載の強誘
電体デバイスにおいて、前記中間層は、SrTiO3で
あることを特徴とする。本発明の第3では、請求項1に
記載の強誘電体デバイスにおいて、前記強誘電体層は、
PZTであることを特徴とする。
電体デバイスにおいて、前記中間層は、SrTiO3で
あることを特徴とする。本発明の第3では、請求項1に
記載の強誘電体デバイスにおいて、前記強誘電体層は、
PZTであることを特徴とする。
【作用】本発明の請求項1によれば、I.前記強誘電体
と半導体および強誘電体と導電体のそれぞれの間に、中
間層として、ペロブスカイト構造の膜であって常温での
残留分極が0すなわち、外部電界を0にしたときに変位
による分極が0となるような膜を用いているため、電界
が0のときは、強誘電体とともに変位分極を起こすこと
がなく、強誘電体と半導体および導電体との界面に大き
なストレスがかかることもなくなる。II.ペロブスカイ
ト構造の膜であり、誘電率を高くでき、中間層自身によ
る電圧降下に起因する強誘電体層への印加電圧の低下は
防止されるため、反転電圧の増大を招くことなく、十分
に膜厚を大きくとることができ、十分な応力緩和を達成
するように、応力吸収力の増大をはかることができる。
すなわち、本願発明では、強誘電体の両側に中間層を配
し、 “半導体−中間層−強誘電体−中間層−導電体”
構造をとるようにしているため、半導体および導電体そ
れぞれとの界面でのストレスを緩和し、歪が発生するの
を防ぐようにしたことを特徴とするものである。したが
って、データ保持時間を長くすることが可能となる。ま
た、繰り返し分極を引き起こす場合にも、電界によって
強誘電体に追随して中間層が変位分極を引き起こすた
め、分極反転に伴う膜疲労のない良好なデバイスを得る
ことが可能となる。という顕著な効果を奏する。また請
求項2にかかる発明は、また、本発明の強誘電体デバイ
スの中間層としてSrTiO3を用いると、SrTiO3
は比誘電率が200程度のものであるために、シリコン
酸化膜の約50倍シリコン窒化膜の約30倍の膜厚であっ
ても同程度のVFを得ることができるものであり、又こ
のために微細化による面積の低減にも有利になる。この
ように請求項2、3にかかる発明は、上記請求項1によ
る効果に加え、III.誘電率の高い材料で構成されてい
るため、中間層自身による電圧降下に起因する、強誘電
体層への印加電圧の低下は防止され、反転電圧の上昇を
防止することができ、反転電圧の増大を招くことなく、
膜疲労の少ない強誘電体メモリを提供することが可能と
なる。
と半導体および強誘電体と導電体のそれぞれの間に、中
間層として、ペロブスカイト構造の膜であって常温での
残留分極が0すなわち、外部電界を0にしたときに変位
による分極が0となるような膜を用いているため、電界
が0のときは、強誘電体とともに変位分極を起こすこと
がなく、強誘電体と半導体および導電体との界面に大き
なストレスがかかることもなくなる。II.ペロブスカイ
ト構造の膜であり、誘電率を高くでき、中間層自身によ
る電圧降下に起因する強誘電体層への印加電圧の低下は
防止されるため、反転電圧の増大を招くことなく、十分
に膜厚を大きくとることができ、十分な応力緩和を達成
するように、応力吸収力の増大をはかることができる。
すなわち、本願発明では、強誘電体の両側に中間層を配
し、 “半導体−中間層−強誘電体−中間層−導電体”
構造をとるようにしているため、半導体および導電体そ
れぞれとの界面でのストレスを緩和し、歪が発生するの
を防ぐようにしたことを特徴とするものである。したが
って、データ保持時間を長くすることが可能となる。ま
た、繰り返し分極を引き起こす場合にも、電界によって
強誘電体に追随して中間層が変位分極を引き起こすた
め、分極反転に伴う膜疲労のない良好なデバイスを得る
ことが可能となる。という顕著な効果を奏する。また請
求項2にかかる発明は、また、本発明の強誘電体デバイ
スの中間層としてSrTiO3を用いると、SrTiO3
は比誘電率が200程度のものであるために、シリコン
酸化膜の約50倍シリコン窒化膜の約30倍の膜厚であっ
ても同程度のVFを得ることができるものであり、又こ
のために微細化による面積の低減にも有利になる。この
ように請求項2、3にかかる発明は、上記請求項1によ
る効果に加え、III.誘電率の高い材料で構成されてい
るため、中間層自身による電圧降下に起因する、強誘電
体層への印加電圧の低下は防止され、反転電圧の上昇を
防止することができ、反転電圧の増大を招くことなく、
膜疲労の少ない強誘電体メモリを提供することが可能と
なる。
【0012】
【実施例】以下、本発明にかかる強誘電体デバイスの実
施例を第3図及び第4図を参照して説明する。第3図に
おいて、3は半導体基板、4は不純物注入層、2は半導
体基板3上に設けた強誘電体層、1は該強誘電体層2の
上に設けたゲート電極にして、前記半導体基板3と強誘
電体層2の間、及び該強誘電体層2とゲート電極1の間
に夫々中間層6として、ペロブスカイト構造を持つ常誘
電性のSrTiO3よりなるものを介在させている。な
お、Gはゲート、Sはソース、Dはドレインである。
施例を第3図及び第4図を参照して説明する。第3図に
おいて、3は半導体基板、4は不純物注入層、2は半導
体基板3上に設けた強誘電体層、1は該強誘電体層2の
上に設けたゲート電極にして、前記半導体基板3と強誘
電体層2の間、及び該強誘電体層2とゲート電極1の間
に夫々中間層6として、ペロブスカイト構造を持つ常誘
電性のSrTiO3よりなるものを介在させている。な
お、Gはゲート、Sはソース、Dはドレインである。
【0013】上記の如き構成で、導電体電極1と強誘電
体層2、又は半導体基板3と強誘電体層2の間に緩和を
目的として形成する中間層に用いる物質の条件として
は、電界によって変位分極を発生し、かつ誘電率が高
く、さらに常温等の動作温度において常誘電性、反強誘
電性、又はそれに近い性質をもち、かつ強誘電体層と構
造が類似し、さらに弾性が強いものが好ましい。このよ
うな条件を備える中間層を介在させることによって、導
電体電極と、強誘電体層又は半導体基板と強誘電体層間
に一種の緩和層を形成することができて、界面に生じる
膜疲労を減少させることができる。
体層2、又は半導体基板3と強誘電体層2の間に緩和を
目的として形成する中間層に用いる物質の条件として
は、電界によって変位分極を発生し、かつ誘電率が高
く、さらに常温等の動作温度において常誘電性、反強誘
電性、又はそれに近い性質をもち、かつ強誘電体層と構
造が類似し、さらに弾性が強いものが好ましい。このよ
うな条件を備える中間層を介在させることによって、導
電体電極と、強誘電体層又は半導体基板と強誘電体層間
に一種の緩和層を形成することができて、界面に生じる
膜疲労を減少させることができる。
【0014】上記の如き構造の強誘電体デバイスで、分
極による導電体電極,強誘電体層,半導体基板,中間層
の変位をそれぞれ、XM,XF,XS,XBとすると、
歪みはそれぞれの界面で 導電体−緩和層 |XM−XB|≒XB……(i) 緩和層−強誘電体 |XB−XF|……………(ii) 緩和層−半導体 |XB−XS|≒XB……(ii
i) に相当する歪みが生じる。(ii)よりXBがXFに近
い程、強誘電体膜にかかる歪みが緩和されることがわか
る。逆に、(i),(iii)はXBが大きい程歪みが
大きくなるが、(i),(iii)では強誘電体層の面
で分極する分極反転に直接関与しない界面である。MF
S構造でFを反転させると、反転させない時より膜疲労
がだんぜん大きくなる事を考え合せると、XBは少々大
きくなっても(i),(iii)の界面では膜疲労に大
きな影響はないと考えられる。
極による導電体電極,強誘電体層,半導体基板,中間層
の変位をそれぞれ、XM,XF,XS,XBとすると、
歪みはそれぞれの界面で 導電体−緩和層 |XM−XB|≒XB……(i) 緩和層−強誘電体 |XB−XF|……………(ii) 緩和層−半導体 |XB−XS|≒XB……(ii
i) に相当する歪みが生じる。(ii)よりXBがXFに近
い程、強誘電体膜にかかる歪みが緩和されることがわか
る。逆に、(i),(iii)はXBが大きい程歪みが
大きくなるが、(i),(iii)では強誘電体層の面
で分極する分極反転に直接関与しない界面である。MF
S構造でFを反転させると、反転させない時より膜疲労
がだんぜん大きくなる事を考え合せると、XBは少々大
きくなっても(i),(iii)の界面では膜疲労に大
きな影響はないと考えられる。
【0015】又、外部電界を0にしたときに変位による
分極が0でないということは中間層も分極反転すること
になり、中間層−導電体電極,中間層−半導体基板間の
界面にMFS構造と同様な歪みが発生するために効果が
なくなる。さらに、外部電界0においてXB=0とする
と(i),(ii),(iii)において(ii)の界
面にのみXFに相当する歪みが残る。この歪みは応力に
よるものであるので、当然膜の弾性に依存している。中
間層の弾性が小さい程強誘電体層の分極変位に対する応
力が小さくなり、分極の保持特性が改善されることにな
る。
分極が0でないということは中間層も分極反転すること
になり、中間層−導電体電極,中間層−半導体基板間の
界面にMFS構造と同様な歪みが発生するために効果が
なくなる。さらに、外部電界0においてXB=0とする
と(i),(ii),(iii)において(ii)の界
面にのみXFに相当する歪みが残る。この歪みは応力に
よるものであるので、当然膜の弾性に依存している。中
間層の弾性が小さい程強誘電体層の分極変位に対する応
力が小さくなり、分極の保持特性が改善されることにな
る。
【0016】従来のMFS構造ではM,Sにダイヤモン
ド構造や閃亜鉛構造、Fにペロブスカイト構造を用いる
例が多く、結晶構造が異なるため面配位や格子間距離に
不整合が生じ、強誘電体の結晶性、界面状態等が悪化し
膜疲労の大きな原因になると考えられていた。そこで、
本発明は中間層に強誘電体と同じ又は類似したペロブス
カイト構造を選択することにより上記の問題を改善でき
た。
ド構造や閃亜鉛構造、Fにペロブスカイト構造を用いる
例が多く、結晶構造が異なるため面配位や格子間距離に
不整合が生じ、強誘電体の結晶性、界面状態等が悪化し
膜疲労の大きな原因になると考えられていた。そこで、
本発明は中間層に強誘電体と同じ又は類似したペロブス
カイト構造を選択することにより上記の問題を改善でき
た。
【0017】第3図の様な構造は、第4図の様にコンデ
ンサーを直列に配置したものと等価になる。CB,CF
はそれぞれ中間層と強誘電体層の容量である。Gに電圧
VGをかけたときCB,CFにかかる電圧を夫々VB,
VFとし、蓄積電荷量をQとすると VF=VG−2VB=VG−2Q/CB=VG−2QdB/εBεOAB … (iv) εO:真空の誘電率 εB:中間層の比誘電率 dB:中間層の電極間離(膜厚) AB:中間層の(電極)面積 となりεBが大きくなる程VFは大きくなることがわか
る。強誘電体が分極反転するためにはある程度のVFが
必要となり、又、VFが大きい程分極反転速度が速くな
るという利点もある。従来技術におけるシリコン酸化膜
(εr≒3.8)、シリコン窒化膜(εr≒7)のよう
に誘電率が低いものであれば極薄膜にしてもVFはかな
り小さくなってしまうが、本発明の例えばSrTiO3
のように比誘電率が200程度のものでは、シリコン酸
化膜の約50倍、シリコン窒化膜の約30倍の膜厚であ
っても同程度のVFを得ることができる。又本発明は、
微細化による面積の低減にも有利である。このことよ
り、中間層と材料としては誘電率の大きい物質が好まし
い。
ンサーを直列に配置したものと等価になる。CB,CF
はそれぞれ中間層と強誘電体層の容量である。Gに電圧
VGをかけたときCB,CFにかかる電圧を夫々VB,
VFとし、蓄積電荷量をQとすると VF=VG−2VB=VG−2Q/CB=VG−2QdB/εBεOAB … (iv) εO:真空の誘電率 εB:中間層の比誘電率 dB:中間層の電極間離(膜厚) AB:中間層の(電極)面積 となりεBが大きくなる程VFは大きくなることがわか
る。強誘電体が分極反転するためにはある程度のVFが
必要となり、又、VFが大きい程分極反転速度が速くな
るという利点もある。従来技術におけるシリコン酸化膜
(εr≒3.8)、シリコン窒化膜(εr≒7)のよう
に誘電率が低いものであれば極薄膜にしてもVFはかな
り小さくなってしまうが、本発明の例えばSrTiO3
のように比誘電率が200程度のものでは、シリコン酸
化膜の約50倍、シリコン窒化膜の約30倍の膜厚であ
っても同程度のVFを得ることができる。又本発明は、
微細化による面積の低減にも有利である。このことよ
り、中間層と材料としては誘電率の大きい物質が好まし
い。
【0018】上記の如く、本発明に用いる中間層として
は、例えば、強誘電体層にPZT(PbTiO3)を用
いたときに上記の如きの条件にあてはまるものとして
は、先に挙げたSrTiO3(常誘電性)や反強誘電体
であるPbZrO3のようにペロブスカイト構造やそれ
に類似の構造を有するもので、常誘電体,反強誘電体の
ような残留分極が0かそれに近いもの(動作温度におい
て)が挙げられる。
は、例えば、強誘電体層にPZT(PbTiO3)を用
いたときに上記の如きの条件にあてはまるものとして
は、先に挙げたSrTiO3(常誘電性)や反強誘電体
であるPbZrO3のようにペロブスカイト構造やそれ
に類似の構造を有するもので、常誘電体,反強誘電体の
ような残留分極が0かそれに近いもの(動作温度におい
て)が挙げられる。
【0019】
【発明の効果】上記実施例に詳記した如く、本発明は、
変位分極による自発分極を持つ強誘電体を半導体基板又
は半導体薄膜の上に積層し、さらにその上に導電体を積
層する構造において、強誘電体−半導体基板、又は強誘
電体−導電体間に応力緩和を目的とする中間層を介在さ
せた構造を持つ強誘電体デバイスを創作したものであ
り、分極反転にともなう膜疲労を減少させることができ
ることにより、例えばそれを利用するメモリー素子の書
き換え可能回数が増加でき、又、外部電界が0のときの
界面での応力が緩和されるためデータ保持時間が長くな
るような利点を有するものである。
変位分極による自発分極を持つ強誘電体を半導体基板又
は半導体薄膜の上に積層し、さらにその上に導電体を積
層する構造において、強誘電体−半導体基板、又は強誘
電体−導電体間に応力緩和を目的とする中間層を介在さ
せた構造を持つ強誘電体デバイスを創作したものであ
り、分極反転にともなう膜疲労を減少させることができ
ることにより、例えばそれを利用するメモリー素子の書
き換え可能回数が増加でき、又、外部電界が0のときの
界面での応力が緩和されるためデータ保持時間が長くな
るような利点を有するものである。
【図1】 従来用いられている強誘電体デバイスの構造
の一例を示す説明図である。
の一例を示す説明図である。
【図2】 従来用いられている強誘電体デバイスの構造
の今1つの例を示す説明図である。
の今1つの例を示す説明図である。
【図3】 本発明にかかる強誘電体デバイスの一実施例
を示す説明図である。
を示す説明図である。
【図4】 図3に示す強誘電体デバイスの等価回路図で
ある。
ある。
1 ゲート電極 2 強誘電体層 3 半導体基板 4 不純物注入層 5 シリコン酸化膜 6 緩和層 G ゲート S ソース D ドレイン
Claims (3)
- 【請求項1】変位分極による自発分極を持つ強誘電体層
を、ソース・ドレイン間に位置する半導体基板または半
導体薄膜の上に積層し、さらにその上に導電体を積層す
るMFSFET構造の強誘電体デバイスにおいて、ぺロ
ブスカイト構造をもつ前記強誘電体層と半導体および前
記強誘電体層と導電体のそれぞれの間に、前記強誘電体
層と同じ方向に変位分極を生じて常温で残留分極が大略
0になるぺロブスカイト構造を持ち、反転分極による、
前記強誘電体層と半導体および前記強誘電体層と導電体
界面での応力を緩和するように形成された応力緩和用の
中間層を介在させてなることを特徴とする強誘電体デバ
イス。 - 【請求項2】前記中間層は、SrTiO3であることを
特徴とする請求項1に記載の強誘電体デバイス。 - 【請求項3】前記強誘電体層は、PZTであることを特
徴とする請求項2に記載の強誘電体デバイス。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20587491A JP3246923B2 (ja) | 1991-08-16 | 1991-08-16 | 強誘電体デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0590599A JPH0590599A (ja) | 1993-04-09 |
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Family
ID=16514163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20587491A Expired - Fee Related JP3246923B2 (ja) | 1991-08-16 | 1991-08-16 | 強誘電体デバイス |
Country Status (1)
Country | Link |
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JP3887977B2 (ja) * | 1998-11-30 | 2007-02-28 | セイコーエプソン株式会社 | 圧電体薄膜素子、インクジェット式記録ヘッド及びインクジェットプリンタ並びに圧電体薄膜素子の製造方法 |
JP2002043538A (ja) * | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JP3627640B2 (ja) | 2000-09-22 | 2005-03-09 | 松下電器産業株式会社 | 半導体メモリ素子 |
JP4831562B2 (ja) * | 2005-06-23 | 2011-12-07 | 富士通株式会社 | 強誘電体メモリ装置 |
WO2009128133A1 (ja) * | 2008-04-14 | 2009-10-22 | 富士通株式会社 | 反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子 |
US10702940B2 (en) * | 2018-08-20 | 2020-07-07 | Samsung Electronics Co., Ltd. | Logic switching device and method of manufacturing the same |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH0249471A (ja) * | 1988-05-27 | 1990-02-19 | Toshiba Corp | 半導体装置とその製造方法 |
JPH02248089A (ja) * | 1989-03-22 | 1990-10-03 | Toshiba Corp | 電子部品 |
-
1991
- 1991-08-16 JP JP20587491A patent/JP3246923B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH0590599A (ja) | 1993-04-09 |
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