WO2009128133A1 - 反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子 - Google Patents

反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子 Download PDF

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antiferroelectric
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gate transistor
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佐藤　桂輔
栗原　和明
丸山　研二
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富士通株式会社
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to an antiferroelectric gate transistor and a manufacturing method thereof, and a nonvolatile memory element using such an antiferroelectric gate transistor.
  • a ferroelectric gate transistor is a field effect transistor having a structure in which a ferroelectric film is provided between a semiconductor substrate such as silicon and a gate electrode, and its output changes in accordance with polarization written in the ferroelectric film. Memory operation is shown. Therefore, the ferroelectric gate transistor is expected as a voltage-driven low power consumption nonvolatile memory device capable of nondestructive reading.
  • a ferroelectric film is generally formed on a semiconductor channel region through a very thin gate insulating film such as a silicon oxide film, but the ferroelectric film has spontaneous polarization. Therefore, a large electric field is applied to such a thin gate insulating film, and dielectric breakdown is likely to occur.
  • ferroelectric gate transistor it is required to use a ferroelectric film having a small remanent polarization and relative dielectric constant.
  • the remanent polarization is 1 ⁇ C / m 2 or less and the relative dielectric constant is 100 or less. It is considered preferable to use a ferroelectric film.
  • the present invention provides a silicon substrate, a perovskite structure antiferroelectric film having a remanent polarization formed on the silicon substrate via a gate insulating film, and a perovskite structure having the remanent polarization.
  • the present invention provides a perovskite structure antiferroelectric film having a remanent polarization formed on a silicon substrate via a gate insulating film, and a perovskite structure antiferroelectric material having the remanent polarization.
  • a gate electrode formed on the film; and a diffusion region formed in the silicon substrate on a first side of the gate electrode and a second side opposite to the first side.
  • a method for manufacturing a dielectric gate transistor the step of epitaxially forming a (200) -oriented yttrium-stabilized zirconium single crystal film on a (001) -oriented silicon substrate by a laser deposition method, and the (200) -oriented Forming a (100) -oriented PbHfO 3 film or a PbZrO 3 film epitaxially on the yttrium-stabilized zirconium single crystal film.
  • a method of manufacturing an antiferroelectric gate transistor is provided.
  • the present invention provides a perovskite structure antiferroelectric film having a remanent polarization formed on a silicon substrate via a gate insulating film, and a perovskite structure antiferroelectric film having the remanent polarization.
  • a gate electrode formed on the body film, and a diffusion region formed in the silicon substrate on the first side of the gate electrode and on the second side opposite to the first side.
  • a method for manufacturing a ferroelectric gate transistor the step of epitaxially forming a (200) -oriented yttrium-stabilized zirconium single crystal film on a (001) -oriented silicon substrate by a laser deposition method, and (200) A (100) -oriented strontium oxide film or strontium titanate film is deposited on the oriented yttrium-stabilized zirconium single crystal film by laser deposition.
  • a method for manufacturing a gate transistor is provided.
  • a transistor of a type in which a memory film having a remanent polarization is disposed between a gate insulating film and a gate electrode on a channel region, or a nonvolatile memory device using such a transistor has the remanent polarization.
  • a perovskite structure antiferroelectric film having a slight residual polarization instead of the conventional ferroelectric film, the electric field applied to the gate insulating film due to the residual polarization is reduced. The problem of dielectric breakdown can be avoided.
  • the relative dielectric constant becomes 100 or less. Therefore, when a gate voltage is applied to the gate electrode, the corresponding electric field is mainly The magnitude of the electric field applied to the antiferroelectric film having the perovskite structure and applied to the thin gate insulating film can be reduced. Further, by using a PbHfO 3 film or a PbZrO 3 film as the antiferroelectric film having the perovskite structure, the leakage current can be reduced.
  • FIG. 12 is a diagram (No. 1) for describing a manufacturing step of the antiferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 2) for explaining a production step of the antiferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 3) for explaining the production process of the anti-ferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 4) for explaining a production step of the antiferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 5) for explaining a production process of the anti-ferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 1) for describing a manufacturing step of the antiferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 2) for explaining a production step of the antiferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a diagram (No. 3) for explaining the production process
  • FIG. 12 is a diagram (No. 6) for explaining a production step of the anti-ferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a view (No. 7) for describing a manufacturing step of the anti-ferroelectric gate transistor of FIG. 11;
  • FIG. 12 is a view showing a modification of the antiferroelectric gate transistor of FIG. 11.
  • FIG. 12 is a diagram showing another modification of the antiferroelectric gate transistor of FIG. 11.
  • FIG. 1 is a diagram showing electric field (E) -polarization (P) characteristics of a typical antiferroelectric film. See the item “Antiferroelectric” in the 3rd edition of the Physical and Chemical Dictionary.
  • the antiferroelectric film has a first characteristic region (I) having no remanent polarization and a second characteristic region (II) having remanent polarization, and the magnitude of the electric field E is reduced.
  • a phase transition from paraelectric to ferroelectric occurs at the boundary B between the characteristic region (I) and the characteristic region (II).
  • the magnitude of the electric field E is decreased from the characteristic region (II)
  • a reverse phase transition occurs.
  • YSZ yttrium-stabilized zirconium
  • STO strontium titanate
  • the formed single crystal insulating film 12 is formed epitaxially, and a PbHfO 3 film 13 having a (100) orientation is formed epitaxially on the single crystal insulating film 12 to a thickness of 200 nm, and the PbHfO thus formed is formed.
  • V applied voltage
  • P polarization
  • the PbHfO 3 film has the characteristic region (I) as well as the electric field-polarization characteristics of the typical antiferroelectric film shown in FIG.
  • the electric field-polarization characteristic similar to that of a typical antiferroelectric material indicating the presence of a phase transition was exhibited.
  • the paraelectric region (I In the region (I) corresponding to) the remanent polarization was not zero and a slight remanent polarization was found.
  • PbHfO 3 is a typical antiferroelectric material in the past, and therefore, in the region (I), the remanent polarization has been considered to be zero.
  • the characteristic measurement in FIG. 3 is performed using a ferroelectric characteristic evaluation system FCE-1AB manufactured by Toyo Technica Co., Ltd.
  • a material having a non-zero remanent polarization despite showing a change in properties similar to the phase transition from the paraelectric to the ferroelectric in such an antiferroelectric material is referred to as “residual polarization”. It will be referred to as an “antiferroelectric material having a”.
  • PbHfO 3 is a material having a perovskite structure.
  • FIG. 5 shows the configuration of the laser deposition apparatus 30 used for forming the PbHfO 3 film 13 in the sample of FIG.
  • the laser deposition apparatus 30 includes a processing vessel 31 that is evacuated, and holds a substrate holding table 32 for holding a substrate W to be processed and a target 33 of PbHfO 3 composition.
  • the target holding base 34 is provided, and the target 33 is irradiated with an external laser beam 35, and the generated plume 36 causes the YSZ film 12A, the STO film 12B, and the PbHfO 3 film 13 to be formed on the substrate W to be processed.
  • the film is formed in an oxygen atmosphere.
  • the target holding base 34 is rotated so that the target 33 is uniformly irradiated with the laser light 35 and the evaporation of Pb atoms and Hf atoms from the target 33 occurs uniformly.
  • the formation of the YSZ film 12A, the STO film 12B, and the PbHfO 3 film 13 will be described in detail in the description of the embodiment.
  • FIGS. 6A and 6B show the results of measuring the polarization of the PbHfO 3 film 13 by double pulse using the capacitor structure of FIG. However, FIG. 6B shows the applied voltage pulse, while FIG. 6A shows the corresponding polarization.
  • FIG. 7 shows the remanent polarization corresponding to the voltage pulse of FIG. 6B.
  • the remanent polarization of the PbHfO 3 film 13 is about 0.02 ⁇ C / cm 2. I understand.
  • PbZrO 3 film which is also called an antiferroelectric material.
  • PbHfO 3 is also a material having a perovskite structure.
  • FIG. 8 shows the applied voltage (V) -polarization characteristics (P) of a (100) -oriented PbZrO 3 film similarly formed by laser vapor deposition to a thickness of 200 nm.
  • the measurement in FIG. 8 is performed by producing a capacitor structure similar to that in FIG. 2 by laser vapor deposition.
  • the PbZrO 3 film is similar to the electric field-polarization characteristics of the typical antiferroelectric film shown in FIG. 4V), a typical antiferroelectric field-polarization showing a change in properties similar to the characteristic phase transition seen at boundary B between regions (I) and (II) in FIG. It has electric field-polarization characteristics similar to the characteristics, but it can be seen that slight residual polarization occurs in the region (I) corresponding to the paraelectric region (I) in FIG.
  • the characteristic measurement in FIG. 8 is also performed using a ferroelectric characteristic evaluation system FCE-1AB manufactured by Toyo Technica Co., Ltd.
  • FIGS. 9A and 9B show the results of performing polarization measurement on the PbZrO 3 film with a double pulse. However, FIG. 9 (B) shows the applied voltage pulse, while FIG. 9 (A) shows the corresponding polarization.
  • 9A and 9B show that the polarization in the region (I) is reversed by applying a voltage pulse of ⁇ 5V.
  • FIG. 10 shows the remanent polarization corresponding to the voltage pulse shown in FIG. 9B.
  • the remanent polarization of the PbHfO 3 film 13 is about 1 ⁇ C / cm 2. .
  • the present invention provides a perovskite structure antiferroelectric film having a remanent polarization, such as a PbHfO 3 film or a PbZrO 3 film, directly below the gate electrode and a gate insulating film.
  • An antiferroelectric gate transistor having a structure provided as a memory film between a gate electrode and a non-volatile memory device using such an antiferroelectric gate transistor having a perovskite structure are provided.
  • FIG. 11 shows a configuration of the antiferroelectric gate transistor 20 according to the first embodiment of the present invention.
  • the antiferroelectric gate transistor 20 has a so-called MFIS type structure and is formed on the (100) plane of an n-type silicon substrate 21 in which an element region 21A is defined by an element isolation structure 21I. Has been.
  • An insulating film 22 is formed epitaxially with respect to the silicon substrate 21, and an antiferroelectric memory film 23 made of a (100) oriented PbHfO 3 film or PbZrO 3 film is formed on the gate insulating film 22.
  • the film is formed to be epitaxial with respect to the silicon substrate 21 with a film thickness of 200 nm.
  • a gate electrode 24 made of Pt is formed on the PbHfO 3 memory film 23 to a thickness of about 200 nm.
  • a p-type source region 21a is formed on the first side of the gate electrode 24 and a p-type drain region 21b is formed on the opposite second side in the element region 21A.
  • the antiferroelectric material is formed so as to cover the gate electrode 24 on the silicon substrate 21 including the antiferroelectric memory film 23 and the gate insulating film 22 therebelow.
  • a SiON cover film 25 for suppressing reduction of the memory film 23, the STO film 22B, the YSZ film 22A and the like thereunder is formed, and an interlayer insulating film 26 made of a silicon oxide film or the like is formed on the SiON cover film 25. ing.
  • via plugs 26A and 26B that are in contact with the source regions 21a and 21b, respectively, are formed in the interlayer insulating film 26.
  • a number of antiferroelectric gate transistors 20 shown in FIG. 11 are arranged in a matrix as shown in FIG. 12 to form a memory cell array.
  • the via plug 26A is used as a plate line PL
  • the via plug 26B is used as a bit line.
  • the gate electrodes 24 of the group of antiferroelectric transistors 20 arranged in the row direction are commonly connected to the word line WL1 or WL2, and the group of antiferroelectric transistors arranged in the row direction.
  • the 20 via plugs 26B are commonly connected to the plate line PL1 or PL2.
  • the via plugs 26A of the group of antiferroelectric transistors 20 arranged in the column direction are commonly connected to the bit line BL1 or BL2.
  • Table 1 below shows the writing of data “1” and data “0” to the selected memory cell of the nonvolatile memory element 40.
  • a predetermined gate voltage ⁇ Vg is applied to a selected word line, for example, the word line WL1, and the voltage of the selected bit line BL1 is set. Set to 0V.
  • an electric field is applied to the antiferroelectric memory film 23 from the channel region of the silicon substrate 21 such that the gate electrode 24 is on the low potential side. Polarization is induced in the direction from the silicon substrate 21 toward the gate electrode 24, and data "1" is written.
  • the selected word line for example, the word line WL1 is held at the voltage ⁇ Vg, and ⁇ 2Vg is written to the selected bit line BL1. Apply voltage.
  • an electric field is applied to the antiferroelectric memory film 23 from the channel region in the silicon substrate 21 so that the gate electrode 24 is on the high potential side.
  • polarization is induced in the direction from the gate electrode 24 toward the silicon substrate 21, and data "0" is written.
  • the voltage Vg has a value of about 5V.
  • Table 2 below shows reading of data “1” and data “0” from the selected memory cell of the nonvolatile memory element 40.
  • a predetermined gate voltage Vg of, for example, 0 V is applied to the selected word line, for example, the word line WL1. Then, another gate voltage is applied to the unselected word line WL2. Further, in this state, the selected plate line, for example, the plate line PL1 is grounded, and a predetermined read voltage + Vr is applied to the selected bit line, for example, the bit line BL1.
  • the antiferroelectric memory film 23 is polarized from the channel region in the silicon substrate 21 toward the gate electrode 24. Therefore, an inversion layer is formed by holes in the channel region, and a current flows from a selected bit line, for example, the bit line BL1, to a selected plate line, for example, the plate line PL1.
  • the antiferroelectric memory film 23 When a PbHfO 3 film or a PbZrO 3 film having a thickness of 100 nm is used as the antiferroelectric memory film 23, a voltage of 5V can be used as the gate voltage Vg. In this case, the memory window width is 0 .5 to 2.5V.
  • n-type diffusion regions are formed as the diffusion regions 21a and 21b, and the voltages Vg and Vr in Tables 1 and 2 are formed. What is necessary is just to reverse a polarity.
  • a 2 inch diameter silicon substrate 21 with the (100) plane orientation in which the element isolation region 21I is formed is immersed in 9 wt% dilute hydrofluoric acid to form a natural oxide film.
  • the substrate is introduced into the laser vapor deposition apparatus 30 described above with reference to FIG. 5 as the substrate to be processed W, and a YSZ target is held on the target holding base 33 as the target 33.
  • the process pressure in the processing vessel 31 is controlled to 7 ⁇ 10 ⁇ 2 Pa, the actual substrate temperature is controlled to 550 ° C., and 12 SCCM of oxygen is allowed to flow through the processing vessel 31 to the YSZ target 33 using a KrF excimer laser.
  • the YSZ film 22A having a (200) orientation is epitaxially formed with a thickness of 5 nm on the surface of the silicon substrate 21 by irradiation with light 35.
  • the target 33 is changed from the previous YSZ target to a strontium carbonate (SrCO 3 ) target, and in the process of FIG. 13B, the process pressure in the processing vessel 31 is 1.3 Pa.
  • the actual substrate temperature is controlled to 650 ° C.
  • the strontium carbonate target 33 is irradiated with a laser beam 35 from a KrF excimer laser while flowing 6 SCCM of oxygen into the processing vessel 31, and the YSZ film on the silicon substrate 21
  • a strontium oxide (SRO: SrO) film 22O is epitaxially formed on the surface of 22A to a thickness of, for example, 2 nm.
  • the target 33 is changed from the previous strontium carbonate target to the STO target, and in the step of FIG. 13C, the process pressure in the processing vessel 31 is set to 27 Pa and the actual substrate temperature.
  • the strontium carbonate (SRO: SrO) film on the silicon substrate 21 is controlled by irradiating the strontium carbonate target 33 with a laser beam 35 from a KrF excimer laser while flowing 6 SCCM of oxygen into the processing vessel 31.
  • a (100) -oriented STO film 22B is epitaxially formed on the surface of 22O with a thickness of, for example, 10 nm.
  • the SRO film 22O is taken into the STO film 22B, and the structure shown in FIG. 13C is obtained in which the (100) -oriented STO film 22B is epitaxially formed on the (200) -oriented YSZ film 22A. It is done.
  • the STO film 22B thus formed not only electrically insulates between the antiferroelectric memory film 23 to be formed and the silicon substrate 21, but also with the antiferroelectric memory film 23.
  • action and effect which suppress a chemical reaction between the silicon substrates 21 are produced.
  • the target 33 is changed from the previous STO target to a PbHfO 3 target, and in the step of FIG.
  • the substrate temperature was controlled to 650 ° C.
  • the PbHfO 3 target 33 was irradiated with laser light 35 from a KrF excimer laser while flowing 1 SCCM of oxygen into the processing container 31, and the (100) oriented STO film 22 B of FIG.
  • the (100) -oriented ZrHfO 3 film 23 is epitaxially formed on the surface with a thickness of 50 to 200 nm, for example, 100 nm.
  • a Pt film 24 is formed on the (100) -oriented ZrHfO 3 film 23 in FIG. 13D with a thickness of, for example, 200 nm by an electron beam evaporation method or the like.
  • the films 22A to 24 are etched using a mixed gas of Ar gas and chlorine gas as a mask, with the resist pattern R formed corresponding to the channel region of the antiferroelectric transistor 20 as a mask.
  • the gate pattern G is formed by laminating the YSZ film 22A, the STO film 22B, the PbHfO 3 film 23, and the Pt film 24 by the dry etching method used as described above until the surface of the silicon substrate 21 is exposed.
  • B boron in the silicon substrate 21 with the laminated gate pattern G as a mask, for example, under an acceleration voltage of 20 to 60 keV, preferably under an acceleration voltage of about 40 keV, 2 ⁇ 10 15 to
  • the p-type source region 21a and the drain region 21b are formed by ion implantation performed at a dose of 2 ⁇ 10 16 cm ⁇ 2 , preferably 8 ⁇ 10 15 cm ⁇ 2 .
  • FIG. 13G is rapidly heated by a lamp heating apparatus or the like at a temperature of 700 ° C. or higher and 1000 ° C. or lower for a time of 20 seconds or longer and 120 seconds or shorter, and impurities introduced in the step of FIG. Activate the element.
  • the SiON cover film 25 and the SiO 2 interlayer insulating film 26 described above with reference to FIG. 11 are formed by the plasma CVD method, and the via plugs 26A and 26B are formed.
  • the antiferroelectric transistor 20 is obtained.
  • the SiO 2 interlayer insulating film 26 is formed to a thickness of 1.0 ⁇ m using, for example, TEOS as a raw material.
  • the nonvolatile memory element 40 of FIG. 12 can be manufactured.
  • the antiferroelectric gate transistor 20 manufactured in this way has an antiferroelectric memory film 23 with an extremely small remanent polarization of 0.01 to 1 ⁇ C / cm 2 and 100 or less as described above. It has a dielectric constant, and the electric field caused by the spontaneous polarization of the antiferroelectric memory film 23 is not destroyed by the electric field caused by the spontaneous polarization, and the leakage current is small. Even when a memory cell array as shown in FIG. 12 is configured, reliable data writing and reading can be performed.
  • the STO film 22B it is possible to omit the STO film 22B and form the PbHfO 3 or PbZrO 3 antiferroelectric memory film 23 directly on the YSZ film 22A.
  • the orientation of the antiferroelectric memory film 23 is the (101) orientation, the polarization component acting on the channel region is reduced. Therefore, the STO film 22B having the (100) orientation is preferably interposed. preferable.
  • a gate insulating film 22C made of a silicon oxide film is formed on a channel region in the silicon substrate 21, and an antiferroelectric memory film 23 made of PbHfO 3 or PbZrO 3 is formed thereon. It may be formed.
  • the antiferroelectric memory film 23 is a polycrystalline film.
  • the YSZ film 22A, the STO film 22B, and further the PbHfO 3 film or the PbZrO 3 film are formed by the laser deposition method shown in FIG. 5, but the present invention is limited to such a specific film forming method. Instead, it is also possible to use, for example, a sputtering method or a sol-gel method that allows epitaxial growth.

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Abstract

　強誘電体ゲートトランジスタの代わりに、反強誘電体ゲートトランジスタを使い、前記反強誘電体ゲートトランジスタは、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有する反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む。

Description

反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子
　　本発明は一般に半導体装置に係り、特に反強誘電体ゲートトランジスタおよびその製造方法、およびかかる反強誘電体ゲートトランジスタを使った不揮発性メモリ素子に関する。
　　強誘電体ゲートトランジスタは、シリコンなどの半導体基板とゲート電極の間に強誘電体膜を設けた構成の電界効果トランジスタであり、前記強誘電体膜中に書き込まれた分極により出力が変化する不揮発性メモリ動作を示す。このため強誘電体ゲートトランジスタは、非破壊読み出しが可能な電圧駆動型の低消費電力不揮発性メモリ装置として期待されている。
　このような強誘電体ゲートトランジスタでは一般に、強誘電体膜が半導体チャネル領域上にシリコン酸化膜などの非常に薄いゲート絶縁膜を介して形成されるが、強誘電体膜が自発分極を有しているため、このような薄いゲート絶縁膜には大きな電界が印加され、絶縁破壊が生じやすい。
　このため、このような強誘電体ゲートトランジスタでは、残留分極および比誘電率の小さい強誘電体膜を使うことが要求されており、特に残留分極が１μC／ｍ2以下で比誘電率が１００以下の強誘電体膜を使うことが好ましいと考えられている。
　そこで従来、このような条件を満たす強誘電体材料としてＢｉ2ＷＯ6の使用が検討されている。
　しかし、Ｂｉ2ＷＯ6を強誘電体膜として使った場合には、リーク電流が大きく、また残留分極が不安定である問題があり、実用的な不揮発性メモリに使える強誘電体ゲートトランジスタの実現は困難である。またＢｉ2ＷＯ6を強誘電体材料として使った場合には、分極を反転させるのに高い電圧が必要で、このことが、先に述べたリーク電流特性の問題の解決をさらに困難なものとしている。
特開平５－９０５９９号公報 特開平７－８６５２７号公報 第５４回応用物理学関係連合講演会講演予稿集（２００７春）２９ａ－ＳＶ－１０ 真岩宏司・石渡洋一「反強誘電体ＰｂＺｒＯ3薄膜の電界誘起歪み」www.kanagawa-iri.go.jp/kitri/kouhou/program/H13/H13yousi/PDF19k/3301.pdf （2007年12月7日検索）
　一の側面によれば本発明は、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む反強誘電体ゲートトランジスタ、およびかかる反強誘電体ゲートトランジスタを使った不揮発性メモリ素子を提供する。
　他の側面によれば本発明は、シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む反強誘電体ゲートトランジスタの製造方法であって、（００１）配向のシリコン基板上に（２００）配向のイットリウム安定化ジルコニウム単結晶膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、前記（２００）配向のイットリウム安定化ジルコニウム単結晶膜上に（１００）配向のＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜をエピタキシャルに形成する工程と、を含むことを特徴とする反強誘電体ゲートトランジスタの製造方法を、提供する。
　さらに他の側面によれば本発明は、シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む反強誘電体ゲートトランジスタの製造方法であって、（００１）配向のシリコン基板上に（２００）配向のイットリウム安定化ジルコニウム単結晶膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、前記（２００）配向のイットリウム安定化ジルコニウム単結晶膜上に（１００）配向の酸化ストロンチウム膜あるいはチタン酸ストロンチウム膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、前記（１００）配向のチタン酸ストロンチウム膜上に（１００）配向のＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜をエピタキシャルに形成する工程と、を含むことを特徴とする反強誘電体ゲートトランジスタの製造方法、を提供する。
　本発明によれば、チャネル領域上、ゲート絶縁膜とゲート電極との間に残留分極を有するメモリ膜を配置した形式のトランジスタ、あるいはかかるトランジスタを使った不揮発性メモリ装置において、前記残留分極を有する膜として従来の強誘電体膜の代わりにわずかな残留分極を有するペロブスカイト構造の反強誘電体膜を使うことにより、ゲート絶縁膜に前記残留分極により印加される電界が減少し、ゲート絶縁膜の絶縁破壊の問題を回避することができる。特にかかるペロブスカイト構造の反強誘電体膜としてＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を使った場合、比誘電率が１００以下となるため、前記ゲート電極にゲート電圧を印加した場合、対応する電界は主に前記ペロブスカイト構造の反強誘電体膜に印加され、薄いゲート絶縁膜に印加される電界の大きさを減少させることが可能となる。また前記ペロブスカイト構造の反強誘電体膜としてＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を使うことにより、リーク電流を減少させることができる。
典型的な反強誘電体膜の電気特性を示す図である。 本発明の原理を説明する図である。 本発明の原理を説明する図である。 本発明の原理を説明する図である。 本発明で使われるレーザ蒸着装置の構成を説明する図である。 （Ａ），（Ｂ）は、本発明の原理を説明する図である。 本発明の原理を説明する図である。 本発明の原理を説明する図である。 （Ａ），（Ｂ）は、本発明の原理を説明する図である。 本発明の原理を説明する図である。 本発明の第１の実施形態による反強誘電体ゲートトランジスタの構成を示す図である。 図１１の反強誘電体ゲートトランジスタを使った不揮発性メモリ素子の構成を示す図である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その１）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その２）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その３）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その４）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その５）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その６）である。 図１１の反強誘電体ゲートトランジスタの製造工程を説明する図（その７）である。 図１１の反強誘電体ゲートトランジスタの一変形例を示す図である。 図１１の反強誘電体ゲートトランジスタの他の変形例を示す図である。
符号の説明
　１１　シリコン基板
　１２Ａ　ＹＳＺ単結晶膜
　１２Ｂ　ＳＴＯ単結晶膜
　１３　反強誘電体膜
　１４　上部電極膜
　２１　シリコン基板
　２１Ａ　素子領域
　２１Ｉ　素子分離領域
　２１ａ，２１ｂ　拡散領域
　２２Ａ　ＹＳＺ単結晶膜
　２２Ｂ　ＳＴＯ単結晶ゲート絶縁膜
　２２Ｃ　ゲート酸化膜
　２３　反強誘電体メモリ膜
　２４　ゲート電極
　２５　ＳｉＯＮカバー膜
　２６　層間絶縁膜
　２６Ａ，２６Ｂ　ビアプラグ
［原理］
　図１は、典型的な反強誘電体膜の電界（Ｅ）－分極（Ｐ）特性を示す図である。理化学事典第３版の「反強誘電体」の項目を参照。
　図１を参照するに、反強誘電体膜では、残留分極のない第１の特性領域（Ｉ）と、残留分極がある第２の特性領域（II）が存在し、電界Ｅの大きさをゼロから増大させると、前記特性領域（Ｉ）と特性領域（II）の境界Ｂで、常誘電体から強誘電体への相転移が発生する。また前記電界Ｅの大きさを、前記特性領域（II）から減少させると、逆の相転移が発生する。
　ところが本発明の発明者は、図２に示すように、（００１）配向のｎ型シリコン基板１１上に、厚さが５ｎｍの（００２）配向を有するイットリウム安定化ジルコニウム（以下「ＹＳＺ」と表記する）単結晶膜１２Ａと厚さが１０ｎｍの（１００）配向を有し、前記ＹＳＺ膜１２Ａとともにゲート絶縁膜として作用するチタン酸ストロンチウム（以下「ＳＴＯ」と表記する）単結晶膜１２Ｂとを積層した単結晶絶縁膜１２をエピタキシャルに形成し、さらに前記単結晶絶縁膜１２上に（１００）配向を有するＰｂＨｆＯ3膜１３を２００ｎｍの膜厚でエピタキシャルに形成し、このようにして形成した前記ＰｂＨｆＯ3膜１３の印加電圧（Ｖ）－分極（Ｐ）特性を調査したところ、以下のような事実を見出した。
　すなわち本発明の発明者は、このようなＰｂＨｆＯ3膜が、図３に示すように、図１に示す典型的な反強誘電体膜の電界－分極特性と同様に、特性領域（Ｉ）と特性領域（II）との境界Ｃ（約９Ｖ）において、前記図１における特性領域（Ｉ）と特性領域（II）の間の境界Ｂに見られる特徴的な相転移と同様な特性の変化、すなわち相転移の存在を示す、典型的な反強誘電体の電界－分極特性に類似した電界－分極特性を示すことを確認したが、さらに、この材料では、図１の常誘電体領域（Ｉ）に対応する領域（Ｉ）においても残留分極はゼロでなく、わずかな残留分極が生じていることを見出した。ＰｂＨｆＯ3は従来、典型的な反強誘電体であり、従って、前記領域（Ｉ）においては、残留分極はゼロであるとされてきた材料であることに注意すべきである。図３の特性測定は、東陽テクニカ（株）製の強誘電体特性評価システムＦＣＥ－１ＡＢを使って行っている。
　本明細書では以下、このような反強誘電体における常誘電体から強誘電体への相転移と類似した特性の変化を示すにもかかわらず、ゼロでない残留分極を有する材料を、「残留分極を有する反強誘電体」と称することにする。
　なお、図３の特性は、前記図２に示すように前記ＰｂＨｆＯ3膜１３上にＰｔ厚さが２００ｎｍのＰｔ上部電極を形成し、このようにして得られたキャパシタ構造について得られたものである。ＰｂＨｆＯ3は、ペロブスカイト構造をとる材料である。
　また図４に示すように、このようにして形成されたキャパシタ構造を使い、前記ＰｂＨｆＯ3膜１３について１ｋＨｚから１ＭＨｚの周波数範囲で比誘電率を測定したところ、前記ＰｂＨｆＯ3膜１２の比誘電率は、最大でも１００以下であることが確認された。
　以下に、前記図２の試料の作製について説明する。
　図５は、前記図２の試料においてＰｂＨｆＯ3膜１３の成膜に使われたレーザ蒸着装置３０の構成を示す。
　図５を参照するに、前記レーザ蒸着装置３０は真空排気される処理容器３１を含み、前記処理容器３１中には被処理基板Ｗを保持する基板保持台３２と、ＰｂＨｆＯ3組成のターゲット３３を保持するターゲット保持台３４が設けられ、前記ターゲット３３は、外部からのレーザ光３５により照射され、発生したプルーム３６により、前記被処理基板Ｗ上に前記ＹＳＺ膜１２Ａ、ＳＴＯ膜１２ＢおよびＰｂＨｆＯ3膜１３が、酸素雰囲気中において成膜される。成膜の間、前記ターゲット３３が前記レーザ光３５により一様に照射され前記ターゲット３３からのＰｂ原子およびＨｆ原子の蒸発が一様に生じるように、前記ターゲット保持台３４は回転される。前記ＹＳＺ膜１２Ａ，ＳＴＯ膜１２ＢおよびＰｂＨｆＯ3膜１３の成膜については、実施形態の説明のところで詳細に説明する。
　図６（Ａ），（Ｂ）は、前記図２のキャパシタ構造を使い、ダブルパルスにより前記ＰｂＨｆＯ3膜１３の分極測定を行った結果を示す。ただし図６（Ｂ）が印加された電圧パルスを示し、一方、図６（Ａ）が対応する分極を示す。
　図６（Ａ），（Ｂ）より、前記領域（Ｉ）における分極は、±５Ｖの電圧パルスの印加により反転することがわかる。
　また図７は、前記図６（Ｂ）の電圧パルスに対応した残留分極を示すが、前記領域（Ｉ）においては前記ＰｂＨｆＯ3膜１３の残留分極は、約０．０２μＣ／ｃｍ2であることがわかる。
　さらに図６（Ａ）に示されるパルス波形の頂部が平坦であることから、前記ＰｂＨｆＯ3膜１３のリーク電流はわずかであることがわかる。
　同様な、残留分極を有しながら、常誘電性から強誘電性への相転移を含む電界－分極特性は、やはり反強誘電体と言われているＰｂＺｒＯ3膜についても確認されている。ＰｂＨｆＯ3も、ペロブスカイト構造を有する材料である。
　図８は、同様にレーザ蒸着法により、２００ｎｍの膜厚に形成された（１００）配向のＰｂＺｒＯ3膜の印加電圧（Ｖ）－分極特性（Ｐ）を示す。なお図８の測定は、前記図２と同様なキャパシタ構造をレーザ蒸着法により作製して行っている。
　図８を参照するに、前記ＰｂＺｒＯ3膜は、前記図１に示す典型的な反強誘電体膜の電界－分極特性と同様に、領域（Ｉ）と領域（II）との境界Ｄ（約４Ｖ）において、前記図１において領域（Ｉ）と領域（II）の間の境界Ｂに見られる特徴的な相転移と同様な特性の変化を示す、典型的な反強誘電体の電界－分極特性に類似した電界－分極特性を有しているが、図１の常誘電体領域（Ｉ）に対応する領域（Ｉ）においても、わずかな残留分極が生じているのがわかる。この図８の特性測定も、東陽テクニカ（株）製の強誘電体特性評価システムＦＣＥ－１ＡＢを使って行っている。
　図９（Ａ），（Ｂ）は、前記ＰｂＺｒＯ3膜に対し、ダブルパルスにより分極測定を行った結果を示す。ただし図９（Ｂ）が印加された電圧パルスを示し、一方、図９（Ａ）が対応する分極を示す。
　図９（Ａ），（Ｂ）より、前記領域（Ｉ）における分極は、±５Ｖの電圧パルスの印加により反転することがわかる。
　また図１０は、前記図９（Ｂ）の電圧パルスに対応した残留分極を示すが、前記領域（Ｉ）においては前記ＰｂＨｆＯ3膜１３の残留分極は、約１μＣ／ｃｍ2であることがわかる。
　さらに図９（Ａ）に示されるパルス波形の頂部が平坦であることから、前記ＰｂＺｒＯ3膜１３のリーク電流はわずかであることがわかる。
　そこで本発明は、以下の実施形態において説明するように、このようなＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜などの、残留分極を有するペロブスカイト構造の反強誘電体膜を、ゲート電極直下、ゲート絶縁膜とゲート電極との間にメモリ膜として設けた構成の反強誘電体ゲートトランジスタ、およびかかるペロブスカイト構造の反強誘電体ゲートトランジスタを使った不揮発性メモリ装置を提供する。
［第１の実施形態］
　図１１は、本発明の第１の実施形態による反強誘電体ゲートトランジスタ２０の構成を示す。
　図１１を参照するに、前記反強誘電体ゲートトランジスタ２０はいわゆるＭＦＩＳ型構造を有し、素子分離構造２１Iにより素子領域２１Ａを画成されたｎ型シリコン基板２１の（１００）面上に形成されている。
　すなわち前記素子領域２１Ａ中、前記シリコン基板２１の表面には（２００）配向で厚さが約５ｎｍのＹＳＺ単結晶膜２２Ａと（１００）配向で厚さが約１０ｎｍのＳＴＯ膜２２Ｂを積層したゲート絶縁膜２２が、前記シリコン基板２１に対してエピタキシャルに形成されており、前記ゲート絶縁膜２２上には（１００）配向のＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜よりなる反強誘電体メモリ膜２３が約２００ｎｍの膜厚で、前記シリコン基板２１に対してエピタキシャルに形成されている。
　さらに前記ＰｂＨｆＯ3メモリ膜２３上には、Ｐｔよりなるゲート電極２４が、約２００ｎｍの膜厚に形成されている。
　また前記シリコン基板２１中、前記素子領域２１Ａには前記ゲート電極２４の第１の側にｐ型ソース領域２１ａが形成され、反対の第２の側にｐ型ドレイン領域２１ｂが形成される。
　さらに前記反強誘電体トランジスタ２０では、前記シリコン基板２１上に前記ゲート電極２４を、その下の反強誘電体メモリ膜２３およびゲート絶縁膜２２をも含めて覆うように、前記反強誘電体メモリ膜２３や、その下のＳＴＯ膜２２Ｂ，ＹＳＺ膜２２Ａなどの還元を抑制するＳｉＯＮカバー膜２５が形成され、前記ＳｉＯＮカバー膜２５上にはシリコン酸化膜などよりなる層間絶縁膜２６が形成されている。
　さらに前記層間絶縁膜２６中には、前記ソース領域２１ａおよび２１ｂにそれぞれコンタクトしたビアプラグ２６Ａ，２６Ｂが形成される。
　図１１の反強誘電体ゲートトランジスタ２０を多数、図１２に示すように行列状に配列してメモリセルアレイを構成し、各々のトランジスタ２０において前記ビアプラグ２６Ａをプレート線ＰＬに、ビアプラグ２６Ｂをビット線ＢＬに、ゲート電極２４をワード線ＷＬに接続することにより、不揮発性メモリ素子４０を構成することができる。
　図１２を参照するに、行方向に配列した一群の反強誘電体トランジスタ２０のゲート電極２４が共通にワード線ＷＬ1あるいはＷＬ２に接続され、また行方向に配列した前記一群の反強誘電体トランジスタ２０のビアプラグ２６Ｂが共通に、プレート線ＰＬ1あるいはＰＬ２に接続される。また図１２の構成では、列方向に配列した一群の反強誘電体トランジスタ２０のビアプラグ２６Ａが共通に、ビット線ＢＬ１あるいはＢＬ２に接続されている。
　次に図１２の不揮発性メモリ素子４０における書込動作について説明する。
　以下の表１は、前記不揮発性メモリ素子４０の選択されたメモリセルへのデータ「１」およびデータ「０」の書込を示す。
Figure JPOXMLDOC01-appb-T000001
 　前記不揮発性メモリ素子４０の一つのメモリセルにデータ「１」を書き込む場合には、選択したワード線、例えばワード線ＷＬ１に所定のゲート電圧－Ｖｇを印加し、選択したビット線ＢＬ１の電圧を０Ｖに設定する。これにより、前記反強誘電体メモリ膜２３には前記シリコン基板２１のチャネル領域から、前記ゲート電極２４が低電位側となるような電界が印加され、前記反強誘電体メモリ膜２３に、前記シリコン基板２１からゲート電極２４に向かう方向に分極が誘起され、データ「１」が書き込まれる。
　また前記選択された不揮発性メモリ素子４０にデータ「０」を書き込む場合には、選択したワード線、例えばワード線ＷＬ１を前記電圧－Ｖｇに保持し、選択したビット線ＢＬ１に－２Ｖｇの書込電圧を印加する。これにより、前記反強誘電体メモリ膜２３には、前記シリコン基板２１中のチャネル領域から、前記ゲート電極２４が高電位側となるような電界が印加され、前記反強誘電体メモリ膜２３に、前記ゲート電極２４からシリコン基板２１に向かう方向に分極が誘起され、データ「０」が書き込まれる。
　前記反強誘電体メモリ膜２３を厚さが１００ｎｍのＰｂＺｒＯ3膜により構成した場合には、前記電圧Ｖｇは約５Ｖの値を有する。
　次に図１２の不揮発性メモリ素子４０における書込動作について説明する。
　以下の表２は、前記不揮発性メモリ素子４０の選択されたメモリセルからのデータ「１」およびデータ「０」の読み出しを示す。
Figure JPOXMLDOC01-appb-T000002
 　前記不揮発性メモリ素子４０の一つのメモリセルに書き込まれた「１」または「０」のデータを読み出す場合には、選択したワード線、例えばワード線ＷＬ１に所定の、例えば０Ｖのゲート電圧Ｖｇを印加し、非選択ワード線ＷＬ２には別のゲート電圧を印加しておく。さらにこの状態で、選択したプレート線、例えばプレート線ＰＬ１を接地し、選択したビット線、例えばビット線ＢＬ１に所定の読み出し電圧＋Ｖｒを印加する。
　そこで前記選択されたメモリセルにデータ「１」が書き込まれている場合には、前記反強誘電体メモリ膜２３に、前記シリコン基板２１中のチャネル領域からゲート電極２４に向かう分極が生じており、このため前記チャネル領域には正孔により反転層が形成され、選択されたビット線、例えばビット線ＢＬ１、から選択されたプレート線、例えばプレート線ＰＬ１、に電流が流れる。
　また前記選択されたメモリセルにデータ「０」が書き込まれている場合には、前記反強誘電体メモリ膜２３に生じた、逆極性の分極により、チャネル領域に正孔の反転層が形成されず、前記選択されたビット線には電流が流れない。
　そこで、選択されたビット線に流れる電流をセンスアンプ（図示せず）により検出することにより、前記反強誘電体メモリ膜２３の分極、従って書き込まれた情報を判定することが可能となる。
　前記反強誘電体メモリ膜２３として厚さが１００ｎｍのＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を使った場合には、前記ゲート電圧Ｖｇとして５Ｖの電圧を使うことができ、その場合、メモリウィンドウ幅は０．５～２．５Ｖとなる。
　なお、前記図１２の構成において前記基板２１としてｐ型シリコン基板を使った場合には、前記拡散領域２１ａ，２１ｂとしてｎ型拡散領域を形成し、また前記表１，２において電圧Ｖｇ，Ｖｒの極性を反転させればよい。
　次に、前記図１１の反強誘電体ゲートトランジスタ２０の製造工程を、図１３Ａ～１３Ｇを参照しながら説明する。
　最初に図１３Ａに示すように、前記素子分離領域２１Ｉが形成された（１００）面方位の２インチ径のシリコン基板２１が、９重量％の希フッ酸中に浸漬することにより自然酸化膜を除去された後、先に図５で説明したレーザ蒸着装置３０中に被処理基板Ｗとして導入され、前記ターゲット保持台３３上にＹＳＺターゲットを、前記ターゲット３３として保持する。
　さらに前記処理容器３１中のプロセス圧を７×１０-2Ｐａに、また実基板温度を５５０℃に制御し、前記処理容器３１中に１２ＳＣＣＭの酸素を流しながらＹＳＺターゲット３３にＫｒＦエキシマレーザよりレーザ光３５を照射し、前記シリコン基板２１の表面に、（２００）配向を有する前記ＹＳＺ膜２２Ａをエピタキシャルに、５ｎｍの膜厚で形成する。
　次に前記図５のレーザ蒸着装置３０において前記ターゲット３３を、先のＹＳＺターゲットから炭酸ストロンチウム（ＳｒＣＯ3）ターゲットに変更し、図１３Ｂの工程において、前記処理容器３１中のプロセス圧を１．３Ｐａに、また実基板温度を６５０℃に制御し、前記処理容器３１中に６ＳＣＣＭの酸素を流しながら前記炭酸ストロンチウムターゲット３３にＫｒＦエキシマレーザよりレーザ光３５を照射し、前記シリコン基板２１上のＹＳＺ膜２２Ａの表面に、酸化ストロンチウム（ＳＲＯ：ＳｒＯ）膜２２Ｏをエピタキシャルに、例えば２ｎｍの膜厚で形成する。
　次に前記図５のレーザ蒸着装置３０において前記ターゲット３３を、先の炭酸ストロンチウムターゲットからＳＴＯターゲットに変更し、図１３Ｃの工程において、前記処理容器３１中のプロセス圧を２７Ｐａに、また実基板温度を６５０℃に制御し、前記処理容器３１中に６ＳＣＣＭの酸素を流しながら前記炭酸ストロンチウムターゲット３３にＫｒＦエキシマレーザよりレーザ光３５を照射し、前記シリコン基板２１上の酸化ストロンチウム（ＳＲＯ：ＳｒＯ）膜２２Ｏの表面に（１００）配向のＳＴＯ膜２２Ｂをエピタキシャルに、例えば１０ｎｍの膜厚で形成する。
　このプロセスにより、前記ＳＲＯ膜２２Ｏは前記ＳＴＯ膜２２Ｂ中に取り込まれ、前記（２００）配向のＹＳＺ膜２２Ａ上に（１００）配向のＳＴＯ膜２２Ｂがエピタキシャルに形成された図１３Ｃに示す構造が得られる。このようにして形成されたＳＴＯ膜２２Ｂは、形成しようとしている反強誘電体メモリ膜２３と前記シリコン基板２１との間を電気的に絶縁するのみならず、前記反強誘電体メモリ膜２３とシリコン基板２１との間の化学反応を抑制する作用・効果を奏する。
　次に前記図５のレーザ蒸着装置３０において前記ターゲット３３を、先のＳＴＯターゲットからＰｂＨｆＯ3ターゲットに変更し、図１３Ｄの工程において、前記処理容器３１中のプロセス圧を０．１Ｐａに、また実基板温度を６５０℃に制御し、前記処理容器３１中に１ＳＣＣＭの酸素を流しながら前記ＰｂＨｆＯ3ターゲット３３にＫｒＦエキシマレーザよりレーザ光３５を照射し、前記図１３Ｃの（１００）配向ＳＴＯ膜２２Ｂの表面に、前記（１００）配向のＺｒＨｆＯ3膜２３をエピタキシャルに、５０～２００ｎｍ、例えば１００ｎｍの膜厚で形成する。
　さらに図１３Ｅに示すように、前記図１３Ｄの（１００）配向ＺｒＨｆＯ3膜２３上にＰｔ膜２４が、例えば２００ｎｍの膜厚で、電子線蒸着法などにより形勢される。
　次に図１３Ｆに示すように前記膜２２Ａ～２４が、前記反強誘電体トランジスタ２０のチャネル領域に対応して形成されたレジストパターンＲをマスクに、Ａｒガスと塩素ガスの混合ガスをエッチングガスとして使ったドライエッチング法により、前記シリコン基板２１の表面が露出するまでパターニングされ、前記ＹＳＺ膜２２Ａ，ＳＴＯ膜２２Ｂ，ＰｂＨｆＯ3膜２３およびＰｔ膜２４を積層したゲートパターンＧが形成される。
　さらに図１３Ｇの工程において、前記積層ゲートパターンＧをマスクに前記シリコン基板２１中にＢ（ボロン）を、例えば２０～６０ｋｅＶの加速電圧下、好ましくは約４０ｋｅＶの加速電圧下、２×１０15～２×１０16ｃｍ-2、好ましくは８×１０15ｃｍ-2のドーズ量で実行するイオン注入により導入し、前記ｐ型ソース領域２１ａおよびドレイン領域２１ｂを形成する。
　さらに図示はしないが、図１３Ｇの構造を、ランプ加熱装置などにより７００℃以上、１０００℃以下の温度で２０秒以上１２０秒以下の時間、急速加熱し、前記図１３Ｇの工程で導入された不純物元素を活性化する。
　さらにこのようにして形成された構造上に、先に図１１で説明したＳｉＯＮカバー膜２５およびＳｉＯ2層間絶縁膜２６をプラズマＣＶＤ法により形成し、ビアプラグ２６Ａ，２６Ｂを形成することにより、図１１の反強誘電体トランジスタ２０が得られる。前記ＳｉＯ2層間絶縁膜２６は、例えばＴＥＯＳを原料として使い、１．０μｍの膜厚に形成される。
　また前記層間絶縁膜２６上に、図示はしないが配線パターンを形成する多層配線構造を形成することにより、前記図１２の不揮発性メモリ素子４０を作製することができる。
　このようにして作製された反強誘電体ゲートトランジスタ２０は、先にも述べたように反強誘電体メモリ膜２３が０．０１～１μＣ／ｃｍ2の非常に小さな残留分極と、１００以下の比誘電率を有しており、前記反強誘電体メモリ膜２３の自発分極に起因する電界により、その下の薄いゲート絶縁膜２２が破壊されることがなく、またリーク電流が少ないため、安定な動作特性を示し、図１２に示すようなメモリセルアレイを構成した場合にも、確実なデータの書込および読み出しが可能となる。
　なお、以上の工程において前記反強誘電体メモリ膜２３として、ＰｂＨｆＯ3膜の代わりに同様な条件下で、ただしターゲットをＰｂＺｒＯ3に変更することで、ＰｂＺｒＯ3膜を形成することも可能である。
　さらに図１４に示すように前記ＳＴＯ膜２２Ｂを省略し、ＹＳＺ膜２２Ａ上に直接にＰｂＨｆＯ3あるいはＰｂＺｒＯ3の反強誘電体メモリ膜２３を形成することも可能である。ただし、この場合には前記反強誘電体メモリ膜２３の配向が（１０１）配向となるためチャネル領域に作用する分極成分が減少するため、前記（１００）配向のＳＴＯ膜２２Ｂを介在させる方が好ましい。
　さらに図１５に示すように、前記シリコン基板２１中のチャネル領域上にシリコン酸化膜よりなるゲート絶縁膜２２Ｃを形成し、その上に前記ＰｂＨｆＯ3あるいはＰｂＺｒＯ3よりなる反強誘電体メモリ膜２３を形成してもよい。この場合には、前記シリコン酸化膜２２Ｃがアモルファス膜であるため、前記反強誘電体メモリ膜２３は多結晶膜となる。
　なお以上の説明では、前記反強誘電体メモリ膜２３がＰｂＨｆＯ3あるいはＰｂＺｒＯ3膜である場合を説明したが、前記反強誘電体メモリ膜２３として、ペロブスカイト構造を有するＮａＮｂＯ3，ＡｇＮｂＯ3などを使うことも可能である。
　また本発明では、ＹＳＺ膜２２ＡやＳＴＯ膜２２Ｂ、さらにＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を図５に示すレーザ蒸着法により形成しているが、本発明はかかる特定の成膜方法に限定されるものではなく、エピタキシャル成長が可能な例えばスパッタ法、ゾルゲル法などを使うことも可能である。
　以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

Claims (11)

  1. 　シリコン基板と、
    　前記シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、
    　前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、
    　前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、
    を含む反強誘電体ゲートトランジスタ。
  2. 　前記残留分極を有するペロブスカイト構造の反強誘電体膜は、ＰｂＨｆＯ3膜またはＰｂＺｒＯ3膜であることと特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  3. 　前記残留分極を有するペロブスカイト構造の反強誘電体膜は、１μＣ／ｃｍ2以下の残留分極を有することを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  4. 　前記残留分極を有するペロブスカイト構造の反強誘電体膜は、０．０１～１μＣ／ｃｍ2の残留分極を有することを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  5. 　前記残留分極を有するペロブスカイト構造の反強誘電体膜はエピタキシャル膜であることを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  6. 　前記ゲート絶縁膜は、前記シリコン基板上にエピタキシャルに形成された（２００）配向イットリア安定化ジルコニア単結晶膜を含み、前記残留分極を有する反強誘電体膜は、前記（２００）配向イットリア安定化ジルコニア単結晶膜上にエピタキシャルに形成された（１００）配向ＰｂＨｆＯ3膜または（１００）配向ＰｂＺｒＯ3膜であることを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  7. 　前記ゲート絶縁膜は、前記シリコン基板上にエピタキシャルに形成された、（２００）配向イットリア安定化ジルコニア単結晶膜と、前記（２００）配向イットリア安定化ジルコニア単結晶膜上にエピタキシャルに形成された（１００）配向の酸化ストロンチウム膜またはチタン酸ストロンチウム膜を含み、前記残留分極を有する反強誘電体膜は、前記（１００）配向の酸化ストロンチウム膜またはチタン酸ストロンチウム膜上にエピタキシャルに形成された（１００）配向ＰｂＨｆＯ3膜または（１００）配向ＰｂＺｒＯ3膜であることを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  8. 　前記ゲート絶縁膜はシリコン酸化膜であり、前記残留分極を有する反強誘電体膜は、前記シリコン基板上に形成されたＰｂＨｆＯ3膜またはＰｂＺｒＯ3膜であることを特徴とする請求項１記載の反強誘電体ゲートトランジスタ。
  9. 　請求項１記載の反強誘電体ゲートトランジスタを有する不揮発性メモリ素子。
  10. 　シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む反強誘電体ゲートトランジスタの製造方法であって、
    　（００１）配向のシリコン基板上に（２００）配向のイットリウム安定化ジルコニウム単結晶膜を、エピタキシャルに形成する工程と、
    　前記（２００）配向のイットリウム安定化ジルコニウム単結晶膜上に（１００）配向のＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、
    を含むことを特徴とする反強誘電体ゲートトランジスタの製造方法。
  11. 　シリコン基板上にゲート絶縁膜を介して形成された、残留分極を有するペロブスカイト構造の反強誘電体膜と、前記残留分極を有するペロブスカイト構造の反強誘電体膜上に形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１の側、および前記第１の側の反対の第２の側に形成された、拡散領域と、を含む反強誘電体ゲートトランジスタの製造方法であって、
    　（００１）配向のシリコン基板上に（２００）配向のイットリウム安定化ジルコニウム単結晶膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、
    　前記（２００）配向のイットリウム安定化ジルコニウム単結晶膜上に（１００）配向のチタン酸ストロンチウム膜を、エピタキシャルに形成する工程と、
    　前記（１００）配向の酸化ストロンチウム膜あるいはチタン酸ストロンチウム膜上に（１００）配向のＰｂＨｆＯ3膜あるいはＰｂＺｒＯ3膜を、レーザ蒸着法によりエピタキシャルに形成する工程と、
    を含むことを特徴とする反強誘電体ゲートトランジスタの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012238697A (ja) * 2011-05-11 2012-12-06 Renesas Electronics Corp 半導体装置
US11527646B2 (en) 2019-09-24 2022-12-13 Samsung Electronics Co., Ltd. Domain switching devices and methods of manufacturing the same
US11552180B2 (en) 2018-06-29 2023-01-10 Intel Corporation Antiferroelectric perovskite gate oxide for transistor applications
WO2023089440A1 (ja) * 2021-11-18 2023-05-25 株式会社半導体エネルギー研究所 記憶素子、記憶装置
US11889701B2 (en) 2021-04-22 2024-01-30 Globalfoundries U.S. Inc. Memory cell including polarization retention member(s) including antiferroelectric layer over ferroelectric layer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229350A (ja) * 1985-04-04 1986-10-13 Nec Corp 高密度メモリ素子
JPH0590599A (ja) * 1991-08-16 1993-04-09 Rohm Co Ltd 強誘電体デバイス
JP2001222884A (ja) * 2000-02-07 2001-08-17 Seiko Epson Corp 不揮発性メモリ
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002170953A (ja) * 2000-12-04 2002-06-14 Sharp Corp 半導体装置及びその製造方法
JP2003007861A (ja) * 2001-06-18 2003-01-10 Sharp Corp 不揮発性記憶装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229350A (ja) * 1985-04-04 1986-10-13 Nec Corp 高密度メモリ素子
JPH0590599A (ja) * 1991-08-16 1993-04-09 Rohm Co Ltd 強誘電体デバイス
JP2001222884A (ja) * 2000-02-07 2001-08-17 Seiko Epson Corp 不揮発性メモリ
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002170953A (ja) * 2000-12-04 2002-06-14 Sharp Corp 半導体装置及びその製造方法
JP2003007861A (ja) * 2001-06-18 2003-01-10 Sharp Corp 不揮発性記憶装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012238697A (ja) * 2011-05-11 2012-12-06 Renesas Electronics Corp 半導体装置
US11552180B2 (en) 2018-06-29 2023-01-10 Intel Corporation Antiferroelectric perovskite gate oxide for transistor applications
US11527646B2 (en) 2019-09-24 2022-12-13 Samsung Electronics Co., Ltd. Domain switching devices and methods of manufacturing the same
US11824119B2 (en) 2019-09-24 2023-11-21 Samsung Electronics Co., Ltd. Domain switching devices and methods of manufacturing the same
US11889701B2 (en) 2021-04-22 2024-01-30 Globalfoundries U.S. Inc. Memory cell including polarization retention member(s) including antiferroelectric layer over ferroelectric layer
WO2023089440A1 (ja) * 2021-11-18 2023-05-25 株式会社半導体エネルギー研究所 記憶素子、記憶装置

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