JP4931292B2 - 強誘電体メモリおよびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は強誘電体メモリおよびその製造方法に係り、特に低誘電率の無機誘電体膜からなる強誘電体膜を備えた強誘電体メモリに関する。
【0002】
【従来の技術】
現在研究されている強誘電体メモリは大きく2つに分けられる。1つは、強誘電体キャパシタの反転電荷量を検出する方式で、強誘電体キャパシタと選択トランジスタとで構成される。
【0003】
もう1つは、強誘電体の自発分極による半導体の抵抗変化を検出する方式のメモリである。この方式の代表的なものが、MFSFETである。これはゲート絶縁膜に強誘電体を用いたMIS構造である。この構造では半導体表面に直接強誘電体を形成する必要があり、強誘電体/半導体の界面制御が困難なことから、良質のメモリ素子を製造するのは極めて困難であるとされている。そこで現在は強誘電体/半導体界面にバッファ層を設けたメモリ構造が主流になっているが、われわれは、図4に示すように、強誘電体/半導体界面にバッファ層として金属層(M)と絶縁体層(I)とを介在させたMFMIS構造のFETを提案している。このMFMIS構造のFETは、半導体基板1のソース・ドレイン領域2,3間に形成されるチャネル領域4上に、ゲート酸化膜5、フローティングゲート6、強誘電体膜7、コントロールゲート8を順次積層してなるものである。
【0004】
この構造では通常半導体基板1を設置し、コントロールゲート8に正の電圧を与えると、強誘電体膜7は分極反転を起こす。コントロールゲート8の電圧を除去しても、強誘電体膜7の残留分極により、チャネル形成領域CHには負の電荷が発生する。これを「1」の状態とする。
【0005】
逆に、コントロールゲート8に負の電圧を与えると、強誘電体膜8は逆方向に分極反転を起こす。コントロールゲート8の電圧を除去しても、強誘電体膜8の残留分極によりチャネル形成領域CHには正の電荷が発生する。これを「0」の状態とする。このようにしてFETに情報「1」または「0」の書き込みを行うことができるようになっている。
【0006】
書き込まれた情報の読み出しは、コントロールゲートに読み出し電圧Vrを与えることによって実行される。読み出し電圧Vrは、「1」の状態における閾値電圧Vth1と「0」の状態における閾値電圧Vth0との間の値に設定されている。そして、コントロールゲート8に読み出し電圧Vrを与えたとき、ドレイン電流が流れたか否かを検出することにより、書き込まれた情報が「1」であったか、「0」であったかを判別することができるようになっている。
【0007】
このように、MFMIS構造のFETによれば、一つの素子で一つのメモリセルを構成することができ、非破壊読み出しを良好に行うことが可能となる。
【0008】
しかしながら、このようなMFMIS構造のFETは、つぎのような問題がある。書き込み時には、FETは強誘電体膜7によるコンデンサCf(容量Cf)、ゲート酸化膜5によるコンデンサCox(容量Cox)とが直列接続されたかたちになる(図5参照)。ここでCDはドレイン容量であるが、ここでは無視するものとする。従って、基板1とコントロールゲート8との間に、電圧Vを与えた場合、電圧はVfとVoxとにわかれ次式(1)のようになる。
V=Vf+Vox
CfVf=CoxVox=q q:キャパシタの発生電荷量 (1)
【0009】
従って、強誘電体膜7によるコンデンサCfには、次式に示す分圧Vf
Vf=Cox/(Cf+Cox)・V (2)
がかかる。
【0010】
一方、書き込み時に強誘電体膜7を分極反転させるためには、Vfをある程度大きくする必要がある。
従って、ゲート絶縁膜の容量に対する強誘電体膜の容量を小さくする必要がある。しかしながら例えばPZTの比誘電率は200−1000程度であり、ゲート絶縁膜を構成する酸化シリコン膜の比誘電率3.9に比べてかなり高いという問題がある。
【0011】
このため、上式(1)における分圧Vfを大きくすることが困難である。従って、書き込み時に強誘電体膜7を分極反転させることが困難であるという問題があった。
【0012】
【発明が解決しようとする課題】
この問題を解決するため、強誘電体膜の比誘電率をできるだけ小さく、膜厚を薄くする必要がある。このように、膜厚を薄くすることによって、分圧Vfを大きくすることは可能であるが、反面、膜厚が薄くなるに従って、フローティングゲートとコントロールゲートとの間でのリーク電流が顕在化し、これがメモリ特性の劣化の原因となっている。
【0013】
このように、強誘電体メモリの高速化・低消費電力化には、強誘電体膜の比誘電率の低減による低誘電率化が重要な課題である。
【0014】
ところで絶縁膜としては、低誘電率化を目的として種々の工夫がなされているが、従来、一般に絶縁膜の低誘電率化に際しては、
(1)無機絶縁膜であるシリカ膜にフッ素を添加する。
(2)母体材料として低誘電率である有機絶縁材料を形成する。
(3)意図的にポーラスな膜を形成する。
などの方法が提案されている。
【0015】
しかしながら、(1)の方法の場合、絶縁膜の耐熱性が劣化するために、元素比でせいぜい数%しか添加できないため、比誘電率は従来の絶縁膜よりも10%から15%しか低減することが出来ないという問題がある。
【0016】
また(2)の方法の場合、有機材料であるために耐熱性が従来のシリカ系絶縁膜よりも格段に劣化し、半導体素子の信頼性を低下させることにつながるという問題があり、強誘電体膜には到底適用不可能である。
【0017】
さらにまた(3)の場合、ポーラスな構造がランダムであるために絶縁膜の機械的強度が著しく低下し、パッケージングに際し、破損しやすく、半導体素子の信頼性低下の原因となっていた。
【0018】
また、ポーラスな構造が閉じていない場合が多く、閉じていないと絶縁膜の耐湿性が著しく低下し、半導体素子の信頼性低下の原因となっていた。
【0019】
このように強誘電体膜のみならず従来の絶縁膜では、十分に誘電率を下げることができず、また、機械的強度も充分でないという問題があった。
【0020】
本発明は前記実情に鑑みてなされたもので、強誘電体メモリの高速化および低消費電力化を企図し、リーク電流を低減し、強誘電体メモリのデータ保持特性の向上を図ることを目的とする。
すなわち、本発明は、誘電率が低くかつ機械的強度の強い強誘電体膜膜を提供することを目的とする。
【0021】
【課題を解決するための手段】
そこで本発明では、MFMIS構造のFETにおいて、強誘電体層を空孔度50%以上の無機膜で構成したことを特徴とする。
【0022】
すなわち、本発明の第1の強誘電体メモリは、半導体基板表面に形成されたソース・ドレイン間領域の表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETにおいて、強誘電体層をSTN(Sr2(Ta1-xNbx)2Oy)x:0<x<1、1<y<7で構成し、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機膜としたことを特徴とする。
また、本発明の強誘電体メモリは、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETにおいて、前記強誘電体層がPZTで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜からなることを特徴とする。
【0023】
かかる構成によれば、空気の誘電率は低いためフッ素を添加したりするよりもさらに誘電率を低下せしめることができ、絶縁膜の極限的な低誘電率化をはかることが可能となる。従って分極反転電圧の低下をはかることができ、駆動電圧の低減をはかることが可能となる。また機械的強度も高く信頼性の高い膜であるため、前記フローティングゲートとコントロールゲートとの間のリーク電流も低減される。またこの強誘電体層は、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになる。また、耐湿性に優れ信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【0024】
また、前記強誘電体膜はSTN(Sr 2 (Ta 1-x Nb x ) 2 O 7 )x:0<x<1、1<y<7で構成されている。STNは通常の素材そのものの比誘電率が40−50程度であるが、空孔度50%以上とすることにより、比誘電率が20−25程度以下に抑制され、強誘電体膜にかかる電圧を大幅に低下させることなく、リーク電流の低減を図ることが可能となる。
【0025】
望ましくは、前記無機絶縁膜の空孔が配向性を具備していることを特徴とする。
かかる構成によれば、空孔が配向性をもち、周期的なポーラス構造をもつため、機械的強度を高めることができ、信頼性の高い強誘電体膜を得ることが可能となる。
【0026】
また、無機絶縁膜は、基板表面に形成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備している。かかる構成によれば、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになる。また、耐湿性に優れ信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【0027】
望ましくは、基板表面に形成され、前記基板表面に平行となるように一方向に配向せしめられた円柱状の空孔を含む周期的ポーラス構造ドメインが複数含まれており、隣接する各ポーラス構造ドメインは互いに異なる方向に配向していることを特徴とする。
【0028】
かかる構成によれば、ドメイン毎に異なる方向にポーラス構造が配向しているため、空孔の開口部を互いに閉じることが可能になり、緻密な膜の耐湿性と同程度の優れた耐湿性を有し、かつ周期構造により機械的強度にも優れた究極的に低い誘電率をもつ低誘電率薄膜を得ることが可能となる。さらにまた、層間の空間を隣接する層が支えることで、通常不安定と考えられる層状の周期的ポーラス形状を安定かつ優れた機械的強度で構築することが可能となる。
【0029】
本発明の方法では、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記予備架橋工程で架橋反応の開始された前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、STN(Sr2(Ta1-xNbx)2Oy)x:0<x<1、1<y<7で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜を形成することを特徴とする。
また、本発明の方法では、半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、PZTで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜を形成することを特徴とすることを特徴とする。
【0030】
かかる構成によれば、極めて制御性よく機械的強度に優れ究極的に低い誘電率をもつ絶縁膜を提供することが可能となる。
また、前駆体液の濃度を調整することにより空孔度は適宜変更可能であり、極めて作業性よく所望の誘電率の絶縁体薄膜を形成することが可能となる。
【0031】
望ましくは、前記接触工程は、基板を前駆体溶液に浸せきする工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【0032】
また望ましくは、前記接触工程は、基板を前駆体溶液に浸せきし、所望の速度で引き上げる工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【0033】
望ましくは、前記接触工程は、前駆体溶液に基板上に塗布する工程であることを特徴とする。
かかる構成によれば、生産性よく低誘電率絶縁膜を形成することが可能となる。
【0034】
望ましくは、前記接触工程は、前駆体溶液に基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする。
かかる構成によれば、膜厚や空孔度を容易に調整可能であり、生産性よく低誘電率絶縁膜を形成することが可能となる。
【0035】
【発明の実施の形態】
本発明に係る強誘電体メモリおよびその製造方法の一実施形態を図面を参照しつつ詳細に説明する。
実施形態1
本発明の第1の実施形態として、STNを誘電体膜として用いた強誘電体メモリについて説明する。この強誘電体メモリは、図1に示すように、n型のシリコン基板1表面に形成されたp型不純物領域からなるソース・ドレイン領域2,3の間のチャネル領域4の表面に、膜厚10nmの酸化シリコン膜からなるゲート絶縁膜5を介して、膜厚100nmのイリジウム層からなるフローティングゲート6と、空孔度50%の膜厚150nmのSTNからなる強誘電体層7と、膜厚200nmのPtからなるコントロールゲート8とを順次積層してなるMFMIS構造のFETを構成したことを特徴とする。
【0036】
ここで強誘電体膜を構成するSTNは図2に拡大説明図を示すように、円柱状の空孔が基板表面に平行となるように配向してなるポーラス構造を有するものである。
かかる構造によれば比誘電率が20−25程度以下と低減されているため、リーク電流が少なく、電圧降下が10%程度低減され、強誘電体膜にかかる電圧を十分に大きく維持することができる。
【0037】
このようにして、より信頼性の高い不揮発性メモリを得ることが可能となる。
【0038】
尚、前記実施例では、強誘電体膜として、STNを用いたが、これに限定されることなく、適宜変更可能である。
【0039】
次に、このMIFMIS構造の強誘電体メモリの製造工程について説明する。図3(a)乃至(d)は製造工程図である。
【0040】
まず、図3(a)に示すようにn型シリコン基板1の表面を熱酸化し、膜厚600nm程度の酸化シリコン層5を形成した後、この酸化シリコン層2上にイリジウムをターゲットとして用いてスパッタリング法により、フローティングゲートとなるイリジウム層を形成する。次に、O2の雰囲気中で800度(摂氏、以下同じ)1分の熱処理を行い、イリジウム層6aの表面に酸化イリジウム層6bを形成する。
【0041】
次に、この酸化イリジウム層6bの上に、ゾルゲル法によって、強誘電体膜7としてポーラス構造をもつPZT膜を形成する。出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体の溶液に、図6(a)に示すように、まず界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド(CTAB:C16H33N+(CH3)3)と、酸触媒としての塩酸(HCl)とを、H2O/アルコール混合溶媒に溶解し、混合容器内で、前駆体(プレカーサー)溶液を調整する。この前駆体溶液の仕込みのモル比は、溶媒を100として、界面活性剤0.05、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体0.1、酸触媒2として混合し、この混合溶液内に前記フローティングゲート6の形成された基板を浸せきし図6(b)に示すように、混合容器を密閉したのち、30から150℃で1時間乃至120時間保持することによりPb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4誘導体を加水分解重縮合反応で重合させて(予備架橋工程)、界面活性剤の周期的な自己凝集体を鋳型とする、メゾポーラス薄膜を形成する。
【0042】
この自己凝集体は図7(a)に示すように複数の分子が凝集してなる球状のミセル構造体(図7(b))を形成し、高濃度化により、界面活性剤が配向してなる円筒体(図7(c))が形成されるものである)。
そして基板を引き上げ、水洗後、150度で乾燥させ、ドライエアー雰囲気において400度で30分の仮焼成を行った。これを5回繰り返した後、O2の雰囲気中で、700度以上の熱処理を施した。このようにして、図7(e)に示すように、鋳型の界面活性剤を完全に熱分解除去して純粋なメゾポーラス薄膜からなる250nmの強誘電体膜7を形成した。なお、ここでは、PbZrxTi1-xO3において、xを0.52として(以下PZT(52/48)と表す)、PZT膜を形成している。
【0043】
さらに、強誘電体膜7の上に、スパッタリングによりイリジウム層8aを形成する。次に、O2の雰囲気中で800度、1分の熱処理を行い、イリジウム層8aの表面に酸化イリジウム層8bを形成する(図3(b)。このイリジウム層8aおよび酸化イリジウム層8bを、コントロールゲート8とする。ここでは、イリジウム層8aと酸化イリジウム層8bとをあわせて200nmの厚さとなるように形成した。このようにして、強誘電体キャパシタを得ることができる。
【0044】
この後図3(c)に示すように、これをフォトリソグラフィによりパターニングしてレジストパターンRを形成し、このレジストパターンRをマスクとしてソースドレインとなる領域の表面を露呈せしめる。
【0045】
こののち、このゲート電極パターンをマスクとして、ホウ素(B)イオンを注入することにより、図3(d)に示すように、p型拡散層からなるソース・ドレイン領域2、3を形成する。
【0046】
さらに、層間絶縁膜、配線パターンを形成し、強誘電体メモリが完成する。
【0047】
かかる構成によれば、強誘電体膜が空孔度50%のポーラス構造体で形成されているため、通常の膜厚で誘電率を大幅に低減することができることが可能となるため、強誘電体膜にかかる電圧を十分に大きくとることが可能となる。また、通常の膜厚で誘電率を大幅に低減することができることが可能となるため、リーク電流もない。さらに、機械的強度が高いため、信頼性の高い強誘電体メモリを提供することが可能となる。
【0048】
さらにまた、強誘電体そのものの材質を変更することなく、塗布に先立ち前駆体溶液を調整するのみで空孔度や空孔の構造も所望の構造となるように調整することができる。
さらに、空孔度が膜厚方向で変化するような構造も容易に実現可能であり、コントロールゲートおよびフローティングゲートとの界面近傍では、従来の緻密構造にし、密着性を維持するとともに、内部では空孔度を上げるようにすることも容易である。
かかる構成によれば、密着性の向上によって、リーク電流の低減のみならず、強誘電特性も改善することが可能である。
【0049】
前記実施例では、強誘電体膜としてSTN、およびPZTを用いたが、SBTなどの強誘電体あるいはBSTなどの高誘電率誘電体膜などにも適用可能である。
【0050】
なお、上記実施例では、電極としてイリジウムと酸化イリジウムの2層構造のものを用いたが、これに限定されることなく、他の材料を用いることも可能である。また基板とフローティングゲートとの間あるいは電極と強誘電体層との間に、密着層あるいは絶縁バリア層などを挿入することも可能である。絶縁バリア層として、チタニウム、タンタル、ジルコニウム、タングステンあるいはこれらの窒化物さらには、TaAlN、TaSiNなど高融点金属の窒化物にアルミニウムあるいはシリコンなどを含有させたものの酸化物も適用可能である。
また、基板表面に平行となるように空孔が配向せしめられているため、基板表面に垂直な方向で均一に低誘電率をもつことになり、特に上層のフローティングゲートおよび配線、下地基板に対して開口部を持たない閉じた構造をとることができ、耐湿性に優れ信頼性の高い有効な低誘電率薄膜となる。従ってリーク電流もなく、長寿命の層間絶縁膜となる。
【0051】
なお、前駆体溶液の組成については、前記実施形態の組成に限定されることなく、溶媒を100として、界面活性剤0.01から0.1、誘導体0.01から0.5、酸触媒0から5とするのが望ましい。かかる構成の前駆体溶液を用いることにより、筒状の空孔を有する低誘電率絶縁膜を形成することが可能となる。
【0052】
また、前記実施形態では、界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド(CTAB:C16H33N+(CH3)3Br-)を用いたが、これに限定されることなく、他の界面活性剤を用いてもよいことは言うまでもない。
【0053】
ただし、触媒としてNaイオンなどのアルカリイオンを用いると半導体材料としては、劣化の原因となるため、陽イオン型の界面活性剤を用い、触媒としては酸触媒を用いるのが望ましい。酸触媒としては、HClの他、硝酸(HNO3)、硫酸(H2SO4)、燐酸(H3PO4)、H4SO4等を用いてもよい。
【0054】
また溶媒としては水H2O/アルコール混合溶媒を用いたが、水のみでもよい。
さらにまた、焼成雰囲気としては酸素雰囲気を用いたが、大気中でも、減圧下でもよく、また窒素雰囲気中でもよい。望ましくは窒素と水素の混合ガスからなるフォーミングガスを用いた焼成を追加することにより、耐湿性が向上し、リーク電流の低減を図ることが可能となる。
また、界面活性剤、誘導体、酸触媒、溶媒の混合比については適宜変更可能である。
【0055】
さらに、予備重合工程は、30から150℃で1時間乃至120時間保持するようにしたが、望ましくは、60から120℃、更に望ましくは90℃とする。
また、焼成工程は、400℃1時間としたが、300℃から500℃で1乃至5時間程度としてもよい。望ましくは350℃から450℃とする。
【0056】
実施形態2
なお、前記第1の実施形態では、空孔が円柱状をなすように形成したが、さらに、界面活性剤を高濃度にすることにより図7(d)に示すように層状に配向させることができ、これを焼成することにより図7(f)に示すように、空孔が層状に配向してなる構造を得ることが可能となる。
【0057】
実施形態3
なお、前記第1の実施形態では、空孔hが円柱状をなすように形成し、前記第2の実施形態では、空孔hが層状をなすように形成したが、図8に示すようにこれらの積層構造でもよく、さらに骨格表面を疎水性層Sで被覆し、さらに耐湿性を向上させるようにすることも可能である。
この疎水性層の形成は、焼成後、シリル化処理を行うことにより、容易に形成可能である。
【0058】
実施形態4
なお、前記第1の実施形態では、空孔が円柱状をなすように形成し、前記第2の実施形態では、空孔が層状をなすように形成したが、図9に示すようにこれらの組み合わせでもよく、複数の異なるポーラス構造ドメインが混在する構造をとることにより、さらに耐湿性を向上させるようにすることも可能である。
【0059】
実施形態5
なお、前記第1の実施形態では、メゾポーラス薄膜の形成は、前駆体溶液に浸せきすることによって行ったが、浸せきに限定されることなく、図10に示すように、ディップコート法を用いてもよい。
【0060】
すなわち、調整された前駆体溶液の液面に対して基板を垂直に1mm/s乃至10m/sの速度で下降させて溶液中に沈め、1秒間乃至1時間静置する。
【0061】
そして所望の時間経過後再び、基板を垂直に1mm/s乃至10m/sの速度で上昇させて溶液から取り出す。
そして最後に、前記第1の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なメゾポーラス薄膜を形成する。
【0062】
実施形態6
なお、前記第1の実施形態では、メゾポーラス薄膜の形成は、前駆体溶液に浸せきすることによって行ったが、浸せきに限定されることなく、図11に示すように、スピンコート法によってもよい。
【0063】
前記実施形態と同様にして形成された前駆体溶液をスピナー上に載置された被処理基板表面に滴下し、500乃至5000rpmで回転し、メゾポーラス薄膜を得る。
そして最後に、前記第1の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なメゾポーラス薄膜を形成する。
【0064】
加えて、前記実施形態では、MFMIS型の強誘電体メモリについて説明したが、他の構造の強誘電体メモリにも適用可能である。
【0065】
【発明の効果】
以上説明してきたように、本発明によれば、強誘電体膜として空孔度50%以上の強誘電体薄膜を用いているため、誘電率の低減をはかることができる。このため、分極反転電圧の低下をはかることができ、駆動速度の増大および駆動電圧の低減をはかることが可能となる。
【0066】
また機械的強度も高く信頼性の高い膜であるため、前記フローティングゲートとコントロールゲートとの間のリーク電流も低減される。容易に制御性よく、機械的強度が高く極めて低誘電率の絶縁膜を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態のMFMIS構造の強誘電体メモリを示す図
【図2】図1の強誘電体メモリの強誘電体薄膜の構造を示す説明図
【図3】本発明の第1の実施形態の強誘電体メモリの形成工程を示す説明図
【図4】強誘電体メモリの動作説明図
【図5】強誘電体メモリの容量の等価回路図
【図6】本発明の第1の実施形態の強誘電体メモリの強誘電体膜の形成工程を示す説明図
【図7】本発明の第1の実施形態の強誘電体メモリの強誘電体膜の形成工程を示す説明図
【図8】本発明の第3の実施形態の強誘電体メモリの強誘電体膜の構造説明図
【図9】本発明の第4の実施形態の強誘電体メモリの強誘電体膜の構造説明図
【図10】本発明の第5の実施形態における絶縁膜の形成方法を示す説明図
【図11】本発明の第6の実施形態における絶縁膜の形成方法を示す説明図
【符号の説明】
1 シリコン基板
2 ソース領域
3 ドレイン領域
4 チャネル領域
5 ゲート絶縁膜
6 フローティングゲート
7 強誘電体膜
8 コントロールゲート
S 疎水性層
Claims (9)
- 半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETにおいて、
前記強誘電体層がSTN(Sr2(Ta1-xNbx)2Oy)x:0<x<1、1<y<7で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜からなることを特徴とする強誘電体メモリ。 - 前記無機絶縁膜は、基板表面に形成され、前記基板表面に平行となるように一方向に配向せしめられた円柱状の空孔を含む周期的ポーラス構造ドメインが複数含まれており、隣接する各ポーラス構造ドメインは互いに異なる方向に配向していることを特徴とする請求項1に記載の強誘電体メモリ。
- 半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、STN(Sr2(Ta1-xNbx)2Oy)x:0<x<1、1<y<7で構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜を形成することを特徴とする強誘電体メモリの製造方法。
- 前記接触工程は、基板を前駆体溶液に浸せきする工程であることを特徴とする請求項3に記載の強誘電体メモリの製造方法。
- 前記接触工程は、基板を前駆体溶液に浸せきし、所望の速度で引き上げる工程であることを特徴とする請求項3に記載の強誘電体メモリの製造方法。
- 前記接触工程は、前駆体溶液を基板上に塗布する工程であることを特徴とする請求項3に記載の強誘電体メモリの製造方法。
- 前記接触工程は、前駆体溶液を基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする請求項6に記載の強誘電体メモリの製造方法。
- 半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETにおいて、
前記強誘電体層がPZTで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜からなることを特徴とする強誘電体メモリ。 - 半導体基板表面に形成されたソース・ドレイン領域間の前記半導体基板表面に、ゲート絶縁膜を介してイリジウム層と酸化イリジウム層との2層構造で構成されるフローティングゲートと、強誘電体層と、コントロールゲートとを順次積層してなるMFMIS構造のFETからなる強誘電体メモリの製造方法において、
前記強誘電体膜の形成工程が、誘導体と界面活性剤を含む前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み、PZTで構成され、前記基板表面に平行となるように配向せしめられた円柱状の空孔を含む周期的ポーラス構造を具備し空孔度50%以上の無機絶縁膜を形成することを特徴とする強誘電体メモリの製造方法。
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