CN107958907A - 一种具有u型沟槽的半浮栅存储器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有U型沟槽的半浮栅存储器件及其制造方法，通过在完成对U型沟槽阈值电压Vt注入后，增加一步大角度注入步骤，以在漏区一侧的U型沟槽侧壁形成重掺杂区域，从而实现既能加大U型沟槽侧壁寄生MOSFET阈值电压、减少半浮栅漏电和电位波动，又能进一步增强TFET向半浮栅的充电电流及缩短写入时间；本发明可提高存取速度，延长半浮栅保存电荷时间，同时器件之间的性能参数波动小，适用于大规模集成。
Description
技术领域
本发明涉及半导体存储器件技术领域，更具体地，涉及一种具有U型沟槽的半浮栅存储器件及其制造方法。
背景技术
目前，半导体存储器件已被广泛应用于各种电子产品之中。其中，不同应用领域对半导体存储器件的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。
半浮栅器件作为一种新型的存储器件，可以应用于不同的集成电路。半浮栅存储器可以取代一部分的静态随机存储器(SRAM)，由半浮栅晶体管构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。半浮栅器件还可以应用于动态随机存储器(DRAM)领域，由半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM的全部功能，不但可使得成本大幅降低，而且集成度更高、读写速度更快。
文献Science，341(6146)：640-643提出了一种利用TFET(隧穿场效应晶体管)擦写电荷的平面式半浮栅存储器件，其结构如图1所示(图中各标记所代表结构的含义请参考该文献)。然而，这种具有平面沟道结构的半浮栅存储器件需要较长的沟道长度，使得存储器件的单元面积较大，从而降低了芯片密度。
一些专利还提出了带有U型沟槽的半浮栅存储器件，并在实际流片中得到了应用。然而，这类半浮栅存储器件结构中U型沟槽侧壁上存在沟道竖直方向的寄生MOSFET；该MOSFET由于沟道掺杂少、沟道长度小，导致阈值电压Vt小，并有较强的短沟道效应。这严重影响到半浮栅内电荷的保持时间，并且会导致半浮栅电位波动、器件之间波动大而无法大规模集成。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新的具有U型沟槽的半浮栅存储器件及其制造方法。
为实现上述目的，本发明的技术方案如下：
本发明提供了一种具有U型沟槽的半浮栅存储器件，包括：
一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；
形成于所述源区和漏区之间的半导体衬底上的U型沟槽，以及覆盖于所述U型沟槽内壁和半导体衬底表面上的第一电介质薄膜；
形成于漏区一侧的所述第一电介质薄膜上的接触窗口，以及形成于所述接触窗口区域的漏区表面的具有第一类掺杂的第一区域；
位于漏区一侧、沿U型沟槽侧壁和漏区表面连续形成的具有第二类重掺杂的第二区域；所述第二区域、第一区域相连；
充满所述U型沟槽并覆盖于接触窗口上的具有第一类掺杂的半浮栅，所述半浮栅通过接触窗口与漏区接触，形成一个p-n结二极管；
形成于所述半浮栅表面上的第二电介质薄膜，以及形成于所述第二电介质薄膜上的控制栅；
形成于所述控制栅两侧的侧墙，以及形成于所述侧墙两侧的源区和漏区表面的具有第二类重掺杂的第三区域；所述第三区域、第二区域相连。
优选地，所述接触窗口位于U型沟槽旁边覆盖于半导体衬底表面的第一电介质薄膜上。
优选地，所述第一类掺杂的掺杂类型为n型，所述第二类掺杂/第二类重掺杂的掺杂类型为p型；或者，所述第一类掺杂的掺杂类型为p型，所述第二类掺杂/第二类重掺杂的掺杂类型为n型。
优选地，所述第一电介质薄膜、第二电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种；所述控制栅为多晶硅栅或者金属栅中的任意一种。
优选地，所述半导体衬底的底部具有底部电极，所述U型沟槽的深度大于或等于第二类掺杂的源区和漏区区域结深。
本发明还提供了一种上述的具有U型沟槽的半浮栅存储器件的制造方法，包括：
提供一具有第一类掺杂的半导体衬底，在所述半导体衬底上形成具有第二类掺杂的区域；
在所述半导体衬底上形成U型沟槽，以将具有第二类掺杂的区域分隔为源区和漏区；
在U型沟槽内壁和半导体衬底表面上形成第一电介质薄膜；
在整个器件表面进行用于阈值电压调整的第一类掺杂注入；
在整个器件表面进行倾斜角度的第二类重掺杂注入，以在漏区一侧、沿U型沟槽侧壁和漏区表面连续形成具有第二类重掺杂的第二区域；
在漏区一侧U型沟槽旁边的第一电介质薄膜上形成接触窗口，并朝接触窗口下方的漏区表面进行第一类掺杂注入，形成与第二区域相连的第一区域；
形成充满U型沟槽并覆盖接触窗口的具有第一类掺杂的半浮栅，使所述半浮栅通过接触窗口与漏区接触，形成一个p-n结二极管；
在半浮栅表面上形成第二电介质薄膜，以及在第二电介质薄膜上形成控制栅；
在控制栅两侧形成侧墙，以及在侧墙两侧的源区和漏区表面形成具有第二类重掺杂的第三区域，并使所述第三区域与第二区域相连。
优选地，形成U型沟槽时，使所述U型沟槽的深度大于或等于源区和漏区区域结深。
优选地，形成第二区域时，注入角度为30度至45度之间。
优选地，形成第二区域时，注入杂质离子包括硼、氟化硼、磷、砷或锑，注入浓度为1e13cm^-2至1e15cm^-2，注入能量为40KeV至90KeV。
优选地，所述半浮栅采用向U型沟槽内淀积多晶硅、并经原位第一类掺杂的方法形成。
从上述技术方案可以看出，本发明通过在完成对U型沟槽阈值电压Vt注入后，增加一步大角度注入步骤，以在漏区一侧的U型沟槽侧壁形成重掺杂区域(第二区域)，从而实现既能加大U型沟槽侧壁寄生MOSFET阈值电压、减少半浮栅漏电和电位波动，又能进一步增强TFET(隧穿场效应晶体管)向半浮栅的充电电流及缩短写入时间。本发明可提高存取速度，延长半浮栅保存电荷时间，同时器件之间的性能参数波动小，适用于大规模集成。
附图说明
图1是现有的一种利用TFET擦写电荷的平面式半浮栅存储器件结构示意图；
图2是本发明一较佳实施例的一种具有U型沟槽的半浮栅存储器件结构示意图；
图3-图8是本发明一较佳实施例的一种具有U型沟槽的半浮栅存储器件的制造方法工艺流程图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例的一种具有U型沟槽的半浮栅存储器件结构示意图。如图2所示，本发明的一种具有U型沟槽的半浮栅存储器件建立在半导体衬底上，其具体结构在以下进行详细说明。
请参阅图2。本发明的一种具有U型沟槽的半浮栅存储器件，包括一个具有第一类掺杂的半导体衬底200；在所述半导体衬底200上具有第二类掺杂的源区203和漏区204。
在源区和漏区之间的半导体衬底上设有U型沟槽202，所述源区203和漏区204即被U型沟槽202所分隔。所述U型沟槽的深度需大于或等于第二类掺杂的源区和漏区区域的结深。
在U型沟槽202的内壁(侧壁和底面)表面和半导体衬底表面上覆盖有第一电介质薄膜213；所述第一电介质薄膜可以是氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种构成的薄膜。
在漏区一侧的所述第一电介质薄膜213上设有接触窗口214；例如，所述接触窗口214可设置在位于U型沟槽202旁边的覆盖于半导体衬底顶部表面的第一电介质薄膜上。在所述接触窗口214区域的漏区表面(即接触窗口下方的漏区表面区域)具有第一类掺杂的第一区域205。
在位于漏区的一侧，并在漏区中沿着U型沟槽侧壁和漏区上表面设有连续的具有第二类重掺杂的第二区域220，形成例如图示的近似倒L形的第二区域。第二区域220可在整个U型沟槽侧壁位置的漏区表面设置，也可如图示在U型沟槽侧壁部分位置的漏区表面设置。所述第二区域220、第一区域205相连设置；并且，所述第一区域可设置位于第二区域之中。在源区203的上表面也可具有第二区域220；并且第二区域可紧邻该侧的U型沟槽侧壁。
请参阅图2。在所述U型沟槽202中填充有具有第一类掺杂的半浮栅材料，例如具有第一类掺杂的多晶硅材料；多晶硅材料在将U型沟槽202充满之后，继续向上覆盖于半导体衬底的上表面上，即覆盖于第一电介质薄膜的上表面上，并至少将第一电介质薄膜上的接触窗口214完全覆盖住，形成具有第一类掺杂的多晶硅半浮栅206。所述多晶硅半浮栅206通过接触窗口214与接触窗口下方的漏区204表面相接触，形成一个p-n结二极管。
在所述半浮栅表面上设有第二电介质薄膜207；所述第二电介质薄膜可以是氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种构成的薄膜。在所述第二电介质薄膜上设有控制栅208；所述控制栅可以是多晶硅栅或者金属栅中的任意一种。
在所述控制栅两侧还可设有侧墙209、210。在所述侧墙两侧的源区和漏区上表面还设有具有第二类重掺杂的第三区域211、212，即源漏的重掺杂区域；所述第三区域212、第二区域220相连(如源区存在第二区域220时，其与第三区域211也相连)。
上述的第一类掺杂的掺杂类型如果为n型，则所述第二类掺杂/第二类重掺杂的掺杂类型就为p型；或者，所述第一类掺杂的掺杂类型如果为p型，那么所述第二类掺杂/第二类重掺杂的掺杂类型就为n型(下同)。
此外，在所述半导体衬底200的底部还可设有底部电极。
下面将结合具体实施方式，对本发明的一种上述的具有U型沟槽的半浮栅存储器件的制造方法进行详细说明。
本发明的具有U型沟槽的半浮栅存储器件的制造方法，包括：
请参阅图3。提供一具有第一类掺杂的半导体衬底200，例如可以是具有第一类掺杂的单晶硅衬底。首先，在所述半导体衬底200上通过离子注入和热扩散形成结深合适的具有第二类掺杂的区域201。注入的杂质离子可包括但不限于硼、氟化硼、磷、砷等，注入浓度可以是1e13cm^-2至1e17cm^-2，注入能量可以为50KeV至200K eV。
请参阅图4。接着，可在半导体衬底200表面淀积一层硬掩模层，在硬掩模层上通过光刻工艺和刻蚀定义U型沟槽202。形成的U型沟槽的深度需大于等于第二类掺杂的区域(即源区和漏区区域)结深，例如可在90纳米至180纳米之间；U型沟槽的宽度可在30纳米至70纳米之间。这样，第二类掺杂的区域201就被U型沟槽202分隔为源区203和漏区204。
请参阅图5。然后，在带有U型沟槽202的半导体衬底200表面形成第一电介质薄膜213，即在U型沟槽202的内壁表面和半导体衬底200表面上形成第一电介质薄膜213。第一电介质薄膜可以采用氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种构成，厚度可为2纳米至6纳米。
接着，在整个器件表面进行垂直方向或者小角度的第一类掺杂注入，以用于阈值电压调整。注入的杂质离子可包括但不限于硼、氟化硼、磷、砷等，注入浓度可是1e12cm^-2至1e14cm^-2，注入能量可为8KeV至50KeV。
请参阅图6。然后，同样在整个器件表面、但以较大的倾斜角度进行第二类重掺杂注入，以至少在漏区204一侧、沿U型沟槽202侧壁和漏区204上表面连续形成具有第二类重掺杂的第二区域220。在源区203的上表面也同时会形成第二区域220。形成第二区域220时，注入角度可为30度至45度之间；注入杂质离子可包括但不限于硼、氟化硼、磷、砷或锑等，注入浓度可为1e13cm^-2至1e15cm^-2，注入能量可为40KeV至90KeV。
请参阅图7。接着，可在半导体衬底200表面淀积一层硬掩模层，在硬掩模层上通过光刻工艺和刻蚀，在漏区一侧U型沟槽旁边的第一电介质薄膜213上形成接触窗口214，接触窗口宽度可在30纳米至80纳米之间。然后，朝接触窗口214下方的漏区204表面进行第一类掺杂注入，形成与该侧第二区域220相连的第一区域205，使得第一区域205和该侧第二区域220形成PN结。由于第二区域220是重掺杂区域，因而该PN结十分陡峭，有助于增加TFET写入电流。
请参阅图8。接着，在U型沟槽内淀积多晶硅作为半浮栅材料，形成充满U型沟槽并至少覆盖接触窗口的具有第一类掺杂的半浮栅206，并使所述半浮栅206通过接触窗口214与漏区204接触(即与第一区域205接触)，形成一个p-n结二极管。其中，多晶硅半浮栅可采用原位第一类掺杂的方法形成；所淀积的多晶硅顶面高度距离半导体衬底表面50纳米至150纳米之间。
接着，继续在半浮栅上表面上形成第二电介质薄膜207，并在第二电介质薄膜207上形成控制栅208。
之后，可继续在控制栅208两侧形成侧墙209、210，以及在侧墙两侧的源区203和漏区204表面形成具有第二类重掺杂的第三区域220，并使所述第三区域与第二区域相连(如源区存在第二区域220时，其与第三区域211也相连)，最终形成如图2所示的具有U型沟槽的半浮栅存储器件。
综上所述，本发明通过在完成对U型沟槽阈值电压Vt注入后，增加一步大角度注入步骤，以在漏区一侧的U型沟槽侧壁形成重掺杂区域(第二区域)，从而实现既能加大U型沟槽侧壁寄生MOSFET阈值电压、减少半浮栅漏电和电位波动，又能进一步增强TFET向半浮栅的充电电流及缩短写入时间。本发明可提高存取速度，延长半浮栅保存电荷时间，同时器件之间的性能参数波动小，适用于大规模集成。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种具有U型沟槽的半浮栅存储器件，其特征在于，包括：
一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；
形成于所述源区和漏区之间的半导体衬底上的U型沟槽，以及覆盖于所述U型沟槽内壁和半导体衬底表面上的第一电介质薄膜；
形成于漏区一侧的所述第一电介质薄膜上的接触窗口，以及形成于所述接触窗口区域的漏区表面的具有第一类掺杂的第一区域；
位于漏区一侧、沿U型沟槽侧壁和漏区表面连续形成的具有第二类重掺杂的第二区域；所述第二区域、第一区域相连；
充满所述U型沟槽并覆盖于接触窗口上的具有第一类掺杂的半浮栅，所述半浮栅通过接触窗口与漏区接触，形成一个p-n结二极管；
形成于所述半浮栅表面上的第二电介质薄膜，以及形成于所述第二电介质薄膜上的控制栅；
形成于所述控制栅两侧的侧墙，以及形成于所述侧墙两侧的源区和漏区表面的具有第二类重掺杂的第三区域；所述第三区域、第二区域相连。
2.根据权利要求1所述的具有U型沟槽的半浮栅存储器件，其特征在于，所述接触窗口位于U型沟槽旁边覆盖于半导体衬底表面的第一电介质薄膜上。
3.根据权利要求1所述的具有U型沟槽的半浮栅存储器件，其特征在于，所述第一类掺杂的掺杂类型为n型，所述第二类掺杂/第二类重掺杂的掺杂类型为p型；或者，所述第一类掺杂的掺杂类型为p型，所述第二类掺杂/第二类重掺杂的掺杂类型为n型。
4.根据权利要求1所述的具有U型沟槽的半浮栅存储器件，其特征在于，所述第一电介质薄膜、第二电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种；所述控制栅为多晶硅栅或者金属栅中的任意一种。
5.根据权利要求1所述的具有U型沟槽的半浮栅存储器件，其特征在于，所述半导体衬底的底部具有底部电极，所述U型沟槽的深度大于或等于第二类掺杂的源区和漏区区域结深。
6.一种如权利要求2所述的具有U型沟槽的半浮栅存储器件的制造方法，其特征在于，包括：
提供一具有第一类掺杂的半导体衬底，在所述半导体衬底上形成具有第二类掺杂的区域；
在所述半导体衬底上形成U型沟槽，以将具有第二类掺杂的区域分隔为源区和漏区；
在U型沟槽内壁和半导体衬底表面上形成第一电介质薄膜；
在整个器件表面进行用于阈值电压调整的第一类掺杂注入；
在整个器件表面进行倾斜角度的第二类重掺杂注入，以在漏区一侧、沿U型沟槽侧壁和漏区表面连续形成具有第二类重掺杂的第二区域；
在漏区一侧U型沟槽旁边的第一电介质薄膜上形成接触窗口，并朝接触窗口下方的漏区表面进行第一类掺杂注入，形成与第二区域相连的第一区域；
形成充满U型沟槽并覆盖接触窗口的具有第一类掺杂的半浮栅，使所述半浮栅通过接触窗口与漏区接触，形成一个p-n结二极管；
在半浮栅表面上形成第二电介质薄膜，以及在第二电介质薄膜上形成控制栅；
在控制栅两侧形成侧墙，以及在侧墙两侧的源区和漏区表面形成具有第二类重掺杂的第三区域，并使所述第三区域与第二区域相连。
7.根据权利要求6所述的具有U型沟槽的半浮栅存储器件的制造方法，其特征在于，形成U型沟槽时，使所述U型沟槽的深度大于或等于源区和漏区区域结深。
8.根据权利要求6所述的具有U型沟槽的半浮栅存储器件的制造方法，其特征在于，形成第二区域时，注入角度为30度至45度之间。
9.根据权利要求6或8所述的具有U型沟槽的半浮栅存储器件的制造方法，其特征在于，形成第二区域时，注入杂质离子包括硼、氟化硼、磷、砷或锑，注入浓度为1e13cm^-2至1e15cm^-2，注入能量为40KeV至90KeV。
10.根据权利要求6所述的具有U型沟槽的半浮栅存储器件的制造方法，其特征在于，所述半浮栅采用向U型沟槽内淀积多晶硅、并经原位第一类掺杂的方法形成。
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