CN109860191A

CN109860191A - 一种半浮栅存储器件及其制造方法

Info

Publication number: CN109860191A
Application number: CN201811618691.6A
Authority: CN
Inventors: 师沛
Original assignee: Shanghai Integrated Circuit Research and Development Center Co Ltd
Current assignee: Shanghai IC R&D Center Co Ltd
Priority date: 2018-12-28
Filing date: 2018-12-28
Publication date: 2019-06-07

Abstract

本发明公开了一种半浮栅存储器件及其制造方法，在现有工艺流程中仅增加一张光刻版和一步离子注入，使得现有器件结构的半浮栅窗口左右两侧加入了两块第二类掺杂的重掺杂区域，这两块第二类掺杂的重掺杂区域其一能减少寄生MOSFET漏电流、减少半浮栅漏电和电位波动，其二能进一步增强TFET向半浮栅的充电电流、缩短写入时间。本发明的半浮栅存储器件，可以提高存取速度，延长半浮栅保存电荷时间，同时器件之间的性能参数波动小，适用于大规模集成。

Description

一种半浮栅存储器件及其制造方法

技术领域

本发明涉及半导体存储器件技术领域，更具体地，涉及一种半浮栅存储器件及其制造方法。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。

文献Science,341(6146):640-643提出了一种利用TFET擦写电荷的半浮栅存储器件，并在实际流片中得到了应用。其结构如图1所示(图中各标记所代表结构的含义请参考该文献)。这种半浮栅存储器件结构中存在联通半浮栅窗口和阱衬底的寄生MOSFET，沿其沟道是主要的漏电通道。该寄生MOSFET由于沟道参杂低、沟道长度小，导致Vt小并有较强的短沟道效应，导致漏电流较大，严重影响半浮栅内电荷保持时间、并且会导致半浮栅电位波动、器件之间波动大无法大规模集成。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种半浮栅存储器件及其制造方法。

为实现上述目的，本发明的技术方案如下：

一种半浮栅存储器件，包括：

一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第一类掺杂的阱注入和沟道区域；

形成于所述沟道区域左右两侧的具有第二类掺杂的轻掺杂区；

覆盖于所述半导体衬底表面上的第一层电介质薄膜，形成于所述第一层电介质薄膜上的半浮栅接触窗口，所述半浮栅接触窗口位于右侧所述轻掺杂区的上方位置；

形成于所述半浮栅接触窗口下方两侧位置的具有第二类掺杂的重掺杂区，所述重掺杂区相连位于右侧所述轻掺杂区中；

形成于所述半浮栅接触窗口下方的第一类掺杂区域，所述第一类掺杂区域相连位于所述重掺杂区中；

覆盖于所述第一层电介质薄膜及其半浮栅接触窗口上的具有第一类掺杂的半浮栅，所述半浮栅通过所述半浮栅接触窗口与左右两侧所述轻掺杂区接触，形成一个p-n结二极管；

覆盖于所述半浮栅表面上的第二层电介质薄膜，以及形成于所述第二层电介质薄膜上的控制栅；

形成于所述控制栅两侧的侧墙，以及形成于所述侧墙两侧的所述半导体衬底上的具有第二类掺杂的源区和漏区。

进一步地，所述半导体衬底的底部具有底部电极。

进一步地，所述第一类掺杂的掺杂类型为n型，所述第二类掺杂的掺杂类型为p型；或者，所述第一类掺杂的掺杂类型为p型，所述第二类掺杂的掺杂类型为n型。

进一步地，所述半浮栅为多晶硅栅。

进一步地，所述控制栅为多晶硅栅或者金属栅中的任意一种。

进一步地，所述第一层电介质薄膜和/或第二层电介质薄膜为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。

一种上述的半浮栅存储器件的制造方法，包括以下步骤：

提供一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第一类掺杂的阱注入和沟道区域；

在所述沟道位置左右两侧形成具有第二类掺杂的轻掺杂区；

在半浮栅接触窗口位置两侧形成具有第二类掺杂的重掺杂区，所述重掺杂区相连位于右侧所述轻掺杂区中；

在所述半导体衬底表面上覆盖形成第一层电介质薄膜；

在所述第一层电介质薄膜上淀积覆盖多晶硅；

在多晶硅和第一层电介质薄膜上定义半浮栅接触窗口，在半浮栅接触窗口下方附近区域形成第一类掺杂区域；

再次淀积多晶硅以填充半浮栅接触窗口，使所述多晶硅构成一个具有第一类掺杂的半浮栅，所述半浮栅通过所述第一层电介质薄膜上的半浮栅接触窗口与沟道位置两侧具有第二类掺杂的轻掺杂区接触，形成一个p-n结二极管；

在所述半浮栅表面上覆盖形成第二层电介质薄膜；

在所述第二层电介质薄膜之上形成控制栅；

在所述控制栅两侧形成侧墙；

在所述侧墙两侧的所述半导体衬底上形成具有第二类掺杂的重掺杂区域作为源区和漏区。

进一步地，通过离子注入和热扩散形成第一类掺杂的阱注入和沟道区域，注入杂质离子包括硼或氟化硼，注入浓度为1e12cm^-2至1e14cm^-2，注入能量为8KeV至300KeV；通过离子注入形成具有第二类掺杂的轻掺杂区，注入杂质离子包括磷或砷，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至50KeV之间。

进一步地，通过离子注入形成具有第二类掺杂的重掺杂区，注入杂质离子包括磷、砷或锑，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至90KeV之间。

本发明的半浮栅存储器件，可以提高存取速度，延长半浮栅保存电荷时间，同时器件之间的性能参数波动小，适用于大规模集成。

附图说明

图1是现有的一种利用TFET擦写电荷的半浮栅存储器件结构示意图。

图2是本发明一较佳实施例的一种半浮栅存储器件结构示意图。

图3-图8是本发明一较佳实施例的一种半浮栅存储器件的制造方法工艺流程图。

图9是一种本发明与现有技术之间的半浮栅内的电位时序对比示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参考图2，图2是本发明一较佳实施例的一种半浮栅存储器件结构示意图。如图2所示，本发明的一种半浮栅存储器件，可包括：

一个具有第一类掺杂的半导体衬底，在半导体衬底上具有第一类掺杂的阱注入和沟道区域。在沟道区域的左右两侧设有具有第二类掺杂的轻掺杂区。

在半导体衬底表面上覆盖有第一层电介质薄膜，在第一层电介质薄膜上设有半浮栅接触窗口。半浮栅接触窗口位于右侧的具有第二类掺杂的轻掺杂区的上方位置。

在半浮栅接触窗口下方两侧的位置，设有具有第二类掺杂的重掺杂区；并且，具有第二类掺杂的重掺杂区相连位于右侧具有第二类掺杂的轻掺杂区中，且位于具有第二类掺杂的轻掺杂区的靠上位置。

在半浮栅接触窗口下方位置还设有第一类掺杂区域；第一类掺杂区域相连位于具有第二类掺杂的重掺杂区中，且位于具有第二类掺杂的重掺杂区的靠上位置。

在第一层电介质薄膜上以及半浮栅接触窗口上覆盖设有具有第一类掺杂的半浮栅；半浮栅通过第一层电介质薄膜上的半浮栅接触窗口与沟道位置左右两侧具有第二类掺杂的轻掺杂区相接触，形成一个p-n结二极管。

在半浮栅表面上覆盖设有第二层电介质薄膜，在第二层电介质薄膜上设有控制栅。

在控制栅两侧设有侧墙。在侧墙两侧的半导体衬底上还设有具有第二类掺杂的重掺杂区域，该区域作为源区和漏区。

此外，在半导体衬底的底部还可设有底部电极。

作为可选的实施方式，第一类掺杂的掺杂类型可为n型，第二类掺杂的掺杂类型可为p型；或者，第一类掺杂的掺杂类型可为p型，第二类掺杂的掺杂类型可为n型。

作为可选的实施方式，半浮栅可为具有第一类掺杂的多晶硅栅。控制栅可为多晶硅栅或者金属栅中的任意一种。

作为其他可选的实施方式，第一层电介质薄膜和/或第二层电介质薄膜可为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。

请参考图9，图9是一种本发明与现有技术之间的半浮栅内的电位时序对比示意图。如图9所示，其显示第二层电介质薄膜厚度在时，本发明(左图)与现有技术(右图)之间的半浮栅内的电位时序图；其中，左右两图的方框中图形表示写1时半浮栅电压的变化，可见本发明提出的器件结构具有较大的写入电流。

下面将结合具体实施方式和附图，对本发明的一种上述的半浮栅存储器件的制造方法进行详细说明。

请参考图3-图8，图3-图8是本发明一较佳实施例的一种半浮栅存储器件的制造方法工艺流程图。如图3-图8所示，本发明的一种半浮栅存储器件的制造方法，可包括以下步骤：

提供一个具有第一类掺杂的半导体衬底200，例如具有第一类掺杂的单晶硅衬底200，在所提供的具有第一类掺杂的单晶硅衬底200上，通过离子注入和热扩散形成结深合适的第一类掺杂区域201，即具有第一类掺杂的阱注入和沟道区域201。这些杂质离子包括但不限于硼和氟化硼，注入浓度为1e12cm^-2至1e14cm^-2，注入能量为8KeV至300KeV。形成图3所示结构。

在半导体衬底200表面沟道区域上覆盖光刻胶，通过离子注入形成具有第二类掺杂的轻掺杂区211和212。这些杂质离子包括但不限于磷和砷，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至50KeV之间。形成图4所示结构。

在半导体衬底200表面的半浮栅接触窗口以外位置覆盖光刻胶，通过离子注入形成具有第二类掺杂的重掺杂区域220。这些杂质离子包括但不限于磷、砷和锑，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至90KeV之间。形成图5所示结构。

在半导体衬底200表面形成第一层电介质薄膜；第一层电介质薄膜可以是氧化硅、氮化硅、氧化铪等材料，厚度为2纳米至6纳米。

在第一层电介质薄膜上方形成多晶硅206，所淀积的多晶硅距离半导体衬底表面50纳米至200纳米之间，并可通过原位掺杂或离子注入具有第一类掺杂类型。形成图6所示结构。

通过硬掩模和光刻，在多晶硅206和第一层电介质薄膜上定义接触窗口；接触窗口宽度可在30纳米至180纳米之间。通过离子注入在接触窗口下方附近形成第一类掺杂区域205。第一类掺杂区域205和第二类重掺杂区域220形成PN结。由于第二类重掺杂区域220采用的是重掺杂，因而该PN结十分陡峭，有助于增加TFET写入电流。形成结构如图7所示。

再次淀积多晶硅，以填充接触窗口后，使两次淀积的多晶硅构成一个具有第一类掺杂的半浮栅206。

在半浮栅206表面上形成第二层电介质薄膜，并在这一层薄膜上淀积多晶硅208作为控制栅。

第二层电介质薄膜可以是氧化硅、氮化硅、氧化铪等材料，厚度为2纳米至6纳米之间。一般来说，较薄的第二层电介质薄膜可导致较大TFET写入电流。

在控制栅208两侧形成侧墙209、210。然后通过离子注入，在侧墙两侧的半导体衬底上形成具有第二类掺杂类型的源漏重掺杂区域213和214。结构如图8所示。

综上，本发明提出了一种半浮栅存储器件及其制造方法，在现有工艺流程中加入一张光刻版和一步离子注入，使得现有器件结构的半浮栅窗口左右两侧加入了两块第二类掺杂的重掺杂区域。这两块第二类掺杂重掺杂区域其一能减少寄生MOSFET漏电流、减少半浮栅漏电和电位波动，其二能进一步增强TFET向半浮栅的充电电流、缩短写入时间。

以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims

1.一种半浮栅存储器件，其特征在于，包括：

2.根据权利要求1所述的半浮栅存储器件，其特征在于，所述半导体衬底的底部具有底部电极。

3.根据权利要求1所述的半浮栅存储器件，其特征在于，所述第一类掺杂的掺杂类型为n型，所述第二类掺杂的掺杂类型为p型；或者，所述第一类掺杂的掺杂类型为p型，所述第二类掺杂的掺杂类型为n型。

4.根据权利要求1所述的半浮栅存储器件，其特征在于，所述半浮栅为多晶硅栅。

5.根据权利要求1所述的半浮栅存储器件，其特征在于，所述控制栅为多晶硅栅或者金属栅中的任意一种。

6.根据权利要求1所述的半浮栅存储器件，其特征在于，所述第一层电介质薄膜和/或第二层电介质薄膜为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。

7.一种权利要求1所述的半浮栅存储器件的制造方法，其特征在于，包括以下步骤：

在所述沟道位置左右两侧形成具有第二类掺杂的轻掺杂区；

在所述半导体衬底表面上覆盖形成第一层电介质薄膜；

在所述第一层电介质薄膜上淀积覆盖多晶硅；

在所述半浮栅表面上覆盖形成第二层电介质薄膜；

在所述第二层电介质薄膜之上形成控制栅；

在所述控制栅两侧形成侧墙；

8.根据权利要求7所述的半浮栅存储器件的制造方法，其特征在于，通过离子注入和热扩散形成第一类掺杂的阱注入和沟道区域，注入杂质离子包括硼或氟化硼，注入浓度为1e12cm^-2至1e14cm^-2，注入能量为8KeV至300KeV；通过离子注入形成具有第二类掺杂的轻掺杂区，注入杂质离子包括磷或砷，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至50KeV之间。

9.根据权利要求7所述的半浮栅存储器件的制造方法，其特征在于，通过离子注入形成具有第二类掺杂的重掺杂区，注入杂质离子包括磷、砷或锑，注入浓度为1e13cm^-2至1e15cm^-2，注入能量在15KeV至90KeV之间。

10.根据权利要求7所述的半浮栅存储器件的制造方法，其特征在于，所述第一层电介质薄膜和/或第二层电介质薄膜为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。