CN102637730A - 基于埋层n型阱的异质结1t-dram结构及其形成方法 - Google Patents
基于埋层n型阱的异质结1t-dram结构及其形成方法 Download PDFInfo
- Publication number
- CN102637730A CN102637730A CN201110314347XA CN201110314347A CN102637730A CN 102637730 A CN102637730 A CN 102637730A CN 201110314347X A CN201110314347X A CN 201110314347XA CN 201110314347 A CN201110314347 A CN 201110314347A CN 102637730 A CN102637730 A CN 102637730A
- Authority
- CN
- China
- Prior art keywords
- type silicon
- layer
- silicon carbide
- type
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供一种基于埋层N型阱的异质结1T-DRAM结构,包括:一P型硅衬底、一N阱区埋层,所述N阱区埋层覆盖在P型硅衬底上;一P型硅层,所述P型硅层覆盖在N阱区埋层上,所述P型硅层上设有栅极以及位于栅极两侧的侧墙,所述栅极两侧的P型硅层上分别设有浅沟槽,所述浅沟槽的底部低于N阱区埋层的上表面且不低于N阱区埋层的下表面;所述栅极和两侧浅沟槽之间分别设有源区和漏区。本发明提供的基于埋层N型阱的异质结1T-DRAM结构采用N型碳化硅作为N阱区埋层和采用N+型碳化硅作为源漏区,有效增大了体区与N阱区埋层埋层之间、体区与源和漏之间的孔穴势垒,从而有效增大1T-DRAM单元的体电势的变化范围,进而有效增大其阈值电压的变化范围,增大了信号裕度。
Description
技术领域
本发明涉及一种无电容DRAM的结构,尤其涉及一种基于埋层N型阱的异质结1T-DRAM结构以及形成该结构的方法。
背景技术
随着半导体集成电路器件特征尺寸的不断缩小,传统1T/1C 嵌入式 DRAM单元为了获得足够的存储电容量(一般要求30fF/cell),其电容制备工艺(堆叠电容或者深沟槽式电容)将越来越复杂,并且与逻辑器件工艺兼容性越来越差。因此,与逻辑器件兼容性良好的无电容DRAM(Capacitorless DRAM)将在VLSI中高性能的嵌入式DRAM领域具有良好发展前景。其中 1T-DRAM(One Transistor Dynamic Random Access Memory)因其cell size只有4F2而成为目前无电容DRAM的研究热点。
1T-DRAM一般为一个SOI浮体(floating body)NMOSFET晶体管或者带埋层N型阱的NMOSFET晶体管,当对其体区充电,即体区孔穴的积累来完成写“1”,这时由于体区孔穴积累而造成衬底偏置效应,导致晶体管的阈值电压降低。当对其体区放电,即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”,这时衬底效应消失,阈值电压恢复正常,开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流,由于“1”和“0”状态的阈值电压不同,两者源漏电流也不一样,当较大时即表示读出的是“1”,而较小时即表示读出的是“0”。
1T-DRAM的工作特性在以下论文中有详细描述:Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 - 1522。
根据写“1”操作方法的不同,1T-DRAM可以分为两类,一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在体区积累孔穴,一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。
目前常规的带埋层NWell阱的NMOSFET晶体管1T-DRAM结构需要在以下几方面做进一步改善以提高性能:
1、体区电势受体区与埋层N型阱的孔穴势垒、体区与源和漏的孔穴势垒限制,由于常规硅半导体禁带宽度有限,体电势的变化受到限制,阈值电压的变化较小(一般只有0.3V左右),这使得读出的信号电流较小;
2、在该1T-DRAM工作时,埋层N型阱需要接正电压,以使P型体区和埋层N型阱所形成的PN结反偏,但其必然具有一个PN结反偏电流,从而造成体区积累的孔穴流失,因此,需尽量减小该反偏电流。同理,也需尽量减小体区与源、漏的漏电流,以提高1T-DRAM的停留时间。
发明内容
本发明提供一种基于埋层N型阱的异质结1T-DRAM结构,对目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构进行改善,提出增大带埋层N型阱的NMOSFET晶体管的1T-DRAM阈值电压的变化范围,使得读出的信号电流变大,即可增大了信号裕度。减小了体区与埋层N型阱之间、体区与源和漏之间的漏电流,增大了1T-DRAM的停留时间。
本发明的一个目的在于提供一种基于埋层N型阱的异质结1T-DRAM结构,包括:
一P型硅衬底、一N阱区埋层,所述N阱区埋层覆盖在P型硅衬底上;
一P型硅层,所述P型硅层覆盖在N阱区埋层上,所述P型硅层上设有栅极以及位于栅极两侧的侧墙,所述栅极两侧的P型硅层上分别设有浅沟槽,所述浅沟槽的底部低于N阱区埋层的上表面且不低于N阱区埋层的下表面;所述栅极和两侧浅沟槽之间分别设有源漏区。
在上述提供的异质结1T-DRAM结构中,所述的源漏区材质为N+型碳化硅。
在上述提供的异质结1T-DRAM结构中,所述的N+型碳化硅源漏区中碳的化学摩尔比为0.01%~10%。
在上述提供的异质结1T-DRAM结构中,所述的N阱区埋层的厚度大于10nm,P型硅层的厚度大于30nm。
本发明的另外一个目的在于提供一种形成上述结构的方法,包括以下顺序步骤:
步骤1:在依次覆盖N型碳化硅层和P型硅层的P型硅衬底上形成浅沟槽,所述浅沟槽设置在N型碳化硅层和P型硅层中,浅沟槽的底部低于N型碳化硅层的上表面且不低于N型碳化硅层的下表面,所述N型碳化硅层设置在P型硅衬底和P型硅层之间。
步骤2:进行栅极工艺在P型硅层上形成栅极,在栅极和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第一开口,所述第一开口内暴露出栅极和P型硅层。
步骤3,通过第一开口对P型硅层进行轻掺杂工艺注入N型离子形成浅掺杂源漏区;形成浅掺杂源漏区后,通过第一开口对浅掺杂源漏区注入低能量的碳离子形成N型碳化硅源漏区,之后去除剩余的光刻胶并在栅极两侧形成侧墙。
步骤4,在栅极及侧墙和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第二开口,所述第二开口内暴露出栅极及侧墙和N+型碳化硅源漏区。
步骤5,通过第二开口进行重掺杂工艺注入N型离子形成重掺杂源漏区,形成重掺杂源漏区后,通过第二开口对重掺杂源漏区注入高能量的碳离子形成N+型碳化硅源漏区,去除剩余的光刻胶并进行退火工艺形成N+碳化硅源漏区。
将上面所形成的结构中的源极接地、漏极接位线、栅极接字线即可,形成1T-DRAM单元。
其中形成上面所述覆盖有N型碳化硅层和P型硅层的P型硅衬底制备方法可以是在P型硅衬底上外延一层N型碳化硅层,之后再在N型碳化硅层上外延生长一层P型硅层。此外,也可以通过在P型硅衬底上先后进行N-阱离子植入和碳离子植入,后退火以激活植入杂质从而形成N型碳化硅层和P型硅层来形成。
在上面所提到的形成上述结构的方法中,所提到的N型碳化硅层的厚度大于10nm,其中N型碳化硅层的碳化学摩尔比为0.01%~10%。
在上面所提到的形成上述结构的方法中,所提到的P型硅层的厚度大于30nm。
本发明提供的基于埋层N型阱的异质结1T-DRAM结构采用N型碳化硅作为N阱区埋层和采用N+型碳化硅作为源漏区,有效增大了体区与N阱区埋层埋层之间、体区与源和漏之间的孔穴势垒,从而有效增大1T-DRAM单元的体电势的变化范围,进而有效增大其阈值电压的变化范围,增大了信号裕度。同时,由于增大了体区与埋层N型Well阱之间、体区与源和漏之间的孔穴势垒,有效减小了体区与埋层N型阱之间、体区与源和漏之间的漏电流,增大了1T-DRAM的停留时间。
附图说明
图1是本发明中覆盖有N型碳化硅层和P型硅层的P型硅衬底结构示意图。
图2是本发明中形成浅沟槽后的结构示意图。
图3是本发明中形成第一开口后的结构示意图。
图4是本发明中清除多余光刻胶形成栅极侧墙后的结构示意图。
图5是本发明中形成第二开口后的结构示意图。
图6是本发明提供的基于埋层N型阱的异质结1T-DRAM结构的示意图
图7是通过本发明提供的方法所形成1T-DRAM单元的结构示意图。
具体实施方式
本发明提供一种基于埋层N型阱的异质结1T-DRAM结构,包括一P型硅衬底、一N阱区埋层,所述N阱区埋层覆盖在P型硅衬底上;一P型硅层,所述P型硅层覆盖在N阱区埋层上,所述P型硅层上设有栅极以及位于栅极两侧的侧墙,所述栅极两侧的P型硅层上分别设有浅沟槽,所述浅沟槽的底部低于N阱区埋层的上表面且不低于N阱区埋层的下表面;所述栅极和两侧浅沟槽之间分别设有源漏区。
针对目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构所需要进一步改善的两个方面,从能带工程出发,本发明提出一种埋层N型阱和源漏区采用宽禁带的半导体材料,即采用异质结的方法来改善常规1T-DRAM的性能,并提出其制备方法。
从理论上讲,如果用比硅的禁带更宽的能带工程材料就可以实现增大孔穴势垒。同时为了不影响NMOS的阈值电压,该宽禁带材料的导带需要和硅的相同或相近,即只需要价带比硅来得低。碳化硅就具有禁带比硅宽、导带和硅基本相等,而价带低于硅的特点。通过调节Si1-XCX中Si和C的化学摩尔比(即x值),碳化硅的价带小于硅的价带约0eV~0.5eV之间。
本发明采用N型碳化硅作为埋层N型阱,采用N+型碳化硅作为源漏区,有效增大了体区与埋层N型阱之间、体区与源和漏之间的孔穴势垒,从而有效增大1T-DRAM单元的体电势的变化范围,进而有效增大其阈值电压的变化范围,使得读出的信号电流变大,即增大了信号裕度。同时,由于增大了体区与埋层N型阱之间、体区与源和漏之间的孔穴势垒,有效减小了体区与埋层N型阱之间、体区与源和漏之间的漏电流,增大了1T-DRAM的停留时间。
下面通过实施例来进一步说明本发明,以便更好理解本发明创造的内容,但是下述实施例并不限制本发明的保护范围。
实施例1
先在P型硅衬底上外延一层N型碳化硅层,其中N型碳化硅层的厚度为20nm,N型碳化硅层的碳化学摩尔比为8%。在形成的的N型碳化硅层上再外延一层P型硅层,P型硅层得厚度为40mm。形成的三层结构如图1所示。
如图2所示,在依次覆盖N型碳化硅层和P型硅层的P型硅衬底上形成浅沟槽,浅沟槽设置在N型碳化硅层和P型硅层中,浅沟槽的底部低于N型碳化硅层的上表面且不低于N型碳化硅层的下表面。
如图3所示,进行栅极工艺在P型硅层上形成栅极,在栅极和P型硅层上涂覆一层光刻胶。对光刻胶进行刻蚀形成第一开口,在第一开口内暴露出栅极、P型硅层和部分浅沟槽。通过第一开口对P型硅层进行轻掺杂工艺注入N型离子形成浅掺杂源漏区。形成浅掺杂源漏区后,通过第一开口对浅掺杂源漏区注入低能量的碳离子形成N型碳化硅源漏区,之后去除剩余的光刻胶并在栅极两侧形成侧墙,具体结构如图4所示。
如图5所示,在栅极及侧墙和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第二开口,在第二开口内暴露出栅极及侧墙、N+型碳化硅源漏区和部分浅沟槽。通过第二开口进行重掺杂工艺注入N型离子形成重掺杂源漏区,形成重掺杂源漏区后,通过第二开口对重掺杂源漏区注入高能量的碳离子形成N+型碳化硅源漏区,去除剩余的光刻胶并进行退火工艺形成N+碳化硅源漏区,即形成如图6所示的本发明所提供基于埋层N型阱的异质结1T-DRAM结构。将上面所形成的结构中的源极接地、漏极接位线、栅极接字线即可,形成1T-DRAM单元,具体结构如图7所示。
实施例2
先对P型硅衬底上进行N-阱离子植入和碳离子植入,使得所形成的N型碳化硅层的碳化学摩尔比为6%。再对P型硅衬底进行退火以激活植入杂质从而形成N型碳化硅层和P型硅层,所形成的N型碳化硅层的厚度为25nm、P型硅层得厚度为35mm。形成的三层结构如图1所示。
如图2所示,在依次覆盖N型碳化硅层和P型硅层的P型硅衬底上形成浅沟槽,浅沟槽设置在N型碳化硅层和P型硅层中,浅沟槽的底部低于N型碳化硅层的上表面且不低于N型碳化硅层的下表面。
如图3所示,进行栅极工艺在P型硅层上形成栅极,在栅极和P型硅层上涂覆一层光刻胶。对光刻胶进行刻蚀形成第一开口,在第一开口内暴露出栅极、P型硅层和部分浅沟槽。通过第一开口对P型硅层进行轻掺杂工艺注入N型离子形成浅掺杂源漏区。形成浅掺杂源漏区后,通过第一开口对浅掺杂源漏区注入低能量的碳离子形成N型碳化硅源漏区,之后去除剩余的光刻胶并在栅极两侧形成侧墙,具体结构如图4所示。
如图5所示,在栅极及侧墙和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第二开口,在第二开口内暴露出栅极及侧墙、N+型碳化硅源漏区和部分浅沟槽。通过第二开口对重掺杂工艺注入N型离子形成重掺杂源漏区,形成浅掺杂源漏区后,通过第二开口对重掺杂源漏区注入高能量的碳离子形成N+型碳化硅源漏区,去除剩余的光刻胶并进行退火工艺形成N+碳化硅源漏区,即形成如图6所示的本发明所提供基于埋层N型阱的异质结1T-DRAM结构。将上面所形成的结构中的源极接地、漏极接位线、栅极接字线即可,形成1T-DRAM单元,具体结构如图7所示。
以上对本发明的具体实施例进行了详细描述,但其只是作为范例,本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言,任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此,在不脱离本发明的精神和范围下所作的均等变换和修改,都应涵盖在本发明的范围内。
Claims (10)
1.一种基于埋层N型阱的异质结1T-DRAM结构,其特征在于,包括:
一P型硅衬底、一N阱区埋层,所述N阱区埋层覆盖在P型硅衬底上;
一P型硅层,所述P型硅层覆盖在N阱区埋层上,所述P型硅层上设有栅极以及位于栅极两侧的侧墙,所述栅极两侧的P型硅层上分别设有浅沟槽,所述浅沟槽的底部低于N阱区埋层的上表面且不低于N阱区埋层的下表面;所述栅极和两侧浅沟槽之间分别设有源漏区。
2.根据权利要求1所述的异质结1T-DRAM结构,其特征在于,所述源漏区材质为N+型碳化硅。
3.根据权利要求2所述的异质结1T-DRAM结构,其特征在于,所述N+型碳化硅源漏区中碳的化学摩尔比为0.01%~10%。
4.根据权利要求1所述的异质结1T-DRAM结构,其特征在于,所述N阱区埋层的厚度大于10nm。
5.根据权利要求1所述的异质结1T-DRAM结构,其特征在于,所述P型硅层的厚度大于30nm。
6.一种形成权利要求1所述结构的方法,其特征在于,包括以下顺序步骤:
步骤1:在依次覆盖N型碳化硅层和P型硅层的P型硅衬底上形成浅沟槽,所述浅沟槽设置在N型碳化硅层和P型硅层中,浅沟槽的底部低于N型碳化硅层的上表面且不低于N型碳化硅层的下表面,所述N型碳化硅层设置在P型硅衬底和P型硅层之间;
步骤2:进行栅极工艺在P型硅层上形成栅极,在栅极和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第一开口,所述第一开口内暴露出栅极和P型硅层;
步骤3,通过第一开口对P型硅层进行轻掺杂工艺注入N型离子形成浅掺杂源漏区;形成浅掺杂源漏区后,通过第一开口对浅掺杂源漏区注入低能量的碳离子形成N型碳化硅源漏区,之后去除剩余的光刻胶并在栅极两侧形成侧墙;
步骤4,在栅极及侧墙和P型硅层上涂覆一层光刻胶,对光刻胶进行刻蚀形成第二开口,所述第二开口内暴露出栅极及侧墙和N+型碳化硅源漏区;
步骤5,通过第二开口对重掺杂工艺注入N型离子形成重掺杂源漏区,形成重掺杂源漏区后,通过第二开口对重掺杂源漏区注入高能量的碳离子形成N+型碳化硅源漏区,去除剩余的光刻胶并进行退火工艺形成N+碳化硅源漏区。
7.根据权利要求6所述的方法,其特征在于,所述覆盖有N型碳化硅层和P型硅层的P型硅衬底制备方法为:在P型硅衬底上外延一层N型碳化硅层,之后再在N型碳化硅层上外延生长一层P型硅层。
8.根据权利要求6所述的方法,其特征在于,所述覆盖有N型碳化硅层和P型硅层的P型硅衬底制备方法为:在P型硅衬底上先后进行N-阱离子植入和碳离子植入,后退火以激活植入杂质从而形成N型碳化硅层和P型硅层。
9.根据权利要求6所述的方法,其特征在于,所述N型碳化硅层的厚度大于10nm,其中N型碳化硅层的碳化学摩尔比为0.01%~10%。
10.根据权利要求6所述的方法,其特征在于,所述P型硅层的厚度大于30nm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110314347.XA CN102637730B (zh) | 2011-10-17 | 2011-10-17 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110314347.XA CN102637730B (zh) | 2011-10-17 | 2011-10-17 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102637730A true CN102637730A (zh) | 2012-08-15 |
CN102637730B CN102637730B (zh) | 2015-06-24 |
Family
ID=46622053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110314347.XA Active CN102637730B (zh) | 2011-10-17 | 2011-10-17 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102637730B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103500760A (zh) * | 2013-09-29 | 2014-01-08 | 哈尔滨工程大学 | 一种体硅mosfet结构 |
CN110491861A (zh) * | 2019-08-23 | 2019-11-22 | 杭州电子科技大学 | 一种抗辐射加固衬底结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1560925A (zh) * | 2004-02-20 | 2005-01-05 | 中国科学院上海微系统与信息技术研究 | 局部绝缘体上的硅制作功率器件的结构及实现方法 |
JP2009016760A (ja) * | 2007-07-09 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
CN101447512A (zh) * | 2007-11-30 | 2009-06-03 | 台湾积体电路制造股份有限公司 | 具有抬高的源/漏区的mos器件 |
-
2011
- 2011-10-17 CN CN201110314347.XA patent/CN102637730B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1560925A (zh) * | 2004-02-20 | 2005-01-05 | 中国科学院上海微系统与信息技术研究 | 局部绝缘体上的硅制作功率器件的结构及实现方法 |
JP2009016760A (ja) * | 2007-07-09 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
CN101447512A (zh) * | 2007-11-30 | 2009-06-03 | 台湾积体电路制造股份有限公司 | 具有抬高的源/漏区的mos器件 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103500760A (zh) * | 2013-09-29 | 2014-01-08 | 哈尔滨工程大学 | 一种体硅mosfet结构 |
CN110491861A (zh) * | 2019-08-23 | 2019-11-22 | 杭州电子科技大学 | 一种抗辐射加固衬底结构 |
CN110491861B (zh) * | 2019-08-23 | 2021-08-17 | 杭州电子科技大学 | 一种抗辐射加固衬底结构 |
Also Published As
Publication number | Publication date |
---|---|
CN102637730B (zh) | 2015-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20120043611A1 (en) | Methods of forming memory cells, memory cells, and semiconductor devices | |
US20080211023A1 (en) | Semiconductor memory device and manufacturing method of semiconductor memory device | |
CN101771051B (zh) | 一种浮体动态随机存储器的单元结构及其制作工艺 | |
US20180197868A1 (en) | Semiconductor device and manufacturing method thereof | |
US7132751B2 (en) | Memory cell using silicon carbide | |
US8288800B2 (en) | Hybrid transistor | |
US7459741B2 (en) | Semiconductor memory device | |
CN107958907B (zh) | 一种具有u型沟槽的半浮栅存储器件及其制造方法 | |
KR20170055031A (ko) | 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이 | |
CN102637730B (zh) | 基于埋层n型阱的异质结1t-dram结构及其形成方法 | |
CN101771052B (zh) | 一种浮体动态随机存储器的单元结构及其制作工艺 | |
US20060214227A1 (en) | Semiconductor memory device and method of manufacturing semiconductor memory device | |
US8357967B2 (en) | Methods of forming memory cells | |
CN102446958B (zh) | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 | |
CN102856357B (zh) | 基于埋层n型阱的异质结1t-dram结构及其制备方法 | |
KR101201853B1 (ko) | 커패시터리스 디램 셀 및 그 제조방법 | |
Lin et al. | Performances of a capacitorless 1T-DRAM using polycrystalline silicon thin-film transistors with trenched body | |
CN102446959B (zh) | 基于埋层n型阱的异质结1t-dram的制备方法 | |
CN102543882B (zh) | 形成绝缘体上碳硅-锗硅异质结1t--dram结构的方法及形成结构 | |
KR101089659B1 (ko) | 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법 | |
CN102437127A (zh) | 基于硅-锗硅异质结的单晶体管dram单元及其制备方法 | |
CN102637687B (zh) | 基于埋层n型阱的异质结1t-dram结构及其制备方法 | |
CN102446960A (zh) | 1t-dram单元结构及其制备方法 | |
CN102569091B (zh) | 一种后栅极单晶体管动态随机存储器的制备方法 | |
CN102437126A (zh) | 基于源体异质结的单晶体管dram单元及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |