CN103208495A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体装置及其制造方法，该装置包括：一半导体基底，具有一第一开口及与其相邻的一第二开口。一第一介电层设置于第一开口的下半部。一电荷捕获介电层设置于第一开口的上半部，以覆盖第一介电层。具有一既定导电类型的一掺杂区形成于邻近第一开口及第二开口的半导体基底内，其中具有既定导电类型的掺杂区的极性不同于电荷捕获介电层内捕获电荷的极性。一栅极电极设置于第二开口的下半部内。本发明可降低或排除因位在垂直式晶体管的漏极接面内的高电场所造成的GIDL，并且可维持半导体装置内的垂直式晶体管的可靠度，进而提升半导体存储装置的效能。
Description
技术领域
本发明涉及一种半导体装置，尤其涉及一种改善电特性的半导体装置及其制造方法。
背景技术
随着集成电路被广泛地运用，为因应不同使用目的，更高效能与更低廉价格的各类半导体装置相继产出。存储装置，例如动态随机存取存储器(dynamic random access memory，DRAM)，为现今电子业中重要的半导体装置。DRAM单元通常是由一个晶体管与一个电容器所构成。为了提升存储装置的积集度，存储单元与晶体管的尺寸需要大幅缩小，才可能制造出存储容量更高，处理速度更快的DRAM。
传统具有水平式晶体管的DRAM占布半导体表面相当多的面积，无法满足目前高度积集化的需求。因此，较为节省空间的垂直式晶体管，将成为目前及未来制造半导体存储单元的主要潮流。
图1示出公知用于具有埋入式字元线(WL)的存储单元的垂直式晶体管。晶体管10包括一半导体基底100，其内具有一开口100a。掺杂区102形成于开口102a的两侧，以作为晶体管10的源极/漏极区。一栅极电极104设置于开口100a的底部内而称为埋入式WL。一栅极介电层106夹设于开口100a与栅极电极104之间。一氧化盖层108形成于开口100a内，以覆盖栅极电极104。
然而，邻近于掺杂区102的栅极电极104的上顶角C，容易引发电场集中，造成栅极诱发漏极漏电(gate induced drain leakage，GIDL)的增加。由于GIDL会降低晶体管10的可靠度，故GIDL的增加是不于乐见的。
因此，有必要寻求一种新的半导体装置，其能够改善或解决上述问题。
发明内容
为了克服现有技术的缺陷，本发明一实施例提供一种半导体装置，包括：一半导体基底，具有一第一开口及与其相邻的一第二开口；一第一介电层，设置于第一开口的下半部；一电荷捕获(charge-trapping)介电层，设置于第一开口的上半部，以覆盖第一介电层；具有一既定导电类型的一掺杂区，形成于邻近第一开口及第二开口的半导体基底内，其中具有既定导电类型的掺杂区的极性不同于电荷捕获介电层内捕获电荷的极性；以及一栅极电极，设置于第二开口的下半部内。
本发明另一实施例提供一种半导体装置的制造方法，包括：提供一半导体基底，其内具有一第一开口；在第一开口的下半部内形成一第一介电层；在第一开口的上半部内形成一电荷捕获介电层，以覆盖第一介电层；在半导体基底内形成与第一开口相邻的一第二开口；在第二开口的下半部内形成一栅极电极；以及在邻近第一开口及第二开口的半导体基底内形成具有一既定导电类型的一掺杂区，其中具有既定导电类型的掺杂区的极性不同于电荷捕获介电层内捕获电荷的极性。
本发明可通过电荷捕获介电层内的捕获电荷来抑制邻近于掺杂区的栅极电极的上顶角处的电场集中效应，因此可降低或排除因位在垂直式晶体管的漏极接面内的高电场所造成的GIDL。因此，可维持半导体装置内的垂直式晶体管的可靠度，进而提升半导体存储装置的效能。
附图说明
图1示出公知用于具有埋入式字元线的存储单元的垂直式晶体管剖面示意图。
图2A至图2E示出根据本发明一实施例的半导体装置的制造方法平面示意图。
图3A至图3E示出沿图2A至图2E中3-3’线的剖面示意图。
附图标记说明如下：
公知
10～晶体管；
100～半导体基底；
100a～开口；
102～掺杂区；
104～栅极电极；
106～栅极介电层；
108～氧化盖层；
C～上顶角。
实施例
20～半导体装置；
200a～第一开口；
200b～第二开口；
202～第一介电层；
204～电荷捕获介电层；
206～绝缘衬层；
208～绝缘衬层/栅极介电层；
210～栅极电极；
214～掺杂区；
216～第二介电层；
d1、d2～深度。
具体实施方式
以下说明本发明实施例的半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
请参照图2E及图3E，其分别示出根据本发明一实施例的半导体装置平面示意图以及沿图2E中3-3’线的剖面示意图。在本实施例中，半导体装置20包括一垂直晶体管，且可实施于一半导体存储装置中，例如，DRAM。半导体装置20包括一半导体基底200。半导体基底200可包括硅、锗化硅、砷化镓或其他半导体材料。在本实施例中，半导体基底200具有至少一第一开口200a及与第一开口200a相邻的至少一第二开口200b。第一及第二开口200a及200b可为形成于半导体基底200内具有不同深度的深沟槽，其中第一开口200a用以在半导体基底200内形成隔离结构(例如，浅沟槽隔离(shallow trench isolation，STI)结构)及定义出主动区(未示出)。再者，第二开口200b用于形成导体装置200的垂直式晶体管。
一第一介电层202设置于第一开口200a的下半部。再者，一电荷捕获介电层204设置于第一开口200a的上半部，使电荷捕获介电层204覆盖第一介电层202。另外，一绝缘衬层206顺应性设置于第一开口200a内，且夹设于第一开口200a的下半部与第一介电层202之间以及夹设于第一开口200a的上半部与电荷捕获介电层204之间。在本实施例中，位于第一开口200a内的第一介电层202以及位于其上的电荷捕获介电层204构成上述隔离结构。再者，第一介电层202可包括氧化硅。电荷捕获介电层204可包括不同于第一介电层202的一材料，且取决于垂直式晶体管的导电类型。
垂直式晶体管设置于邻近隔离结构的半导体基底200内。在一实施例中，垂直式晶体管可包括一栅极电极210、作为源极/漏极的掺杂区214、一栅极介电层208以及一第二介电层216。
在一实施例中，栅极电极210(例如一掺杂的多晶硅或金属)设置于第二开口200b的下半部内，且可作为半用于导体存储装置的埋入式WL。掺杂区214设置于半导体基底200内第二开口200b的二侧，使其中一掺杂区214邻近于第一及第二开口200a及200b。掺杂区214具有一既定导电类型(即，n型或p型)。栅极介电层208夹设于栅极电极210与掺杂区214之间。再者，第二介电层216设置于第二开口200b的上半部内，以作为一上盖保护层，并使第二介电层216覆盖栅极电极210。
在垂直式晶体管中，特别的是每一具有既定导电类型的掺杂区214具有一极性，其不同于电荷捕获介电层204内捕获电荷(未示出)的极性。在一实施例中，上述既定导电类型为n型(即，掺杂区214的极性为负)。在此情形中，电荷捕获介电层204内捕获电荷的极性为正，且电荷捕获介电层204可包括氮化硅。在另一实施例中，上述既定导电类型为p型(即，掺杂区214的极性为正)。在此情形中，电荷捕获介电层204内捕获电荷的极性为负。如此一来，可通过电荷捕获介电层204内的捕获电荷来抑制邻近于掺杂区214的栅极电极210的上顶角处的电场集中效应，进而降低或排除因位在垂直式晶体管的漏极接面内的高电场所造成的GIDL。在本实施例中，靠近于绝缘衬层206的电荷捕获介电层204的下表面边缘低于靠近于绝缘衬层206的栅极电极210的上表面边缘，藉以进一步抑制邻近于掺杂区214的栅极电极210的上顶角处的电场集中效应。
请参照图2A至图2E以及图3A至图3E，其中图2A至图2E示出根据本发明一实施例的半导体装置的制造方法平面示意图，而图3A至图3E示出沿图2A至图2E中3-3’线的剖面示意图。请参照图2A及图3A，提供一半导体基底200。在本实施例中，半导体基底200可包括硅、锗化硅、砷化镓或其他半导体材料。半导体基底200内具有第一开口200a。第一开口200a用以在半导体基底200内形成隔离结构(例如，浅沟槽隔离结构)及定义出主动区(未示出)。
请参照图2B及图3B，通过公知沉积工艺，例如，化学气相沉积(chemicalvapor deposition，CVD)或热氧化法，于每一第一开口200a的侧壁及底部上顺应性形成一绝缘衬层206。在每一第一开口200a的下半部内形成一第一介电层202，使绝缘衬层206夹设于第一开口200a的下半部与第一介电层202之间。在一实施例中，第一介电层202可包括氧化硅，且可利用化学气相沉积、低压化学气相沉积(low pressure CVD，LPCVD)、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、高密度等离子体化学气相沉积(highdensity plasma CVD，HDPCVD)、旋转涂布或其他公知沉积工艺而形成。在沉积第一介电层202之后，可依序进行一平坦化工艺(例如，化学机械研磨(chemical mechanical polishing，CMP)工艺)及一回蚀刻工艺(例如，干蚀刻或湿蚀刻工艺)，使第一介电层202自半导体基底200的上表面下凹至一深度d1，而露出每一第一开口200a的上半部。之后，在每一露出的第一开口200a的上半部内形成电荷捕获介电层204，使电荷捕获介电层204覆盖第一介电层202，且绝缘衬层206夹设于第一开口200a的上半部与电荷捕获介电层204之间。在本实施例中，第一开口200a内的第一介电层202及位于其上的电荷捕获介电层204构成隔离结构。再者，电荷捕获介电层204可由相同或相似于形成第一介电层202的方法所形成。需注意的是电荷捕获介电层204可包括不同于第一介电层202的一材料，且取决于垂直式晶体管的导电类型。
请参照图2C及图3C，在半导体基底200内形成第二开口200b，且其邻近于第一开口200a，如图2C所示。第二开口200b用于形成垂直式晶体管。接着，通过公知沉积工艺，例如CVD或热氧化法，在每一第二开口200b的侧壁及底部上形成绝缘衬层208，例如氧化硅。绝缘衬层208作为垂直式晶体管的栅极介电层。
请参照图2D及图3D，在每一第二开口200b的下半部内形成垂直式晶体管的栅极电极210。在一实施例中，栅极电极210可包括掺杂的多晶硅或金属，且可通过CVD或其他公知沉积工艺而形成。在沉积栅极电极210之后，可依序进行一平坦化工艺(例如，CMP工艺)及一回蚀刻工艺(例如，干蚀刻或湿蚀刻工艺)，使栅极电极210自半导体基底200的上表面下凹至一深度d2，而露出每一第二开口200b的上半部。在一实施例中，栅极电极210下凹的深度d2小于第一介电层202下凹的深度d1，使电荷捕获介电层204的下表面边缘低于栅极电极210的上表面边缘。
请参照图2E及图3E，对半导体基底200的主动区内(即，半导体基底200内的每一第二开口200b的二侧)进行一掺杂工艺，例如离子布植或是热扩散工艺，以在邻近第一及第二开口200a及200b处形成掺杂区214，使栅极介电层208夹设于栅极电极210与掺杂区214之间。掺杂区214作为垂直式晶体管的源极/漏极区。每一掺杂区214具有一既定的导电类型(即，n型或p型)。
在每一垂直式晶体管中，特别的是每一具有既定导电类型的掺杂区214具有一极性，其不同于电荷捕获介电层204内捕获电荷(未示出)的极性。在一实施例中，上述既定导电类型为n型(即，掺杂区214的极性为负)。在此情形中，电荷捕获介电层204内捕获电荷的极性为正，且电荷捕获介电层204可包括氮化硅。在另一实施例中，上述既定导电类型为p型(即，掺杂区214的极性为正)。在此情形中，电荷捕获介电层204内捕获电荷的极性为负。
在形成掺杂区214之后，在第二开口200b的上半部内形成一第二介电层216，以作为上盖保护层，使第二介电层216覆盖栅极电极210。第二介电层216可包括相同或不同于第一介电层212或电荷捕获介电层204的一材料，且可由进行CVD工艺所形成。如此一来便完成本发明实施例的半导体装置20的制作。
根据上述实施例，由于可通过电荷捕获介电层204内的捕获电荷来抑制邻近于掺杂区214的栅极电极210的上顶角处的电场集中效应，因此可降低或排除因位在垂直式晶体管的漏极接面内的高电场所造成的GIDL。因此，可维持半导体装置20内的垂直式晶体管的可靠度，进而提升半导体存储装置的效能。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (12)
1.一种半导体装置，其特征在于，包括：
一半导体基底，具有一第一开口及与其相邻的一第二开口；
一第一介电层，设置于该第一开口的下半部；
一电荷捕获介电层，设置于该第一开口的上半部，以覆盖该第一介电层；
具有一既定导电类型的一掺杂区，形成于邻近该第一开口及该第二开口的该半导体基底内，其中具有该既定导电类型的该掺杂区的极性不同于该电荷捕获介电层内捕获电荷的极性；以及
一栅极电极，设置于该第二开口的下半部内。
2.根据权利要求1所述的半导体装置，其特征在于该电荷捕获介电层的一下表面边缘低于该栅极电极的一上表面边缘。
3.根据权利要求1所述的半导体装置，其特征在于该电荷捕获介电层包括氮化硅。
4.根据权利要求1所述的半导体装置，其特征在于该第一介电层包括氧化硅。
5.根据权利要求1所述的半导体装置，其特征在于，还包括：
一第二介电层，设置于该第二开口的一上半部内，以覆盖该栅极电极；以及
一栅极介电层，夹设于该栅极电极与具有该既定导电类型的该掺杂区之间。
6.根据权利要求1所述的半导体装置，其特征在于，还包括一绝缘衬层，夹设于该第一开口的该下半部与该第一介电层之间，且夹设于该第一开口的该上半部与该电荷捕获介电层之间。
7.一种半导体装置的制造方法，其特征在于，包括：
提供一半导体基底，其内具有一第一开口；
在该第一开口的下半部内形成一第一介电层；
在该第一开口的上半部内形成一电荷捕获介电层，以覆盖该第一介电层；
在该半导体基底内形成与该第一开口相邻的一第二开口；
在该第二开口的下半部内形成一栅极电极；以及
在邻近该第一开口及该第二开口的该半导体基底内形成具有一既定导电类型的一掺杂区，其中具有该既定导电类型的该掺杂区的极性不同于该电荷捕获介电层内捕获电荷的极性。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于该电荷捕获介电层的一下表面边缘低于该栅极电极的一上表面边缘。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于该电荷捕获介电层包括氮化硅。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于该第一介电层包括氧化硅。
11.根据权利要求7所述的半导体装置的制造方法，其特征在于，还包括：
在该第二开口的一上半部内形成一第二介电层，以覆盖该栅极电极；以及
在该栅极电极与具有该既定导电类型的该掺杂区之间形成一栅极介电层。
12.根据权利要求7所述的半导体装置的制造方法，其特征在于，还包括在该第一开口的该下半部与该第一介电层之间以及该第一开口的该上半部与该电荷捕获介电层之间形成一绝缘衬层。
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