CN203910798U - 一种u形沟道的半浮栅存储器 - Google Patents
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Abstract
本实用新型涉及一种U形沟道的半浮栅存储器，包括：设有U形沟道区的第一种掺杂类型的半导体衬底；在所述U形沟道区之上设有第一层绝缘薄膜；第一层绝缘薄膜之上设有第一种掺杂类型的浮栅，该浮栅在靠近所述源区的一侧设有缺口；缺口的底部表面与源区和漏区的上表面处于同一平面上，缺口内设有控制栅，该控制栅延伸至漏区之上并覆盖所述竖直二极管；控制栅与浮栅、竖直二极管和漏区之间设有第二层绝缘薄膜，控制栅、第二层绝缘薄膜和竖直二极管组成一个以控制栅为栅极的竖直栅控二极管。本实用新型的U形沟道的半浮栅存储器有效的降低浮栅与半导体衬底之间的寄生MOS管的漏电流，降低了半浮栅存储器的尺寸，提高了半导体存储器芯片的密度。
Description
技术领域
本实用新型属于半导体存储器技术领域，尤其涉及一种U形沟道的半浮栅存储器。
背景技术
中国专利申请201310119651.8中提出了一种U形沟道的半浮栅器件，其沿沟道长度方向的剖面图如图1所示，包括在半导体衬底200内形成的源区201、漏区202、U形沟道区401，在U形沟道区401之上依次设有第一层绝缘薄膜203和浮栅205，浮栅205在靠近源区201的一侧的顶部设有一缺口。在浮栅205与漏区202之间设有一个平面结构的p-n结二极管。在浮栅的缺口内设有控制栅207，控制栅207将源区201与浮栅205的顶部分隔开，且控制栅207向漏区一侧延伸至所述p-n结二极管之上。在控制栅207与源区201、浮栅205、所述p-n结二极管之间设有第二层绝缘薄膜206，控制栅207、第二层绝缘薄膜206、所述p-n结二极管组成一个以控制栅207为栅极的栅控二极管。
中国专利申请201310119651.8中提出的U形沟道的半浮栅器件是在U形沟道的MOS管中嵌入一个平面结构的栅控二极管。当半导体器件尺寸进入到65纳米工艺及以下时，浮栅205与半导体衬底200之间的寄生MOS管的漏电流会影响浮栅205存储电荷的时间。浮栅205与漏掺杂区210之间的平面结构的p-n结二极管的漏电流也会降低浮栅205存储电荷的时间，而且平面结构的p-n结二极管还会增大器件的尺寸，降低半导体存储器芯片的密度。
实用新型内容
本实用新型的目的是提出一种U形沟道的半浮栅存储器，在提高半导体存储器的浮栅存储电荷的时间的同时还能降低器件尺寸、提高芯片密度。
本实用新型的目的将通过以下技术方案实现：
一种U形沟道的半浮栅存储器，包括：
设有U形沟道区的第一种掺杂类型的半导体衬底；
在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；
在所述U形沟道区之上设有第一层绝缘薄膜，该第一层绝缘薄膜之上设有第一种掺杂类型的浮栅，该浮栅在靠近所述源区的一侧设有缺口；
在所述漏区之上设有竖直二极管，该竖直二极管的阳极/阴极与所述浮栅相连接，阴极/阳极与所述漏区相连接；
所述缺口的底部表面与所述源区和漏区的上表面处于同一平面上，所述缺口内设有控制栅，该控制栅延伸至漏区之上并覆盖所述竖直二极管；
所述控制栅与浮栅、竖直二极管和漏区之间设有第二层绝缘薄膜，所述控制栅、第二层绝缘薄膜和竖直二极管组成一个以控制栅为栅极的竖直栅控二极管。
优选的，上述的U形沟道的半浮栅存储器，所述竖直二极管为竖直p-n结二极管或者竖直p-i-n二极管中的任意一种。
优选的，上述的U形沟道的半浮栅存储器，所述浮栅为多晶硅、钨或者氮化钛中的任意一种。
优选的，上述的U形沟道的半浮栅存储器，所述控制栅为多晶硅栅或者金属栅中的任意一种。
优选的，上述的U形沟道的半浮栅存储器，所述第一层绝缘薄膜、第二层绝缘薄膜分别为氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料中的任意一种或几种。
优选的，上述的U形沟道的半浮栅存储器，所述第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂，所述竖直二极管的阳极与浮栅相连接、阴极与漏区相连接。
优选的，上述的U形沟道的半浮栅存储器，所述第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂，所述竖直二极管的阴极与浮栅相连接、阳极与漏区相连接。
本实用新型的U形沟道的半浮栅存储器的实现原理和突出效果为：漏区和源区凹陷在半导体衬底内形成，浮栅的缺口的底部与源区、漏区的上表面处于同一平面上，使U形沟道的MOS管与以MOS管的控制栅为栅极的竖直栅控二极管有机结合，不仅能够有效的降低浮栅与半导体衬底之间的寄生MOS管的漏电流，提高浮栅存储电荷的时间，而且还可以降低半浮栅存储器的尺寸，提高半导体存储器芯片的密度。
附图说明
图1是中国专利申请201310119651.8中的U形沟道的半浮栅器件的剖面图；
图2是本实用新型实施例1的U形沟道的半浮栅存储器的剖面图；
图3是本实用新型实施例2的U形沟道的半浮栅存储器的剖面图；
图4至图9是本实用新型实施例1的U形沟道的半浮栅存储器的制造工艺流程图。
具体实施方式
下面结合附图与具体实施方式对本实用新型作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本实用新型的理想化实施例的示意图，本实用新型所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本实用新型的实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本实用新型的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
实施例1
图2是本实施例的U形沟道的半浮栅存储器沿该半浮栅存储器的沟道长度方向的剖面图。如图2所示，本实施例的U形沟道的半浮栅存储器包括一个具有第一种掺杂类型的半导体衬底300，半导体衬底300可以为硅和绝缘体上的硅中的任意一种。凹陷在在半导体衬底300内形成的具有第二种掺杂类型的源区305和漏区306，第二种掺杂类型与第一种掺杂类型为相反的掺杂类型，比如，第一种掺杂类型为p型，则第二种掺杂类型为n型，或者，相应的，第一种掺杂类型为n型，则第二种掺杂类型为p型。凹陷在半导体衬底300内且介于源区305与漏区306之间设有U形沟道区30，当该U形沟道的半浮栅存储器开启时，电流会通过U形沟道区30在源区305和漏区306之间流动。
在U形沟道区30的一侧且位于漏区306之上形成有一个竖直结构的竖直二极管31。覆盖U形沟道区30并延伸至与之相邻的竖直二极管31的一侧之上形成的第一层绝缘薄膜301，第一层绝缘薄膜301可以为氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料中的任意一种或几种，高介电常数的绝缘材料包括但不局限于为氧化铪。在第一层绝缘薄膜301之上形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅302，浮栅302在靠近源区305的一侧的顶部形成有一个缺口32（示意的虚线框范围）。缺口32的底部与源区305、漏区306的上表面处于同一平面上。浮栅302为多晶硅、钨或者氮化钛中的任意一种。浮栅302在漏区306的一侧超出第一层绝缘薄膜301，形成一个浮栅开口310，浮栅开口310位于竖直二极管31的阳极/阴极313的上表面和靠近浮栅302一侧的侧表面上。浮栅302通过浮栅开口310与具有相同掺杂极性的竖直二极管31的阳极/阴极313相连，并且漏区306与具有相同掺杂极性的竖直二极管31的阴极/阳极311相连。当第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂时，竖直二极管31的阳极与浮栅302相连接、阴极与漏区306相连接；当第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂时，竖直二极管31的阴极与浮栅302相连接、阳极与漏区306相连接。竖直二极管31的阳极/阴极313部分可以通过浮栅302中的掺杂杂质扩散形成，而竖直二极管31的阴极/阳极311部分可以通过漏区306中的掺杂杂质扩散形成，区域312位于竖直二极管31的阳极/阴极313和阴极/阳极311之间，具有相对较低的掺杂杂质浓度，使得竖直二极管31为一个竖直p-i-n二极管。可选的，通过控制浮栅302与漏区306之间的距离，可以使得浮栅302的扩散区与漏区306的扩散区相连接，从而使得竖直二极管31为竖直p-n结二极管。
覆盖并包围浮栅302和竖直二极管31形成有第二层绝缘薄膜303，第二层绝缘薄膜303可以为氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料中的任意一种或几种，高介电常数的绝缘材料包括但不局限于为氧化铪。在第二层绝缘薄膜303之上、覆盖并包围浮栅302和竖直二极管31形成的控制栅304，靠近源区305一侧的控制栅304的部分形成于浮栅302的缺口32内。控制栅304、第二层绝缘薄膜303和竖直二极管31会形成一个以控制栅304为栅极的竖直栅控二极管。控制栅304可以为多晶硅栅或者金属栅中的任意一种。
实施例2
本实施例的U形沟道的半浮栅存储器的结构与实施例1相似，不同之处在于，浮栅开口310仅位于竖直二极管31的阳极/阴极313靠近浮栅302一侧的侧表面上，如图3所示，这样可以降低浮栅302的高度，从而降低浮栅302与漏区306之间的台阶高度，提高控制栅304的形成质量。
实施例3
本实用新型的U形沟道的办半浮栅存储器可以通过很多方法制造，以下所叙述的是制造本实用新型的U形沟道的半浮栅存储器的工艺流程之一。
首先，如图4所示，在具有第一种掺杂类型的半导体衬底300内形成浅沟槽隔离结构（该结构为业界所熟知的结构，图中未示出），半导体衬底300比如为硅衬底。接着在半导体衬底300的表面氧化生长一层氧化硅薄膜601，并在氧化硅薄膜601之上继续生长一层氮化硅薄膜602，然后通过光刻工艺定义出U形凹槽的位置，并以光刻胶为掩膜刻蚀氮化硅薄膜602和氧化硅薄膜601，停止在半导体衬底300的表面，剥除光刻胶后，以氮化硅薄膜602为掩膜对半导体衬底300进行刻蚀，在半导体衬底300内形成一个U形凹槽。
接下来，在所形成的U形凹槽的内表面生长第一层绝缘薄膜301，第一层绝缘薄膜301可以为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料中的任意一种或几种。接着，覆盖所形成的结构淀积具有第一种掺杂类型的第一层多晶硅，所淀积的第一层多晶硅应填满所形成的U形凹槽。然后，对所形成的第一层多晶硅32进行回刻，刻蚀后剩余的第一层多晶硅3002的顶部应位于氧化硅薄膜601之下，然后刻蚀掉暴露出来的第一层绝缘薄膜301，如图5所示。
接下来，刻蚀掉氮化硅薄膜602和氧化硅薄膜601，接着在所形成结构的表面继续淀积具有第一种掺杂类型的第二层多晶硅，第二层多晶硅薄膜与剩余的第一层多晶硅薄膜3002形成多晶硅层。之后在第二层多晶硅之上淀积一层光刻胶603并通过光刻工艺定义出浮栅的位置，然后以光刻胶603为掩膜对多晶硅薄层进行刻蚀，然后刻蚀掉暴露出的第一层绝缘薄膜301。刻蚀后剩余的多晶硅层形成浮栅302，此时浮栅302在靠近源区305的一侧会形成一个缺口32，缺口32的深度由对多晶硅层进行刻蚀的条件控制，而且在对多晶硅层的刻蚀过程中，由于半导体衬底300为硅衬底，因此半导体衬底300也会被部分刻蚀，如图6所示。可选的，在淀积光刻胶603之前，可以先对第二层多晶硅薄膜进行刻蚀直至露出半导体衬底300的表面，然后再进行光刻工艺和浮栅的刻蚀工艺，所形成的结构如图7所示，该工艺可以用于形成如图3所示的实施例2的U形沟道的半浮栅存储器。
接下来，剥除光刻胶603，之后覆盖所形成结构的表面形成第二层绝缘薄膜303，第二层绝缘薄膜303可以为二氧化硅、氮化硅、氮氧化硅、具有高介电常数的绝缘材料中的任意一种或几种。接着覆盖第二层绝缘薄膜303淀积形成第一层导电薄膜，该第一层导电薄膜比如为掺杂的多晶硅，然后对第一层导电薄膜进行刻蚀，刻蚀后剩余的第一层导电薄膜形成控制栅304，控制栅304形成于缺口32内并且应覆盖并包围浮栅302。然后沿着控制栅304的边墙刻蚀掉暴露出的第一层绝缘薄膜301，如图8所示。
接下来，进行第二种掺杂类型的离子注入，在半导体衬底300内形成源区305和漏区306，最后进行高温退火，此时漏区306中的掺杂杂质和浮栅302中的掺杂杂质会分别进行扩散从而形成浮栅扩散区311（竖直二极管的阳极/阴极）和漏区扩散区313（竖直二极管的阴极/阳极），如图9所示。
本实用新型尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本实用新型的保护范围之内。
Claims (7)
1.一种U形沟道的半浮栅存储器，包括：
设有U形沟道区的第一种掺杂类型的半导体衬底；
在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；
在所述U形沟道区之上设有第一层绝缘薄膜，该第一层绝缘薄膜之上设有第一种掺杂类型的浮栅，该浮栅在靠近所述源区的一侧设有缺口；
在所述漏区之上设有竖直二极管，该竖直二极管的阳极/阴极与所述浮栅相连接，阴极/阳极与所述漏区相连接；
其特征在于：所述缺口的底部表面与所述源区和漏区的上表面处于同一平面上，所述缺口内设有控制栅，该控制栅延伸至漏区之上并覆盖所述竖直二极管；
所述控制栅与浮栅、竖直二极管和漏区之间设有第二层绝缘薄膜，所述控制栅、第二层绝缘薄膜和竖直二极管组成一个以控制栅为栅极的竖直栅控二极管。
2.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述竖直二极管为竖直p-n结二极管或者竖直p-i-n二极管中的任意一种。
3.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述浮栅为多晶硅、钨或者氮化钛中的任意一种。
4.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述控制栅为多晶硅栅或者金属栅中的任意一种。
5.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述第一层绝缘薄膜、第二层绝缘薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。
6.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂，所述竖直二极管的阳极与浮栅相连接、阴极与漏区相连接。
7.根据权利要求1所述的U形沟道的半浮栅存储器，其特征在于：所述第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂，所述竖直二极管的阴极与浮栅相连接、阳极与漏区相连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: C102-1, phase II, international science and Technology Park, 1355 Jinjihu Avenue, Suzhou Industrial Park, Suzhou City, Jiangsu Province Patentee after: Suzhou Dongwei Semiconductor Co.,Ltd. Address before: C102-1, phase II, international science and Technology Park, 1355 Jinjihu Avenue, Suzhou Industrial Park, Suzhou City, Jiangsu Province Patentee before: SUZHOU ORIENTAL SEMICONDUCTOR Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CX01 | Expiry of patent term |
Granted publication date: 20141029 |
|
| CX01 | Expiry of patent term |