JP2007234972A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 半導体基板のトレンチ溝から不純物を拡散させることで、所望の幅と所望の深さを有する領域を形成すること。
【解決手段】 本発明は、半導体装置の製造方法である。本製造方法は、半導体基板の表面にトレンチ溝Ｓ１を形成する工程（Ｓ２）と、トレンチ溝の壁面に第１導電型不純物を含むＳＯＧを塗布する工程（Ｓ３、Ｓ４）と、ＳＯＧが付着している半導体基板を熱処理を（Ｓ５）備える。本発明の半導体装置の製造方法によれば、不純物拡散によって形成される半導体領域を所望のアスペクト比で形成することができる。
【選択図】 図２
【解決手段】 本発明は、半導体装置の製造方法である。本製造方法は、半導体基板の表面にトレンチ溝Ｓ１を形成する工程（Ｓ２）と、トレンチ溝の壁面に第１導電型不純物を含むＳＯＧを塗布する工程（Ｓ３、Ｓ４）と、ＳＯＧが付着している半導体基板を熱処理を（Ｓ５）備える。本発明の半導体装置の製造方法によれば、不純物拡散によって形成される半導体領域を所望のアスペクト比で形成することができる。
【選択図】 図２
Description
本発明は、半導体装置とその製造方法に関する。
半導体装置の高耐圧化と低オン抵抗化（又は低オン電圧化）の要求に応えるために、スーパージャンクション構造を備えた半導体装置の開発が進められている。
スーパージャンクション構造を有する半導体装置は、ｐコラムとｎコラムが繰り返されている構造を有し、コラムの幅を狭くすることによって耐圧の低下を抑えながら不純物の濃度を濃くすることができ、それによってオン抵抗（又はオン電圧）を下げることができる。
コラムを形成するためには、第１導電型半導体領域の所望の位置に所望の幅で所望の深さを有するトレンチ溝を形成し、そのトレンチ溝内に第２導電型半導体領域を充填する。半導体領域の所望の位置に所望の幅で所望の深さを有するトレンチ溝を形成する技術開発は進んでいる。しかし、スーパージャンクション構造を実現するために要求されるコラムは、アスペクト比（コラムの幅に対する深さの比）が高い。アスペクト比の高いトレンチ溝内に、深さ方向に一様な不純物濃度を有する半導体領域をエピタキシャル成長することは難しい。
特許文献１には、溝の形成する工程と、その溝内に半導体を結晶成長させる工程を繰り返すことによって、アスペクト比の高いコラムを形成する技術が記載されている。具体的には、次の手順で半導体領域内にスーパージャンクション構造を形成している。
（１）半導体層を貫通する溝を形成する。
（２）その溝内に半導体を結晶成長する。
（３）その表面の全域に半導体を結晶成長して新たな半導体層を形成する。
（４）ついで前記（１）の工程に戻る。
上記の工程を繰り返すことによって、半導体層が積層されていき、アスペクト比が高いスーパージャンクション構造を形成する。
スーパージャンクション構造を有する半導体装置は、ｐコラムとｎコラムが繰り返されている構造を有し、コラムの幅を狭くすることによって耐圧の低下を抑えながら不純物の濃度を濃くすることができ、それによってオン抵抗（又はオン電圧）を下げることができる。
コラムを形成するためには、第１導電型半導体領域の所望の位置に所望の幅で所望の深さを有するトレンチ溝を形成し、そのトレンチ溝内に第２導電型半導体領域を充填する。半導体領域の所望の位置に所望の幅で所望の深さを有するトレンチ溝を形成する技術開発は進んでいる。しかし、スーパージャンクション構造を実現するために要求されるコラムは、アスペクト比（コラムの幅に対する深さの比）が高い。アスペクト比の高いトレンチ溝内に、深さ方向に一様な不純物濃度を有する半導体領域をエピタキシャル成長することは難しい。
特許文献１には、溝の形成する工程と、その溝内に半導体を結晶成長させる工程を繰り返すことによって、アスペクト比の高いコラムを形成する技術が記載されている。具体的には、次の手順で半導体領域内にスーパージャンクション構造を形成している。
（１）半導体層を貫通する溝を形成する。
（２）その溝内に半導体を結晶成長する。
（３）その表面の全域に半導体を結晶成長して新たな半導体層を形成する。
（４）ついで前記（１）の工程に戻る。
上記の工程を繰り返すことによって、半導体層が積層されていき、アスペクト比が高いスーパージャンクション構造を形成する。
特許文献１の技術では、半導体層の形成と、溝の形成と、半導体を溝に埋め込む工程を繰り返している。スーパージャンクション構造を実現するために、アスペクト比の低いコラムを積み重ねることでアスペクト比の高いコラムを形成している。特許文献１の技術を採用してスーパージャンクション構造を実現すると、工程を多数回に亘って繰り返す必要があることから、多大なコストと時間が必要になる。また、アスペクト比の低いコラムを積み重ねてアスペクト比の高いコラムを形成するために、コラム位置が幅方向にずれやすい。コラムが幅方向にずれると、コラムと半導体領域の境界面であるｐｎ接合界面も左右にずれる。このため、溝の形成に用いる加工マスクは、毎回に正確に位置あわせしなければならない。微細なコラムの形成が要求されるスーパージャンクション構造の場合、加工マスクを正確に位置あわせすることが困難である。コラムと半導体領域の境界に形成されるｐｎ接合界面がずれると、高精度な半導体装置が得られない。また、同じ製造過程で半導体装置を製造しても、半導体装置ごとにコラムの状態が異なる。同じ製造過程で半導体装置を製造しても、同じ耐圧性能や抵抗特性を有する半導体装置が製造されない。
本発明者らは、トレンチ溝をうまく利用して、コラムを形成する技術の開発に取り組んだ。前記したように、半導体領域の所望の位置に所望の幅で所望の深さを有するトレンチ溝を形成する技術は、高い技術水準に達している。トレンチ溝の内壁から半導体領域に向けて不純物を注入し、その後に不純物を拡散させれば、理想的な形状のコラムを形成できる。
本発明では、半導体領域のトレンチ溝の壁面から不純物を拡散させることで、所望の幅と所望の深さを有する領域（コラム）を形成し、スーパージャンクション構造を有する半導体装置の耐圧性能の向上とＯＮ抵抗の低抵抗化を効率的に実現する。
本発明では、半導体領域のトレンチ溝の壁面から不純物を拡散させることで、所望の幅と所望の深さを有する領域（コラム）を形成し、スーパージャンクション構造を有する半導体装置の耐圧性能の向上とＯＮ抵抗の低抵抗化を効率的に実現する。
本発明は、スーパージャンクション構造を有する半導体装置の製造方法に関する。本発明のひとつの製造方法は、第１導電型不純物を含む半導体基板の表面にトレンチ溝を形成する工程と、トレンチ溝の壁面に第２導電型不純物を含むＳＯＧを付着する工程と、ＳＯＧが付着している半導体基板を熱処理する工程とを備える。
上記の方法によると、半導体基板を熱処理することでＳＯＧに含まれる第２導電型不純物が半導体基板中に熱拡散する。トレンチ溝を深く形成すれば、半導体基板の深い部分にまで第２半導体領域を形成することができる。また、トレンチ溝を薄板状に形成し、トレンチ溝の壁面にＳＯＧを付着すれば、トレンチ溝の壁面に沿った領域に第２半導体領域を形成することができる。半導体基板に同形状のトレンチ溝を複数形成し、すべてのトレンチ溝に同様にＳＯＧを付着すれば、同形状の第２導電型の半導体領域を複数形成することが可能である。ＳＯＧは、アスペクト比の高いトレンチ溝によく侵入する。
なお、本明細書において、「ＳＯＧを付着する」とは、ＳＯＧを壁面の一部に塗布する場合、ＳＯＧを壁面の全体に層状に塗布する場合、あるいはＳＯＧをトレンチ溝に充填する場合を含む。本発明の効果は、トレンチ溝の壁面の一部に、不純物を含むＳＯＧを付着すれば、十分得ることができる。
例えば、トレンチ溝の壁面の全面から伸びる第２導電型の半導体領域を形成する場合には、トレンチ溝の壁面の全体を第２導電型不純物を含むＳＯＧで覆えばよい。この場合、トレンチ溝をＳＯＧで充填してもよい。また、トレンチ溝から部分的に広がる第２導電型の半導体領域を形成する場合、トレンチ溝の壁面の一部分に第２導電型不純物を含むＳＯＧを塗布すればよい。その一部分から広がる第２導電型の半導体領域を形成することができる。要は、トレンチ溝から広がる第２導電型の半導体領域の目的形状に合わせて、トレンチ溝内の適当な場所にＳＯＧを付着すればよい。
例えば、トレンチ溝の壁面の全面から伸びる第２導電型の半導体領域を形成する場合には、トレンチ溝の壁面の全体を第２導電型不純物を含むＳＯＧで覆えばよい。この場合、トレンチ溝をＳＯＧで充填してもよい。また、トレンチ溝から部分的に広がる第２導電型の半導体領域を形成する場合、トレンチ溝の壁面の一部分に第２導電型不純物を含むＳＯＧを塗布すればよい。その一部分から広がる第２導電型の半導体領域を形成することができる。要は、トレンチ溝から広がる第２導電型の半導体領域の目的形状に合わせて、トレンチ溝内の適当な場所にＳＯＧを付着すればよい。
本発明に係る半導体材料は特に限定されない。たとえばSiやSiCからなる半導体であってもよく、GaNなどの窒化物半導体であってもよい。「ＳＯＧ」とは、Spin on Glassの略で、シリカ(SiO2)を溶剤に溶かした液体ガラスである。
トレンチ溝の形成方法や形状は、限定されない。トレンチ溝を形成するためには従来から知られているトレンチ形成技術を採用すればよい。また、トレンチ溝の形状は、形成する半導体領域の目的形状に合わせて形成すればよい。スーパージャンクション構造を有する半導体装置を製造する場合、半導体領域に周期的に複数の薄板状のトレンチ溝を形成することが多い。このほか、例えば、四角柱状、円柱状あるいは六角柱状のトレンチ溝を形成してもよい。
熱拡散時の処理温度と処理時間を調整することで、所望の幅のコラムが形成される。スーパージャンクション構造を実現するために半導体基板に複数の薄板状のトレンチ溝を形成した場合、その半導体基板には、所望の深さと幅を有する薄板状のコラムが周期的に形成される。このようにすれば、コラムの形状が、製造される半導体装置ごとに異なるといった現象を抑制することができる。本製造方法によれば、高精度のコラムが形成されたスーパージャンクション構造を有する半導体装置を実現することができる。
トレンチ溝の形成方法や形状は、限定されない。トレンチ溝を形成するためには従来から知られているトレンチ形成技術を採用すればよい。また、トレンチ溝の形状は、形成する半導体領域の目的形状に合わせて形成すればよい。スーパージャンクション構造を有する半導体装置を製造する場合、半導体領域に周期的に複数の薄板状のトレンチ溝を形成することが多い。このほか、例えば、四角柱状、円柱状あるいは六角柱状のトレンチ溝を形成してもよい。
熱拡散時の処理温度と処理時間を調整することで、所望の幅のコラムが形成される。スーパージャンクション構造を実現するために半導体基板に複数の薄板状のトレンチ溝を形成した場合、その半導体基板には、所望の深さと幅を有する薄板状のコラムが周期的に形成される。このようにすれば、コラムの形状が、製造される半導体装置ごとに異なるといった現象を抑制することができる。本製造方法によれば、高精度のコラムが形成されたスーパージャンクション構造を有する半導体装置を実現することができる。
また、ＳＯＧは、固化すると絶縁性物質であるSiO2系のガラスとなる。熱拡散処理後に残されたガラス質の領域は、絶縁領域としての機能を有する。不純物を含むＳＯＧを熱拡散しても、すべての不純物が半導体基板中に拡散されるわけではない。ＳＯＧからなる絶縁領域には、不純物の一部が残る。不純物を含む絶縁領域を有する半導体装置は、ＯＮ状態のとき、絶縁領域と半導体領域の間に不純物に由来するリーク電流が流れる。このため、絶縁領域に不純物を含むと半導体装置は、ＯＮ抵抗が低くなる。
本方法で半導体装置を製造すると、絶縁領域に不純物が含まれる。従って、本方法で製造された半導体装置は、ＯＮ抵抗が低い。
本方法で半導体装置を製造すると、絶縁領域に不純物が含まれる。従って、本方法で製造された半導体装置は、ＯＮ抵抗が低い。
本発明の他の製造方法は、半導体基板の表面にトレンチ溝を形成する工程と、トレンチ溝の壁面に第１導電型不純物と第２導電型不純物を含むＳＯＧを付着する工程と、ＳＯＧが付着している半導体基板を熱処理する工程とを備える。
半導体基板中の不純物の熱拡散速度は、不純物の元素によって異なる。トレンチ溝の壁面に２種類の不純物を含むＳＯＧが付着した半導体基板を熱処理すると、不純物は、熱拡散が早いものがトレンチ溝から離れた領域まで到達し、拡散速度が遅いものがトレンチ溝に近い領域にとどまる。２種の不純物は、熱拡散している間に分離する。２つの不純物が分離して拡散することで、第１導電型の半導体領域と第２導電型の半導体領域を形成することができる。
半導体基板中の不純物の熱拡散速度は、不純物の元素によって異なる。トレンチ溝の壁面に２種類の不純物を含むＳＯＧが付着した半導体基板を熱処理すると、不純物は、熱拡散が早いものがトレンチ溝から離れた領域まで到達し、拡散速度が遅いものがトレンチ溝に近い領域にとどまる。２種の不純物は、熱拡散している間に分離する。２つの不純物が分離して拡散することで、第１導電型の半導体領域と第２導電型の半導体領域を形成することができる。
本発明の他の製造方法は、半導体基板の表面にトレンチ溝を形成する工程と、トレンチ溝の壁面に第１導電型不純物を含む第１のＳＯＧ層を付着する工程と、第１のＳＯＧ層の内側壁面に第２導電型不純物を含む第２のＳＯＧを付着する工程と、第１のＳＯＧ層と第２のＳＯＧが付着している半導体基板を熱処理する工程とを備える。
上記の方法によれば、熱拡散処理により、半導体基板に第１導電型不純物を含む第１の半導体領域と第２導電型不純物を含む第２の半導体領域を確実に分離させることができる。なお、「ＳＯＧ層を付着する」とは、トレンチ溝の壁面の少なくとも一部にＳＯＧ層が形成されればよく、壁面の全域に層が形成されていなくてもよい。また、第１のＳＯＧ層を付着した後に、基板中に第１導電型不純物が拡散しない程度の低温（例えば、６００℃）で第１のＳＯＧ層を固化してもよい。第１のＳＯＧ層を固化すると、第１のＳＯＧ層の上部に第２のＳＯＧを付着しやすくなる。
上記の方法によれば、熱拡散処理により、半導体基板に第１導電型不純物を含む第１の半導体領域と第２導電型不純物を含む第２の半導体領域を確実に分離させることができる。なお、「ＳＯＧ層を付着する」とは、トレンチ溝の壁面の少なくとも一部にＳＯＧ層が形成されればよく、壁面の全域に層が形成されていなくてもよい。また、第１のＳＯＧ層を付着した後に、基板中に第１導電型不純物が拡散しない程度の低温（例えば、６００℃）で第１のＳＯＧ層を固化してもよい。第１のＳＯＧ層を固化すると、第１のＳＯＧ層の上部に第２のＳＯＧを付着しやすくなる。
本発明の他の製造方法は、半導体基板の表面にトレンチ溝を形成する工程と、トレンチ溝の壁面に第１導電型不純物を含む第１のＳＯＧ層を付着する工程と、第１のＳＯＧ層が付着した半導体基板を熱処理する工程と、第１のＳＯＧ層の内側壁面に第２導電型不純物を含む第２のＳＯＧを付着する工程と、第２のＳＯＧが付着した半導体基板を熱処理する工程とを備える。
上記の製造方法は、第１のＳＯＧ層の付着と熱処理と、第２のＳＯＧの付着と熱処理を分けて行っている。本方法は、２つの不純物の拡散速度が近くても、不純物が分離した状態で２つの半導体領域を形成することができる。また、第１導電型不純物のほうが第２導電型不純物よりも熱拡散速度が速ければ、２度目の拡散処理で第１導電型不純物はトレンチ溝からさらに離れた位置にまで拡散する。結果、２度目の熱拡散処理で形成する第２導電型不純物を含む第２半導体領域を幅広に形成することができる。
上記の製造方法は、第１のＳＯＧ層の付着と熱処理と、第２のＳＯＧの付着と熱処理を分けて行っている。本方法は、２つの不純物の拡散速度が近くても、不純物が分離した状態で２つの半導体領域を形成することができる。また、第１導電型不純物のほうが第２導電型不純物よりも熱拡散速度が速ければ、２度目の拡散処理で第１導電型不純物はトレンチ溝からさらに離れた位置にまで拡散する。結果、２度目の熱拡散処理で形成する第２導電型不純物を含む第２半導体領域を幅広に形成することができる。
本発明の他の製造方法は、半導体基板の表面にトレンチ溝を形成する工程と、トレンチ溝の溝内に、第１導電型不純物を含む第１のＳＯＧ層と第２導電型不純物を含む第２のＳＯＧ層の互層が繰り返されているＳＯＧの積層構造を充填する工程と、ＳＯＧが充填された半導体基板を熱処理する工程とを備える。
上記の方法によれば、第１のＳＯＧ層と第２のＳＯＧ層は、半導体基板の表面と平行なストライプ形状でトレンチ溝の壁面に接触する。これを熱処理すると、トレンチ溝の溝壁からプレート状の第１半導体領域とプレート状の第２半導体領域が交互に伸びだす。結果、第１半導体領域と第２半導体領域が半導体基板の表面と略平行な方向に互層した領域を実現することができる。第１半導体領域と第２半導体領域の境界はｐｎ接合界面である。半導体基板の表面と平行方向に伸びる空乏層が、複数層形成される。
本製造方法は、縦型のＭＯＳＦＥＴやＩＧＢＴの半導体装置の製造に適用するとよい。縦型の構造を有する半導体装置の終端範囲において、基板表面と平行な領域に空乏層が形成されるとＯＦＦ時の耐圧性能が向上する。本製造方法では、基板表面と平行方向に伸びる空乏層を幾重にも形成することができる。本製造方法を縦型の半導体装置に適用すれば、高い耐圧性能を有する半導体装置を実現することができる。
また、縦型の半導体装置の終端範囲では、ＯＮ時のベース電流は横方向に流れる。第１半導体領域と第２半導体領域が横方向に延びるプレート形状で形成されると、ＯＮ抵抗を低下することができる。
上記の方法によれば、第１のＳＯＧ層と第２のＳＯＧ層は、半導体基板の表面と平行なストライプ形状でトレンチ溝の壁面に接触する。これを熱処理すると、トレンチ溝の溝壁からプレート状の第１半導体領域とプレート状の第２半導体領域が交互に伸びだす。結果、第１半導体領域と第２半導体領域が半導体基板の表面と略平行な方向に互層した領域を実現することができる。第１半導体領域と第２半導体領域の境界はｐｎ接合界面である。半導体基板の表面と平行方向に伸びる空乏層が、複数層形成される。
本製造方法は、縦型のＭＯＳＦＥＴやＩＧＢＴの半導体装置の製造に適用するとよい。縦型の構造を有する半導体装置の終端範囲において、基板表面と平行な領域に空乏層が形成されるとＯＦＦ時の耐圧性能が向上する。本製造方法では、基板表面と平行方向に伸びる空乏層を幾重にも形成することができる。本製造方法を縦型の半導体装置に適用すれば、高い耐圧性能を有する半導体装置を実現することができる。
また、縦型の半導体装置の終端範囲では、ＯＮ時のベース電流は横方向に流れる。第１半導体領域と第２半導体領域が横方向に延びるプレート形状で形成されると、ＯＮ抵抗を低下することができる。
本発明の製造方法において、熱処理した半導体基板からＳＯＧを除去する工程と、ＳＯＧを除去したトレンチ溝内に、ＳＯＧと異なる材料を埋める工程をさらに備えてもよい。
前記したように、熱拡散処理後にトレンチ溝内に残されたＳＯＧは、絶縁領域としての機能も有する。ＳＯＧ内の不純物はすべて拡散されるわけではなく、ＳＯＧ中に一部が残る。絶縁領域となるＳＯＧに不純物が残されていると、ＯＮ抵抗を低くする効果を有する一方で、耐圧性能を極めて高くすることは難しい。トレンチ溝内のＳＯＧを除去し、低抵抗の半導体領域や不純物濃度が極めて低濃度の絶縁材料からなる領域を形成すると、半導体装置の耐圧性能より向上することができる。複数のトレンチ溝が形成されている場合、除去するＳＯＧと残す絶縁領域を必要に応じて選択すればよい。ＳＯＧはガラス質であるので、酸やアルカリなどの湿式エッチング処理により容易に除去することができる。絶縁領域を除去すると、半導体基板には、トレンチ溝が復元される。
前記したように、熱拡散処理後にトレンチ溝内に残されたＳＯＧは、絶縁領域としての機能も有する。ＳＯＧ内の不純物はすべて拡散されるわけではなく、ＳＯＧ中に一部が残る。絶縁領域となるＳＯＧに不純物が残されていると、ＯＮ抵抗を低くする効果を有する一方で、耐圧性能を極めて高くすることは難しい。トレンチ溝内のＳＯＧを除去し、低抵抗の半導体領域や不純物濃度が極めて低濃度の絶縁材料からなる領域を形成すると、半導体装置の耐圧性能より向上することができる。複数のトレンチ溝が形成されている場合、除去するＳＯＧと残す絶縁領域を必要に応じて選択すればよい。ＳＯＧはガラス質であるので、酸やアルカリなどの湿式エッチング処理により容易に除去することができる。絶縁領域を除去すると、半導体基板には、トレンチ溝が復元される。
本発明の製造方法において、熱処理した半導体基板からＳＯＧを除去する工程と、ＳＯＧを除去した半導体基板の表面に新たな半導体領域を形成してトレンチ溝の開口を塞ぐ工程をさらに備えてもよい。
空洞部は完全な絶縁領域である。半導体領域の内部に空洞部を形成すると、完全な絶縁領域を形成することができる。内部に空洞部を形成することで、半導体装置の耐圧性能をより向上させることができる。なお、前記したように、ＳＯＧをエッチング処理すると、絶縁領域を形成する前のトレンチ溝が復元される。トレンチ溝の開口を半導体領域で塞ぐことで、空洞部を容易に形成することができる。
空洞部は完全な絶縁領域である。半導体領域の内部に空洞部を形成すると、完全な絶縁領域を形成することができる。内部に空洞部を形成することで、半導体装置の耐圧性能をより向上させることができる。なお、前記したように、ＳＯＧをエッチング処理すると、絶縁領域を形成する前のトレンチ溝が復元される。トレンチ溝の開口を半導体領域で塞ぐことで、空洞部を容易に形成することができる。
本発明は、新規な半導体装置をも提供する。
本半導体装置の特徴は、絶縁領域が、第１導電型及び／又は第２導電型の不純物を含むＳＯＧで構成されていることを特徴とする。
半導体基板の内部に絶縁領域が形成された半導体装置は、耐圧性能に優れる。
本発明の構成を有する半導体装置では、ＳＯＧからなる絶縁領域内に不純物が含まれている。不純物を含む絶縁領域を有する半導体装置は、ＯＮ状態のとき、絶縁領域と半導体領域の間に不純物に由来するリーク電流が流れる。このため、絶縁領域に不純物を含むと半導体装置は、ＯＮ抵抗が低くなる。本発明の構成によれば、ＯＮ抵抗が低く耐圧性能が維持された半導体装置を実現することができる。
本半導体装置の特徴は、絶縁領域が、第１導電型及び／又は第２導電型の不純物を含むＳＯＧで構成されていることを特徴とする。
半導体基板の内部に絶縁領域が形成された半導体装置は、耐圧性能に優れる。
本発明の構成を有する半導体装置では、ＳＯＧからなる絶縁領域内に不純物が含まれている。不純物を含む絶縁領域を有する半導体装置は、ＯＮ状態のとき、絶縁領域と半導体領域の間に不純物に由来するリーク電流が流れる。このため、絶縁領域に不純物を含むと半導体装置は、ＯＮ抵抗が低くなる。本発明の構成によれば、ＯＮ抵抗が低く耐圧性能が維持された半導体装置を実現することができる。
本発明の他の半導体装置は、ｎ型半導体領域とｐ型半導体領域と絶縁領域とｐ型半導体領域とｎ型半導体領域を単位とする層構造が繰り返されており、前記絶縁領域は、ｎ型不純物及び／又は第ｐ型不純物を含むことを特徴とする。
上記の半導体装置によれば、ＯＦＦ状態の耐圧性能に優れるとともにＯＮ抵抗を低下することができる。また、スーパージャンクション構造を有する高精度な半導体装置を実現することができる。
上記の半導体装置によれば、ＯＦＦ状態の耐圧性能に優れるとともにＯＮ抵抗を低下することができる。また、スーパージャンクション構造を有する高精度な半導体装置を実現することができる。
以下に示す実施例の特徴を最初に列記する。
（特徴１）半導体装置は、スーパージャンクション構造を有するＩＧＢＴまたはＦＥＴである。
（特徴２）半導体装置の製造過程において、不純物を含むＳＯＧが導入されるトレンチ溝がベース領域に複数形成される。トレンチ溝は、周期的に形成される。
（特徴３）半導体基板の主材料は、Ｓｉを主体とした半導体材料である。
（特徴４）半導体装置の製造過程において、ＳＯＧはトレンチ溝を充填している。
（特徴５）ＳＯＧを除去して復元されたトレンチ溝に、エピタキシャル成長によってｎ−型半導体領域が形成される。ｎ−型半導体領域は、高抵抗である。ｎ−型半導体領域を形成することで、半導体装置の耐圧性能を向上させることができる。また、熱処理によってトレンチ溝に接する領域に形成された半導体領域がｐ型半導体領域である場合、復元されたトレンチ溝内にｎ−型半導体領域が形成されればｐｎ接合界面をより広く確保することができる。ｐｎ接合界面が広く確保されると、ｐｎ接合界面から伸びる空乏層が広くなる。
（特徴６）ＳＯＧを除去して復元されたトレンチ溝の開口は、エピタキシャル成長によって形成されたｎ−型半導体領域によって覆われる。これにより、半導体基板の内部には空洞部が形成される。
（特徴７）半導体基板には、高真空の空洞部が形成される。
（特徴１）半導体装置は、スーパージャンクション構造を有するＩＧＢＴまたはＦＥＴである。
（特徴２）半導体装置の製造過程において、不純物を含むＳＯＧが導入されるトレンチ溝がベース領域に複数形成される。トレンチ溝は、周期的に形成される。
（特徴３）半導体基板の主材料は、Ｓｉを主体とした半導体材料である。
（特徴４）半導体装置の製造過程において、ＳＯＧはトレンチ溝を充填している。
（特徴５）ＳＯＧを除去して復元されたトレンチ溝に、エピタキシャル成長によってｎ−型半導体領域が形成される。ｎ−型半導体領域は、高抵抗である。ｎ−型半導体領域を形成することで、半導体装置の耐圧性能を向上させることができる。また、熱処理によってトレンチ溝に接する領域に形成された半導体領域がｐ型半導体領域である場合、復元されたトレンチ溝内にｎ−型半導体領域が形成されればｐｎ接合界面をより広く確保することができる。ｐｎ接合界面が広く確保されると、ｐｎ接合界面から伸びる空乏層が広くなる。
（特徴６）ＳＯＧを除去して復元されたトレンチ溝の開口は、エピタキシャル成長によって形成されたｎ−型半導体領域によって覆われる。これにより、半導体基板の内部には空洞部が形成される。
（特徴７）半導体基板には、高真空の空洞部が形成される。
＜第１実施例＞
本発明の製造方法によって製造された半導体装置１０の一例を示す。半導体装置１０は、縦型のＩＧＢＴである。半導体装置１０の構造を示す斜視図を図１に示す。半導体装置１０は、半導体領域１２の表面に埋め込まれたゲート電極５４と、半導体基板１２の裏面の全面を覆うコレクタ電極４０を有する。ゲート電極５４と半導体基板の間には、ゲート絶縁膜５２が形成されている。
ゲート電極５４は、ｎ＋ソース領域５０とｐ−型ベース領域４６を貫通しており、ベース領域２０と接するように半導体基板１２に埋め込まれている。ゲート電極５４は、ゲート絶縁膜５２を介して半導体基板１２の上部領域にあるｎ＋ソース領域５０と、ｐ−型ベース領域４６と、ベース領域２０に対向している。
半導体基板１２は、コレクタ電極４０側から、ｐ型コレクタ領域４２、ｎ型バッファ領域４４、ベース領域２０、ｐ−型ベース領域４６の順で積層されている。ｐ−型ベース領域４６の表面にはｐ＋型エミッタ領域４８とｎ＋型ソース領域５０が形成されている。ｎ＋ソース領域５０は、断続的に形成されている。そしてこの上部に、図示されないエミッタ電極が設けられている。エミッタ電極とゲート電極５４は層間絶縁膜で絶縁されている。
本発明の製造方法によって製造された半導体装置１０の一例を示す。半導体装置１０は、縦型のＩＧＢＴである。半導体装置１０の構造を示す斜視図を図１に示す。半導体装置１０は、半導体領域１２の表面に埋め込まれたゲート電極５４と、半導体基板１２の裏面の全面を覆うコレクタ電極４０を有する。ゲート電極５４と半導体基板の間には、ゲート絶縁膜５２が形成されている。
ゲート電極５４は、ｎ＋ソース領域５０とｐ−型ベース領域４６を貫通しており、ベース領域２０と接するように半導体基板１２に埋め込まれている。ゲート電極５４は、ゲート絶縁膜５２を介して半導体基板１２の上部領域にあるｎ＋ソース領域５０と、ｐ−型ベース領域４６と、ベース領域２０に対向している。
半導体基板１２は、コレクタ電極４０側から、ｐ型コレクタ領域４２、ｎ型バッファ領域４４、ベース領域２０、ｐ−型ベース領域４６の順で積層されている。ｐ−型ベース領域４６の表面にはｐ＋型エミッタ領域４８とｎ＋型ソース領域５０が形成されている。ｎ＋ソース領域５０は、断続的に形成されている。そしてこの上部に、図示されないエミッタ電極が設けられている。エミッタ電極とゲート電極５４は層間絶縁膜で絶縁されている。
ベース領域２０には、ｐ−型ベース領域４６からｎ型バッファ領域４４の間を伸びるｎ型コラム２２とｐ型コラム２４とＳＯＧ領域２６を備えている。ＳＯＧ領域２６は、ｐ型不純物を含むＳＯＧからなる。ＳＯＧは絶縁性であり、ＳＯＧ領域２６は絶縁領域として機能する。ベース領域２０では、ｎ型コラム２２、ｐ型コラム２４、ＳＯＧ領域２６、ｐ型コラム２４の順で並ぶ単位周期が繰り返されて構成されている。半導体装置１０は、半導体基板１２のベース領域２０に前記の単位周期が繰り返されたスーパージャンクション構造を有している。半導体装置１０がＯＦＦ状態のとき、ｐ型コラム２４とｎ型コラム２２のｐｎ接合界面２５から空乏層が広がる。本半導体装置１０には、周期的に形成されたＳＯＧ領域２６が形成されている。半導体装置１０は、ベース領域２０にｐｎ接合界面２５と、絶縁領域であるＳＯＧ領域２６を多く備えるため、耐圧性能に優れる。
半導体基板中に絶縁領域が形成される場合、絶縁領域は、ＯＦＦ状態の耐圧性能を向上する一方で、ＯＮ状態の抵抗成分となる要因になる。
半導体装置１０のＳＯＧ領域２６はｐ型不純物を含むＳＯＧで構成されている。ＳＯＧ領域２６中に不純物含むと、半導体装置１０がＯＮ状態のとき、ＳＯＧ領域２６とｐ型コラム２４の境界にリーク電流が流れる。ＳＯＧ領域２６に不純物を含むと、ベース領域２０にＳＯＧ領域２６が形成されていても、ＯＮ抵抗が高くならない。従って、本実施例の構造によれば、半導体装置１０のＯＦＦ時の耐圧性能とＯＮ電圧の低下がともに実現される。
半導体装置１０のＳＯＧ領域２６はｐ型不純物を含むＳＯＧで構成されている。ＳＯＧ領域２６中に不純物含むと、半導体装置１０がＯＮ状態のとき、ＳＯＧ領域２６とｐ型コラム２４の境界にリーク電流が流れる。ＳＯＧ領域２６に不純物を含むと、ベース領域２０にＳＯＧ領域２６が形成されていても、ＯＮ抵抗が高くならない。従って、本実施例の構造によれば、半導体装置１０のＯＦＦ時の耐圧性能とＯＮ電圧の低下がともに実現される。
本半導体装置１０の製造方法について説明する。
図２のフローチャートと図３〜６の説明図とを参照して説明する。図３〜図６では、ｐ型コラム２４とｎ型コラム２２とＳＯＧ領域２６の関係を示すため、１つのＳＯＧ領域２６を中心とした単位領域を示している。
図２のフローチャートと図３〜６の説明図とを参照して説明する。図３〜図６では、ｐ型コラム２４とｎ型コラム２２とＳＯＧ領域２６の関係を示すため、１つのＳＯＧ領域２６を中心とした単位領域を示している。
図３に示すように、低濃度のｎ型不純物を含む半導体基板１２を用意する（図２のＳ１）。次いで、図４に示すように、半導体基板１２に複数のトレンチ溝１４を等間隔に形成する（図２のＳ２）。トレンチ溝１４は、半導体基板１２の所定の位置をドライエッチングすることで形成することができる。
次に、図５に示すように、ｐ型不純物を含むＳＯＧ（Spin On Glass）をトレンチ溝１４に流し込む。その後、低温（例えば６００度）で加熱して、ＳＯＧを固化する（図２のＳ３、Ｓ４）。
次いで、半導体基板１２を高温加熱し、ＳＯＧ領域２６に含まれるｐ型不純物を半導体基板１２中に熱拡散する。その結果、図６に示すように、半導体基板１２中に、トレンチ溝１４の溝壁から伸びた略Ｕ字断面形状を有するｐ型半導体領域３４が形成される（図２のＳ５）。そして、半導体基板１２には、図６に示すように、半導体基板１２の基材に由来するｎ−型半導体領域３２とｐ型半導体領域３４とＳＯＧ領域２６が幾何学的に並んで形成される。
次に、図５に示すように、ｐ型不純物を含むＳＯＧ（Spin On Glass）をトレンチ溝１４に流し込む。その後、低温（例えば６００度）で加熱して、ＳＯＧを固化する（図２のＳ３、Ｓ４）。
次いで、半導体基板１２を高温加熱し、ＳＯＧ領域２６に含まれるｐ型不純物を半導体基板１２中に熱拡散する。その結果、図６に示すように、半導体基板１２中に、トレンチ溝１４の溝壁から伸びた略Ｕ字断面形状を有するｐ型半導体領域３４が形成される（図２のＳ５）。そして、半導体基板１２には、図６に示すように、半導体基板１２の基材に由来するｎ−型半導体領域３２とｐ型半導体領域３４とＳＯＧ領域２６が幾何学的に並んで形成される。
次に、半導体基板１２の下面側の全面にｎ型不純物をイオン注入する。イオン注入は、熱拡散処理後にｎ型バッファ領域４４が形成される深さに目標を定めて行う。そして、イオン注入部分を熱拡散処理し、ｎ型バッファ領域４４を形成する（図２のＳ６）。
図７に示すように、ｎ型バッファ領域４４の形成により、ｐ型半導体領域３４においてトレンチ溝１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域３４は、トレンチ溝１４の側壁に沿って形成された領域のみが残る。こうして残された領域が、ｐ型コラム２４となる。
また、ｎ型半導体領域３２のｎ型不純物濃度は希薄である。ｎ＋型バッファ領域４４はｎ型半導体領域３２の不純物濃度よりも高濃度である。ｎ＋型バッファ領域４４の形成によりトレンチ溝１４の溝底よりも下方にあるｎ型半導体領域３２はなくなる。これにより、ｎ型半導体領域３２は、トレンチ溝１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｎ型コラム２２となる。ｎ＋型バッファ領域４４の形成により、ｐ型コラム２４とｎ型コラム２２とＳＯＧ領域２６を有するベース領域２０が完成する。
次に、半導体基板１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域４２を形成する。これにより、半導体基板１２において、ｐ−型ベース領域４６よりも下方の半導体領域が完成する（図２のＳ７）。
図７に示すように、ｎ型バッファ領域４４の形成により、ｐ型半導体領域３４においてトレンチ溝１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域３４は、トレンチ溝１４の側壁に沿って形成された領域のみが残る。こうして残された領域が、ｐ型コラム２４となる。
また、ｎ型半導体領域３２のｎ型不純物濃度は希薄である。ｎ＋型バッファ領域４４はｎ型半導体領域３２の不純物濃度よりも高濃度である。ｎ＋型バッファ領域４４の形成によりトレンチ溝１４の溝底よりも下方にあるｎ型半導体領域３２はなくなる。これにより、ｎ型半導体領域３２は、トレンチ溝１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｎ型コラム２２となる。ｎ＋型バッファ領域４４の形成により、ｐ型コラム２４とｎ型コラム２２とＳＯＧ領域２６を有するベース領域２０が完成する。
次に、半導体基板１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域４２を形成する。これにより、半導体基板１２において、ｐ−型ベース領域４６よりも下方の半導体領域が完成する（図２のＳ７）。
以降の工程については、図１の半導体装置１０の構造図を参照して説明する。
上記の手法で形成されたベース領域２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図２のＳ８）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のｐ型不純物は、ベース領域２０のｎ型コラム２２、ｐ型コラム２４、ＳＯＧ領域２６、ｐ型コラム２４の順で並ぶ周期に沿うように注入される。（図２のＳ９）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに、部分的に断続するようにイオン注入される（図２のＳ１０）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域４８とｎ＋ソース領域５０が形成されない領域がｐ−型ベース領域４６となる（図２のＳ１１）。
上記の手法で形成されたベース領域２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図２のＳ８）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のｐ型不純物は、ベース領域２０のｎ型コラム２２、ｐ型コラム２４、ＳＯＧ領域２６、ｐ型コラム２４の順で並ぶ周期に沿うように注入される。（図２のＳ９）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに、部分的に断続するようにイオン注入される（図２のＳ１０）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域４８とｎ＋ソース領域５０が形成されない領域がｐ−型ベース領域４６となる（図２のＳ１１）。
次に図１に示すゲート電極５４とゲート絶縁膜５２を形成する。ｎ＋ソース領域５０とｐ−型ベース領域４６を貫通し、ベース領域２０の上部に食い込む深さまで、ゲート電極用のトレンチ溝を形成する（図２のＳ１２）。トレンチ溝の形成は、ドライエッチング法等の従来からの手法で行う。次に、熱酸化法や、ＣＶＤ法や、ＳＯＧの塗布等で、トレンチ溝の壁面に沿ってゲート絶縁膜５２を形成する（図２のＳ１３）。次に、ＣＶＤ法などによって電極材料（たとえばポリシリコン等）をトレンチ溝内に積層して、ゲート電極５４を形成する（図２のＳ１４）。次に、ゲート電極５４に対向する裏面側であり、ｐ型コレクタ領域４２の下部にコレクタ電極４０を形成する。コレクタ電極４０は、コレクタ領域４２の下面の表面をすべて覆うように形成する（図２のＳ１５）。上記の製造方法により、半導体装置１０を製造することができる。
＜変形例１＞
本変形例は、本発明の製造方法によって製造される半導体装置であり、上記第１実施例の半導体装置１０の一部を変形した半導体装置の一例を示す。図８に、半導体装置１１０の構造を示す斜視図を示す。半導体装置１１０は、半導体装置１０のＳＯＧ領域２６に相当する部分にｎ−型半導体領域１２６であることを除くと半導体装置１０と同様の構成であるので重複する説明は省略する。
本変形例は、本発明の製造方法によって製造される半導体装置であり、上記第１実施例の半導体装置１０の一部を変形した半導体装置の一例を示す。図８に、半導体装置１１０の構造を示す斜視図を示す。半導体装置１１０は、半導体装置１０のＳＯＧ領域２６に相当する部分にｎ−型半導体領域１２６であることを除くと半導体装置１０と同様の構成であるので重複する説明は省略する。
半導体装置１１０のベース領域１２０には、ｐ−型ベース領域４６からｎ型バッファ領域４４の間を伸びるｎ型コラム２２とｐ型コラム２４とｎ−型半導体領域１２６を備えている。ベース領域１２０では、ｎ型コラム２２、ｐ型コラム２４、ｎ−型半導体領域１２６、ｐ型コラム２４の順で並ぶ単位周期が繰り返されて構成されている。ｎ−型半導体領域１２６は、ｎ型不純物の濃度がｎ型コラム２２のｎ型不純物濃度よりも低い。その分、ｎ−型半導体領域１２６の幅は、ｎ型コラム２２の幅よりも広い。半導体装置１１０は、半導体基板１２のベース領域１２０に前記の単位周期が繰り返されたスーパージャンクション構造を有している。半導体装置１１０がＯＦＦ状態のとき、ｐ型コラム２４とｎ型コラム２２のｐｎ接合界面２５と、ｐ型コラム２４とｎ−型半導体領域２６のｐｎ接合界面１２５から空乏層が広がる。半導体装置１１０は、ベース領域２０にｐｎ接合界面２５、１２５を多く備え、これらのｐｎ接合界面２５、１２５から空乏層が広がるため、ＯＦＦ状態の耐圧性能に優れる。また、ベース領域１２０にはｎ−型半導体領域１２６が形成されている。ｎ−型半導体領域１２６は極めて低抵抗な領域である。ｎ−型半導体領域１２６を備えると、半導体装置１１０は、ＯＦＦ状態の耐圧性能がさらに向上する。従って、本半導体装置１１０は、ＯＦＦ状態の耐圧性能がきわめて優れている。
本半導体装置１１０の製造方法について説明する。なお、半導体装置１１０の製造方法において、半導体装置１０のトレンチ溝１４にｎ−型半導体領域１２６を形成する過程以外については、上記第１実施例と同様の手法でよいので重複する説明は省略する。
図９、１０の説明図を参照して、ベース領域１２０におけるｎ−型半導体領域１２６の形成過程を説明する。第１実施例に示した製造方法に基づき、半導体基板１２にトレンチ溝１４の溝壁に沿ったｐ型半導体領域３４の形成まで行う。次に、半導体基板１２のＳＯＧ領域２６を酸またはアルカリの液剤を用いて湿式エッチング処理を行う。ＳＯＧ領域２６は、ＳＯＧを用いて形成されたSiO2系のガラスである。ＳＯＧ領域２６は、酸またはアルカリの液剤で容易にエッチングされる。図１２に示すように、このエッチング処理により、半導体基板１２にトレンチ溝１４が復元される。
次に、復元されたトレンチ溝１４に低濃度のｎ型不純物を含むｎ−型半導体領域１２６をエピタキシャル成長する。具体的には、ベース領域１２０（半導体基板１２）の上面のトレンチ溝１４以外の領域を加工マスクで覆い、トレンチ溝１４内のみにｎー型半導体領域１２６を形成する。ここで、ｎ−型半導体領域１２６は、ｎ型不純物の濃度がｎ型コラム２２の不純物濃度よりも低くなるように形成される。この過程により、図１３に示すｎ−型半導体領域１２６が形成される。ついで、ｎ型バッファ層４４の形成工程に進む。なお、これ以降の過程については、第１実施例に示した製造方法と同様に行う。
上記の製造方法により、図８に示す半導体装置１１０を製造することができる。
次に、復元されたトレンチ溝１４に低濃度のｎ型不純物を含むｎ−型半導体領域１２６をエピタキシャル成長する。具体的には、ベース領域１２０（半導体基板１２）の上面のトレンチ溝１４以外の領域を加工マスクで覆い、トレンチ溝１４内のみにｎー型半導体領域１２６を形成する。ここで、ｎ−型半導体領域１２６は、ｎ型不純物の濃度がｎ型コラム２２の不純物濃度よりも低くなるように形成される。この過程により、図１３に示すｎ−型半導体領域１２６が形成される。ついで、ｎ型バッファ層４４の形成工程に進む。なお、これ以降の過程については、第１実施例に示した製造方法と同様に行う。
上記の製造方法により、図８に示す半導体装置１１０を製造することができる。
＜変形例２＞
本変形例は、本発明の製造方法によって製造される半導体装置であり、上記第１実施例の半導体装置１０の一部を変形した半導体装置の一例を示す。図１１に、半導体装置２１０の構造を示す斜視図を示す。半導体装置２１０は、半導体装置１０のＳＯＧ領域２６に相当する部分が高真空の空洞部２２６であることを除くと半導体装置１０と同様の構成であるので重複する説明は省略する。
本変形例は、本発明の製造方法によって製造される半導体装置であり、上記第１実施例の半導体装置１０の一部を変形した半導体装置の一例を示す。図１１に、半導体装置２１０の構造を示す斜視図を示す。半導体装置２１０は、半導体装置１０のＳＯＧ領域２６に相当する部分が高真空の空洞部２２６であることを除くと半導体装置１０と同様の構成であるので重複する説明は省略する。
半導体装置２１０のベース領域２２０には、ｐ−型ベース領域４６からｎ型バッファ領域４４の間を伸びるｎ型コラム２２とｐ型コラム２４と空洞部２２６を備えている。ベース領域２２０では、ｎ型コラム２２、ｐ型コラム２４、空洞部２２６、ｐ型コラム２４の順で並ぶ単位周期が繰り返されて構成されている。空洞部２２６は、高真空状態である。半導体装置２１０は、半導体基板１２のベース領域２２０に前記の単位周期が繰り返されたスーパージャンクション構造を有している。半導体装置２１０がＯＦＦ状態のとき、ｐ型コラム２４とｎ型コラム２２のｐｎ接合界面２５から空乏層が広がる。半導体装置２１０は、ベース領域２２０にｐｎ接合界面２５を多く備え、これらのｐｎ接合界面２５から空乏層が広がるため、ＯＦＦ状態の耐圧性能に優れる。また、半導体領域２１０のベース領域２２０には、空洞部２２６が形成されている。空洞部２２６は完全な絶縁破壊が極めて生じにくい。本半導体装置２１０のように、ベース領域２２０に空洞部２２６を有すると、ＯＦＦ状態の耐圧性能が極めて向上する。
本半導体装置２１０の製造方法について説明する。なお、半導体装置２１０の製造方法において、半導体装置１０のＳＯＧ領域２６に相当する領域に空洞部２２６を形成する過程以外については、上記第１実施例と同様の手法でよいので重複する説明は省略する。
図１１、１２の説明図を参照して、ベース領域２２０における空洞部２２６の形成過程を説明する。第１実施例に示した製造方法に基づき、半導体基板１２にトレンチ溝１４の溝壁に沿ったｐ型半導体領域３４の形成まで行う。次に、変形例１と同様に半導体基板１２の絶縁領域２６を酸またはアルカリの液剤を用いて湿式エッチング処理を行う。図９に示すように、このエッチング処理により、半導体基板１２にトレンチ溝１４が復元される。
次に、復元されたトレンチ溝１４の開口に、低濃度のｎ型不純物を含むｎ−型半導体をエピタキシャル成長する。トレンチ溝１４のアスペクト比が高い場合、結晶成長時の条件を調整することで、トレンチ溝１４の深部を空洞化することが可能である。具体的には、蒸着時のクラスター粒径を大きくしたり、結晶成長速度を速めたりすることで実現することができる。このような手法で開口を塞ぐ場合、ｎ−型半導体は、トレンチ溝１４の上部の溝壁から開口の中心に向けて成長する。形成されたｎ−型半導体領域２２７は、図１２に示すように、開口の中心部が薄く、トレンチ溝１４の溝壁に向けて徐々に厚くなるように形成される。この過程により、トレンチ溝１４の開口が塞がれ、空洞部２２６が形成される。
ついで、ｎ型バッファ層４４の形成工程に進む。なお、これ以降の過程については、第１実施例に示した製造方法と同様に行う。
上記の製造方法により、図１１に示す半導体装置２１０を製造することができる。
次に、復元されたトレンチ溝１４の開口に、低濃度のｎ型不純物を含むｎ−型半導体をエピタキシャル成長する。トレンチ溝１４のアスペクト比が高い場合、結晶成長時の条件を調整することで、トレンチ溝１４の深部を空洞化することが可能である。具体的には、蒸着時のクラスター粒径を大きくしたり、結晶成長速度を速めたりすることで実現することができる。このような手法で開口を塞ぐ場合、ｎ−型半導体は、トレンチ溝１４の上部の溝壁から開口の中心に向けて成長する。形成されたｎ−型半導体領域２２７は、図１２に示すように、開口の中心部が薄く、トレンチ溝１４の溝壁に向けて徐々に厚くなるように形成される。この過程により、トレンチ溝１４の開口が塞がれ、空洞部２２６が形成される。
ついで、ｎ型バッファ層４４の形成工程に進む。なお、これ以降の過程については、第１実施例に示した製造方法と同様に行う。
上記の製造方法により、図１１に示す半導体装置２１０を製造することができる。
＜変形例３：トレンチ溝とＳＯＧを用いた領域形成の応用例＞
本変形例は、第１実施例で示したｐ型コラム２４の形成法を応用した領域形成方法の一例である。図１３〜１６は、本変形例の方法に係る過程を示す説明図である。
先ず図１３に示す半導体基板３１２を用意する。半導体基板３１２は、低濃度のｎ型不純物を含む半導体基板である。次いで、図１４に示すように、半導体基板３１４の上面にドライエッチング処理を行い、所望の幅で所望の深さのトレンチ溝３１４を形成する。次にトレンチ溝３１４の溝壁に沿って、ｐ型不純物を含むＳＯＧを塗布する。その後、ＳＯＧを低温加熱してＳＯＧ層３２６を形成する（図１５参照）。次いで、図１６に示すように、半導体基板３１２を高温加熱し、ＳＯＧ層３２６中に含まれるｐ型不純物を熱拡散する。これにより、半導体基板３１２にｐ型半導体領域３３４が形成される。
本方法では、半導体基板３１２に、ＳＯＧ層３２６が形成されたトレンチ溝３１４が残されている。このトレンチ溝内３１４には、他の半導体領域や導体領域を形成することができる。ＳＯＧ層３２６は絶縁性である。このため、新たに形成された半導体領域や導体領域とｐ型半導体領域３３４の間に絶縁層を介すことができる。
また、ＳＯＧ層３２６は、容易に除去することができる。ＳＯＧ層３２６を除去した後にトレンチ溝３１４内に絶縁領域や半導体領域や導体領域を形成してもよい。
本変形例は、第１実施例で示したｐ型コラム２４の形成法を応用した領域形成方法の一例である。図１３〜１６は、本変形例の方法に係る過程を示す説明図である。
先ず図１３に示す半導体基板３１２を用意する。半導体基板３１２は、低濃度のｎ型不純物を含む半導体基板である。次いで、図１４に示すように、半導体基板３１４の上面にドライエッチング処理を行い、所望の幅で所望の深さのトレンチ溝３１４を形成する。次にトレンチ溝３１４の溝壁に沿って、ｐ型不純物を含むＳＯＧを塗布する。その後、ＳＯＧを低温加熱してＳＯＧ層３２６を形成する（図１５参照）。次いで、図１６に示すように、半導体基板３１２を高温加熱し、ＳＯＧ層３２６中に含まれるｐ型不純物を熱拡散する。これにより、半導体基板３１２にｐ型半導体領域３３４が形成される。
本方法では、半導体基板３１２に、ＳＯＧ層３２６が形成されたトレンチ溝３１４が残されている。このトレンチ溝内３１４には、他の半導体領域や導体領域を形成することができる。ＳＯＧ層３２６は絶縁性である。このため、新たに形成された半導体領域や導体領域とｐ型半導体領域３３４の間に絶縁層を介すことができる。
また、ＳＯＧ層３２６は、容易に除去することができる。ＳＯＧ層３２６を除去した後にトレンチ溝３１４内に絶縁領域や半導体領域や導体領域を形成してもよい。
＜第２実施例＞
本実施例では、本発明の製造方法によって製造される半導体装置４１０の一例を示す。半導体装置４１０は、縦型のＩＧＢＴである。半導体装置４１０の構造を示す斜視図を図１７に示す。半導体装置４１０は、半導体領域４１２の表面に埋め込まれたゲート電極４５４と、半導体基板４１２の裏面の全面を覆うコレクタ電極４４０を有する。ゲート電極４５４と半導体基板４１２の間には、ゲート絶縁膜４５２が形成されている。
ゲート電極４５４は、ｎ＋ソース領域４５０とｐ−型ベース領域４４６を貫通しており、ベース領域４２０と接するように半導体基板４１２に埋め込まれている。ゲート電極４５４は、ゲート絶縁膜４５２を介して半導体基板４１２の上部領域にあるｎ＋型ソース領域４５０と、ｐ−型ベース領域４４６と、ベース領域４２０に対向している。
半導体基板４１２は、コレクタ電極４４０側から、ｐ型コレクタ領域４４２、ｎ型バッファ領域４４４、ベース領域４２０、ｐ−型ベース領域４４６、の順で積層されている。ｐ−型ベース領域４４６の表面にはｐ＋型エミッタ領域４４８と、ｎ＋型ソース領域４５０が形成されている。ｎ＋型ソース領域４５０は、断続的に形成されている。そしてこの上部に、図示はしないがエミッタ電極が設けられている。
本実施例では、本発明の製造方法によって製造される半導体装置４１０の一例を示す。半導体装置４１０は、縦型のＩＧＢＴである。半導体装置４１０の構造を示す斜視図を図１７に示す。半導体装置４１０は、半導体領域４１２の表面に埋め込まれたゲート電極４５４と、半導体基板４１２の裏面の全面を覆うコレクタ電極４４０を有する。ゲート電極４５４と半導体基板４１２の間には、ゲート絶縁膜４５２が形成されている。
ゲート電極４５４は、ｎ＋ソース領域４５０とｐ−型ベース領域４４６を貫通しており、ベース領域４２０と接するように半導体基板４１２に埋め込まれている。ゲート電極４５４は、ゲート絶縁膜４５２を介して半導体基板４１２の上部領域にあるｎ＋型ソース領域４５０と、ｐ−型ベース領域４４６と、ベース領域４２０に対向している。
半導体基板４１２は、コレクタ電極４４０側から、ｐ型コレクタ領域４４２、ｎ型バッファ領域４４４、ベース領域４２０、ｐ−型ベース領域４４６、の順で積層されている。ｐ−型ベース領域４４６の表面にはｐ＋型エミッタ領域４４８と、ｎ＋型ソース領域４５０が形成されている。ｎ＋型ソース領域４５０は、断続的に形成されている。そしてこの上部に、図示はしないがエミッタ電極が設けられている。
ベース領域４２０には、ｐ−型ベース領域４４６からｎ型バッファ領域４４４の間を伸びるｎ型コラム４２２、４２８とｐ型コラム４２４とＳＯＧ領域４２６を備えている。ＳＯＧ領域４２６は、ｐ型不純物を主に含むＳＯＧからなる第１ＳＯＧ領域４２８とｎ型不純物を主に含む第２ＳＯＧ領域４２７から構成されている。ベース領域４２０では、ｎ型コラム４２２、ｐ型コラム４２４、ｎ型コラム４２８、ＳＯＧ領域４２６、ｎ型コラム４２８、ｐ型コラム４２４の順で並ぶ単位周期が繰り返されて構成されている。半導体装置４１０は、半導体基板４１２のベース領域４２０に、前記の単位周期が繰り返されたスーパージャンクション構造を有している。半導体装置４１０がＯＦＦ状態のとき、ｐ型コラム４２４とｎ型コラム４２２、４２８のｐｎ接合界面４２５から空乏層が広がる。本半導体装置４１０には、周期的に形成されたＳＯＧ領域４２６が形成されている。ＳＯＧは絶縁性であり、ＳＯＧ領域４２６は絶縁領域として機能する。半導体装置４１０は、ベース領域４２０にｐｎ接合界面４２５と、ＳＯＧ領域４２６を多く備えるため、耐圧性能に優れる。
半導体基板中に絶縁領域が形成される場合、絶縁領域は、ＯＦＦ状態の耐圧性能を向上する一方で、ＯＮ状態の抵抗成分となる要因になる。
半導体装置４１０のＳＯＧ領域４２６はｐ型不純物を含むＳＯＧで構成されている。ＳＯＧ領域４２６中に不純物含むと、半導体装置４１０がＯＮ状態のとき、ＳＯＧ領域４２６とｎ型コラム４２８の境界にリーク電流が流れる。ＳＯＧ領域４２６に不純物を含むと、ベース領域４２０にＳＯＧ領域４２６が形成されていても、ＯＮ抵抗が高くならない。従って、本実施例の構造によれば、半導体装置４１０のＯＦＦ時の耐圧性能とＯＮ抵抗の低下が実現可能である。
半導体装置４１０のＳＯＧ領域４２６はｐ型不純物を含むＳＯＧで構成されている。ＳＯＧ領域４２６中に不純物含むと、半導体装置４１０がＯＮ状態のとき、ＳＯＧ領域４２６とｎ型コラム４２８の境界にリーク電流が流れる。ＳＯＧ領域４２６に不純物を含むと、ベース領域４２０にＳＯＧ領域４２６が形成されていても、ＯＮ抵抗が高くならない。従って、本実施例の構造によれば、半導体装置４１０のＯＦＦ時の耐圧性能とＯＮ抵抗の低下が実現可能である。
本半導体装置４１０の製造方法について説明する。
図１８のフローチャートと図１９、２０の説明図とを参照して説明する。本半導体装置４１０の製造方法において、ベース領域４２０を形成する過程以外については、上記第１実施例に係る製造方法と同様でよいので重複する説明は省略する。
図１８のフローチャートと図１９、２０の説明図とを参照して説明する。本半導体装置４１０の製造方法において、ベース領域４２０を形成する過程以外については、上記第１実施例に係る製造方法と同様でよいので重複する説明は省略する。
先ず、低濃度のｎ型不純物を含む半導体基板４１２を用意する（図１８のＳ２１）。次いで、図１８に示すように、半導体基板４１２に複数のトレンチ溝４１４を等間隔に形成する（図１８のＳ２２）。トレンチ溝４１４は、半導体基板４１２の所定の位置をドライエッチングして形成する。
次に、ｎ型不純物を含むＳＯＧをトレンチ溝４１４の壁面に塗布する。その後に、低温（例えば６００度）で加熱して、ＳＯＧを固化して第１のＳＯＧ層４２７を形成する。なお、後記する熱拡散処理でｐ型不純物とｎ型不純物を一気に拡散する際に、後記する第２のＳＯＧ領域に含まれるｐ型不純物が第１のＳＯＧ層４２７を透過する。第１のＳＯＧ層４２７がトレンチ溝４１４の壁面に厚く形成されると、ｐ型不純物が透過しにくくなる。従って、第１のＳＯＧ層４２７は比較的薄肉に形成される。（図１８のＳ２３、Ｓ２４）。ついで、ｐ型不純物を含むＳＯＧをトレンチ溝４１４に充填する。その後に低温で加熱してＳＯＧを固化して第２ＳＯＧ領域４２９を形成する。図１９に示すように、トレンチ溝４１４内に、第１のＳＯＧ層４２７と第２ＳＯＧ領域４２９を含むＳＯＧ領域４２６が形成される（図１８のＳ２５、Ｓ２６）。
次いで、半導体基板４１２を高温加熱し、ＳＯＧ領域４２６中に含まれるｐ型不純物とｎ型不純物を一気に拡散する。ｐ型不純物とｎ型不純物では、熱拡散時の拡散速度が異なる。熱拡散速度の違いにより、トレンチ溝４１４の周囲の領域は、ｐ型不純物とｎ型不純物が分離して定着する。図２０に示すように、半導体基板４１２中には、トレンチ溝４１４の溝壁から伸びた略Ｕ字断面形状を有するｎ型半導体領域４３６と、ｎ型半導体領域４３６の外側に伸びた略Ｕ字断面形状を有するｐ型半導体領域４３４が形成される。そして、半導体基板４１２には、図２０に示すように、半導体基板４１２の基材に由来するｎ−型半導体領域４３２とｐ型半導体領域４３４とｎ型半導体領域４３６とＳＯＧ領域４２６とが幾何学的に並んで形成される（図１８のＳ２７）。
次に、ｎ型不純物を含むＳＯＧをトレンチ溝４１４の壁面に塗布する。その後に、低温（例えば６００度）で加熱して、ＳＯＧを固化して第１のＳＯＧ層４２７を形成する。なお、後記する熱拡散処理でｐ型不純物とｎ型不純物を一気に拡散する際に、後記する第２のＳＯＧ領域に含まれるｐ型不純物が第１のＳＯＧ層４２７を透過する。第１のＳＯＧ層４２７がトレンチ溝４１４の壁面に厚く形成されると、ｐ型不純物が透過しにくくなる。従って、第１のＳＯＧ層４２７は比較的薄肉に形成される。（図１８のＳ２３、Ｓ２４）。ついで、ｐ型不純物を含むＳＯＧをトレンチ溝４１４に充填する。その後に低温で加熱してＳＯＧを固化して第２ＳＯＧ領域４２９を形成する。図１９に示すように、トレンチ溝４１４内に、第１のＳＯＧ層４２７と第２ＳＯＧ領域４２９を含むＳＯＧ領域４２６が形成される（図１８のＳ２５、Ｓ２６）。
次いで、半導体基板４１２を高温加熱し、ＳＯＧ領域４２６中に含まれるｐ型不純物とｎ型不純物を一気に拡散する。ｐ型不純物とｎ型不純物では、熱拡散時の拡散速度が異なる。熱拡散速度の違いにより、トレンチ溝４１４の周囲の領域は、ｐ型不純物とｎ型不純物が分離して定着する。図２０に示すように、半導体基板４１２中には、トレンチ溝４１４の溝壁から伸びた略Ｕ字断面形状を有するｎ型半導体領域４３６と、ｎ型半導体領域４３６の外側に伸びた略Ｕ字断面形状を有するｐ型半導体領域４３４が形成される。そして、半導体基板４１２には、図２０に示すように、半導体基板４１２の基材に由来するｎ−型半導体領域４３２とｐ型半導体領域４３４とｎ型半導体領域４３６とＳＯＧ領域４２６とが幾何学的に並んで形成される（図１８のＳ２７）。
次に、半導体基板４１２の下面側の全面にｎ型不純物をイオン注入する。イオン注入では、熱拡散処理後にｎ型バッファ領域４４４が形成される深さに目標を定めて行う。そして、イオン注入部分を熱拡散処理し、ｎ型バッファ領域４４４を形成する（図１８のＳ２８）。
ｎ型バッファ領域４４４の形成により、ｐ型半導体領域４３４においてトレンチ溝４１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域４３４は、トレンチ溝４１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｐ型コラム４２４となる。同様に、ｎ型バッファ領域４４４の形成により、ｎ型半導体領域４３６においてトレンチ溝４１４の溝底よりも下方に形成された部分がｎ型バッファ領域４４４と一体化する。ｎ型半導体領域４３６は、トレンチ溝４１４の側壁に沿って形成された領域のみが残り、ｎ型コラム４２８となる。また、ｎ型半導体領域４３２のｎ型不純物濃度は希薄である。ｎ型バッファ領域４４４はｎ型半導体領域３２の不純物濃度よりも高濃度である。ｎ型バッファ領域４４４の形成により、トレンチ溝４１４の溝底よりも下方にあるｎ型半導体領域４３２はｎ型バッファ領域４４４となる。これにより、ｎ型半導体領域４３２は、トレンチ溝４１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｎ型コラム４２２となる。ｎ型バッファ領域４４４の形成により、ｎ型コラム４２２とｐ型コラム４２４とｎ型コラム４２８とＳＯＧ領域４２６を有するベース領域４２０が完成する。
次に半導体基板４１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域４４２を形成する。これにより、半導体基板４１２において、ｐ−型ベース領域４４６よりも下方の半導体領域が完成する（図１８のＳ２９）。
ｎ型バッファ領域４４４の形成により、ｐ型半導体領域４３４においてトレンチ溝４１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域４３４は、トレンチ溝４１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｐ型コラム４２４となる。同様に、ｎ型バッファ領域４４４の形成により、ｎ型半導体領域４３６においてトレンチ溝４１４の溝底よりも下方に形成された部分がｎ型バッファ領域４４４と一体化する。ｎ型半導体領域４３６は、トレンチ溝４１４の側壁に沿って形成された領域のみが残り、ｎ型コラム４２８となる。また、ｎ型半導体領域４３２のｎ型不純物濃度は希薄である。ｎ型バッファ領域４４４はｎ型半導体領域３２の不純物濃度よりも高濃度である。ｎ型バッファ領域４４４の形成により、トレンチ溝４１４の溝底よりも下方にあるｎ型半導体領域４３２はｎ型バッファ領域４４４となる。これにより、ｎ型半導体領域４３２は、トレンチ溝４１４の側壁に沿って形成された領域のみが残る。この残された領域が、ｎ型コラム４２２となる。ｎ型バッファ領域４４４の形成により、ｎ型コラム４２２とｐ型コラム４２４とｎ型コラム４２８とＳＯＧ領域４２６を有するベース領域４２０が完成する。
次に半導体基板４１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域４４２を形成する。これにより、半導体基板４１２において、ｐ−型ベース領域４４６よりも下方の半導体領域が完成する（図１８のＳ２９）。
以降の工程については、図１７の半導体装置４１０の構造図を参照して説明する。
上記の手法で形成されたベース領域４２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図１８のＳ３０）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のｐ型不純物は、ｎ型コラム４２２、ｐ型コラム４２４、ｎ型コラム４２８、ＳＯＧ領域４２６、ｎ型コラム４２８、ｐ型コラム４２４の順で並ぶ周期に沿うようにイオン注入される（図１８のＳ３１）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに断続するようにイオン注入される（図１８のＳ３２）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域４４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域４５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域４４８とｎ＋ソース領域４５０が形成されない領域がｐ−型ベース領域４４６となる（図１８のＳ３３）。
上記の手法で形成されたベース領域４２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図１８のＳ３０）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のｐ型不純物は、ｎ型コラム４２２、ｐ型コラム４２４、ｎ型コラム４２８、ＳＯＧ領域４２６、ｎ型コラム４２８、ｐ型コラム４２４の順で並ぶ周期に沿うようにイオン注入される（図１８のＳ３１）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに断続するようにイオン注入される（図１８のＳ３２）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域４４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域４５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域４４８とｎ＋ソース領域４５０が形成されない領域がｐ−型ベース領域４４６となる（図１８のＳ３３）。
次に図１７に示すゲート電極４５４とゲート絶縁膜４５２を形成する。そのためにｎ＋ソース領域４５０とｐ−型ベース領域４４６を貫通し、ベース領域４２０の上部に食い込む深さまで、ゲート電極用のトレンチ溝を形成する（図１８のＳ３４）。トレンチ溝の壁面に沿ってゲート絶縁膜４５２を形成する（図１８のＳ３５）。次に、電極材料をトレンチ溝内に積層して、ゲート電極４５４を形成する（図１８のＳ３６）。次に、ゲート電極４５４に対向する裏面側であり、ｐ型コレクタ領域４４２の下部にコレクタ電極４４０を形成する。コレクタ電極４４０は、コレクタ領域４４２の下面の表面をすべて覆うように形成する（図１８のＳ３７）。上記の製造方法により、半導体装置４１０を製造することができる。
＜変形例４：トレンチ溝とＳＯＧを用いた領域形成の応用例＞
本変形例では、第２実施例で示したベース領域のコラム形成法を応用した半導体領域形成の応用例を示す。図２１〜２４は、本変形例の方法に係る過程を示す説明図である。
先ず、図２１に示す、半導体基板５１２を用意する。半導体基板５１２は、低濃度のｎ型不純物を含む半導体基板である。その半導体基板５１２の表面を、図２１に示すように、ドライエッチング処理を行い、所望の幅で所望の深さのトレンチ溝５１４を形成する。次にトレンチ溝５１４の溝壁に沿って、ｐ型不純物を含む第１のＳＯＧを塗布する。その後、第１のＳＯＧを低温加熱して第１のＳＯＧ層５２９を形成する（図２１参照）。次いで、図２２に示すように、半導体基板５１２を高温加熱し、第１のＳＯＧ層５２９中に含まれるｐ型不純物を熱拡散する。これにより、半導体基板５１２にｐ型半導体領域５２４が形成される。次に、図２３に示すように、トレンチ溝５１４の溝壁に形成された第１のＳＯＧ層５２９の表面を覆うように、ｎ型不純物を含む第２のＳＯＧを塗布し、第２のＳＯＧ層５２７を形成する。その後、２度目の高温加熱を行い、第２のＳＯＧ層５２７のｎ型不純物を半導体基板５１２中に拡散する。この処理により、半導体基板５１２には、トレンチ溝５１４の溝壁に沿ったｎ型半導体領域５２８が形成される。このとき、１度目に拡散されたｐ型半導体領域５２４は、トレンチ溝５１４の溝壁からさらに離れた領域まで拡散する。ｐ型半導体領域５２４が離れた領域まで移動することで、ｎ型半導体領域５２８は比較的広く形成される。また、本変形例の方法でｎ型半導体領域５２８を形成すると、上記の第２実施例で形成したｎ型コラム４２８よりも低濃度のｎ型半導体領域５２８が得られる。
本変形例では、第２実施例で示したベース領域のコラム形成法を応用した半導体領域形成の応用例を示す。図２１〜２４は、本変形例の方法に係る過程を示す説明図である。
先ず、図２１に示す、半導体基板５１２を用意する。半導体基板５１２は、低濃度のｎ型不純物を含む半導体基板である。その半導体基板５１２の表面を、図２１に示すように、ドライエッチング処理を行い、所望の幅で所望の深さのトレンチ溝５１４を形成する。次にトレンチ溝５１４の溝壁に沿って、ｐ型不純物を含む第１のＳＯＧを塗布する。その後、第１のＳＯＧを低温加熱して第１のＳＯＧ層５２９を形成する（図２１参照）。次いで、図２２に示すように、半導体基板５１２を高温加熱し、第１のＳＯＧ層５２９中に含まれるｐ型不純物を熱拡散する。これにより、半導体基板５１２にｐ型半導体領域５２４が形成される。次に、図２３に示すように、トレンチ溝５１４の溝壁に形成された第１のＳＯＧ層５２９の表面を覆うように、ｎ型不純物を含む第２のＳＯＧを塗布し、第２のＳＯＧ層５２７を形成する。その後、２度目の高温加熱を行い、第２のＳＯＧ層５２７のｎ型不純物を半導体基板５１２中に拡散する。この処理により、半導体基板５１２には、トレンチ溝５１４の溝壁に沿ったｎ型半導体領域５２８が形成される。このとき、１度目に拡散されたｐ型半導体領域５２４は、トレンチ溝５１４の溝壁からさらに離れた領域まで拡散する。ｐ型半導体領域５２４が離れた領域まで移動することで、ｎ型半導体領域５２８は比較的広く形成される。また、本変形例の方法でｎ型半導体領域５２８を形成すると、上記の第２実施例で形成したｎ型コラム４２８よりも低濃度のｎ型半導体領域５２８が得られる。
本方法によれば、半導体基板５１２には、上記変形例３と同様に、ＳＯＧ層５２６が形成されたトレンチ溝５１４が残されている。このトレンチ溝内５１４には、他の半導体領域や導体領域を形成することができる。トレンチ溝５１４にはあるＳＯＧ層５２６が形成されている。新たに形成された半導体領域や導体領域とｐ型半導体領域５２４の間に絶縁層を介すことができる。
＜第３実施例＞
本実施例は、本発明の製造方法によって製造される半導体装置６１０の一例を示す。半導体装置６１０は、縦型のＩＧＢＴである。半導体装置６１０の構造を示す斜視図を図１７に示す。半導体装置６１０は、半導体領域６１２の表面に埋め込まれたゲート電極６４と、半導体基板６１２の裏面の全面を覆うコレクタ電極６４０を有する。ゲート電極６５４と半導体基板６１２の間には、ゲート絶縁膜６５２が形成されている。
ゲート電極６５２は、ｎ＋ソース領域６５０とｐ−型ベース領域６４６を貫通しており、ベース領域６２０と接するように半導体基板６１２に埋め込まれている。ゲート電極６５４は、ゲート絶縁膜６５２を介して半導体基板６１２の上部領域にあるｎ＋型ソース領域６５０と、ｐ−型ベース領域６４６と、ベース領域６２０に対向している。
半導体基板６１２は、コレクタ電極６４０側から、ｐ型コレクタ領域６４２、ｎ型バッファ領域６４４、ベース領域６２０、ｐ−型ベース領域６４６、の順で積層されている。ｐ−型ベース領域６４６の表面にはｐ＋型エミッタ領域６４８とｎ＋型ソース領域６５０が形成されている。ｎ＋型ソース領域６５０は、断続的に形成されている。そしてこの上部に、図示しないエミッタ電極が設けられている。
本実施例は、本発明の製造方法によって製造される半導体装置６１０の一例を示す。半導体装置６１０は、縦型のＩＧＢＴである。半導体装置６１０の構造を示す斜視図を図１７に示す。半導体装置６１０は、半導体領域６１２の表面に埋め込まれたゲート電極６４と、半導体基板６１２の裏面の全面を覆うコレクタ電極６４０を有する。ゲート電極６５４と半導体基板６１２の間には、ゲート絶縁膜６５２が形成されている。
ゲート電極６５２は、ｎ＋ソース領域６５０とｐ−型ベース領域６４６を貫通しており、ベース領域６２０と接するように半導体基板６１２に埋め込まれている。ゲート電極６５４は、ゲート絶縁膜６５２を介して半導体基板６１２の上部領域にあるｎ＋型ソース領域６５０と、ｐ−型ベース領域６４６と、ベース領域６２０に対向している。
半導体基板６１２は、コレクタ電極６４０側から、ｐ型コレクタ領域６４２、ｎ型バッファ領域６４４、ベース領域６２０、ｐ−型ベース領域６４６、の順で積層されている。ｐ−型ベース領域６４６の表面にはｐ＋型エミッタ領域６４８とｎ＋型ソース領域６５０が形成されている。ｎ＋型ソース領域６５０は、断続的に形成されている。そしてこの上部に、図示しないエミッタ電極が設けられている。
ベース領域６２０には、ｐ−型ベース領域６４６からｎ型バッファ領域６４４まで、プレート状のｎ型コラム６２８とプレート状のｐ型コラム６２４が交互に積み重ねられたコラム群６３０と、ＳＯＧ領域６２６と、半導体基板に由来するｎ−型半導体領域６２２を備えている。ＳＯＧ領域６２６は、ｐ型不純物を主に含むＳＯＧからなる第１のＳＯＧ領域６２９と、ｎ型不純物を主に含む第２のＳＯＧ領域６２７を交互に積層した積層構造を有している。ＳＯＧ領域６２６の第１のＳＯＧ領域６２７と、コラム群６３０のｎ型コラム６２８は略同一平面の層上に形成されている。また、ＳＯＧ領域の第２のＳＯＧ領域６２９と、コラム群６３０のｐ型コラム６２４は略同一平面上に形成されている。
ｎ型コラム６２８とｐ型コラム６２４の境界はｐｎ接合界面である。本半導体装置６１０には、ベース領域６２０に半導体装置６１０の表面と平行方向に伸びる空乏層が、複数層形成される。縦型のＩＧＢＴである半導体装置１０のベース領域６２０において、基板表面と平行な領域に空乏層が形成されるとＯＦＦ時の耐圧性能が向上する。それに加え、ベース領域６２０には、ＳＯＧ領域６２６が形成されている。ＳＯＧ領域６２６とコラム群６３０の空乏層の効果で、半導体装置６１０の耐圧性能は極めてよい。
また、半導体装置６１０のベース領域６２０において、ＯＮ時のベース電流は横方向に流れる。ｐ型コラム６２４とｎ型コラム６２８が横方向に延びるプレート形状で形成されると、ＯＮ抵抗が低下する。本実施例の構造を有した半導体装置６１０は、ＯＦＦ時の耐圧性能とＯＮ時の低抵抗化が実現される。また、他の実施例と同様、ＳＯＧ領域６２６は不純物を含むＳＯＧから形成されており、半導体領域とＳＯＧ領域６２６の境界にリーク電流が流れる。これにより、ＯＮ時の抵抗特性もきわめて優れる。
また、半導体装置６１０のベース領域６２０において、ＯＮ時のベース電流は横方向に流れる。ｐ型コラム６２４とｎ型コラム６２８が横方向に延びるプレート形状で形成されると、ＯＮ抵抗が低下する。本実施例の構造を有した半導体装置６１０は、ＯＦＦ時の耐圧性能とＯＮ時の低抵抗化が実現される。また、他の実施例と同様、ＳＯＧ領域６２６は不純物を含むＳＯＧから形成されており、半導体領域とＳＯＧ領域６２６の境界にリーク電流が流れる。これにより、ＯＮ時の抵抗特性もきわめて優れる。
本半導体装置６１０の製造方法について説明する。
図２６のフローチャートと図２７、２８の説明図を参照して説明する。本半導体装置６１０の製造方法において、ベース領域６２０を形成する過程以外については、上記第１実施例に係る製造方法と同様でよいので重複する説明は省略する。
図２６のフローチャートと図２７、２８の説明図を参照して説明する。本半導体装置６１０の製造方法において、ベース領域６２０を形成する過程以外については、上記第１実施例に係る製造方法と同様でよいので重複する説明は省略する。
先ず、低濃度のｎ型不純物を含む半導体基６１２を用意する（図２６のＳ４１）。次いで、図２に示すように、半導体基板６１２に複数のトレンチ溝６１４を等間隔に形成する（図２６のＳ４２）。トレンチ溝６１４は、半導体基板６１２の所定の位置をドライエッチングして形成する。
次に、ｐ型不純物を含むＳＯＧをトレンチ溝６１４の底面に塗布する（図２６のＳ４３）。その後、低温（例えば６００度）で加熱して、ＳＯＧを固化し第２のＳＯＧ領域６２９を形成する（図２６のＳ４４）。ついで、ｎ型不純物を含むＳＯＧをトレンチ溝６１４の底部に充填する（図２６のＳ４５）。その後低温で加熱してＳＯＧを固化して第１のＳＯＧ領域６２７を形成する（図２６のＳ４６）。半導体基板６１２に形成するコラム群６３０のｐ型コラム６２４とｎ型コラム６２８の積層数だけ、第１のＳＯＧ領域６２７と第２のＳＯＧ領域６２９の形成を繰り返す（図２６のＳ４５〜Ｓ４８）。そして、図２７に示すように、トレンチ溝６１４内に、第１のＳＯＧ領域６２７と第２のＳＯＧ領域６２９が交互に積層したＳＯＧ領域６２６が形成される。
次いで、半導体基板を高温加熱し、ＳＯＧ領域６２６中に含まれるｐ型不純物とｎ型不純物を一気に拡散する。トレンチ溝６１４の周囲の領域は、第１のＳＯＧ領域６２７からｎ型不純物が拡散したプレート状のｎ型コラム６２８と、第２のＳＯＧ領域６２９からｐ型不純物が拡散したプレート状のｐ型コラム６２４が交互に積層した状態で分離して定着する。図２８に示すように、半導体基板６１２中には、トレンチ溝６１４の溝壁から交互に伸びたｐ型コラム６２４とｎ型コラム６２８が形成される。トレンチ溝６１４の底壁に沿って形成された第２のＳＯＧ領域６２９からは、ｐ型不純物が溝底から下方の領域にも拡散する。トレンチ溝６１４の底壁に沿うようにｐ型半導体領域６３４が形成される。（図２６のＳ５０）。
次に、ｐ型不純物を含むＳＯＧをトレンチ溝６１４の底面に塗布する（図２６のＳ４３）。その後、低温（例えば６００度）で加熱して、ＳＯＧを固化し第２のＳＯＧ領域６２９を形成する（図２６のＳ４４）。ついで、ｎ型不純物を含むＳＯＧをトレンチ溝６１４の底部に充填する（図２６のＳ４５）。その後低温で加熱してＳＯＧを固化して第１のＳＯＧ領域６２７を形成する（図２６のＳ４６）。半導体基板６１２に形成するコラム群６３０のｐ型コラム６２４とｎ型コラム６２８の積層数だけ、第１のＳＯＧ領域６２７と第２のＳＯＧ領域６２９の形成を繰り返す（図２６のＳ４５〜Ｓ４８）。そして、図２７に示すように、トレンチ溝６１４内に、第１のＳＯＧ領域６２７と第２のＳＯＧ領域６２９が交互に積層したＳＯＧ領域６２６が形成される。
次いで、半導体基板を高温加熱し、ＳＯＧ領域６２６中に含まれるｐ型不純物とｎ型不純物を一気に拡散する。トレンチ溝６１４の周囲の領域は、第１のＳＯＧ領域６２７からｎ型不純物が拡散したプレート状のｎ型コラム６２８と、第２のＳＯＧ領域６２９からｐ型不純物が拡散したプレート状のｐ型コラム６２４が交互に積層した状態で分離して定着する。図２８に示すように、半導体基板６１２中には、トレンチ溝６１４の溝壁から交互に伸びたｐ型コラム６２４とｎ型コラム６２８が形成される。トレンチ溝６１４の底壁に沿って形成された第２のＳＯＧ領域６２９からは、ｐ型不純物が溝底から下方の領域にも拡散する。トレンチ溝６１４の底壁に沿うようにｐ型半導体領域６３４が形成される。（図２６のＳ５０）。
次に、半導体基板６１２の下面側の全面にｎ型不純物をイオン注入する。イオン注入は、熱拡散処理後にｎ型バッファ領域６４４が形成される深さに目標を定めて行う。そして、イオン注入部分を熱拡散処理し、ｎ型バッファ領域６４４を形成する（図２のＳ５１）。
ｎ型バッファ領域６４４の形成により、ｐ型半導体領域６３４においてトレンチ溝６１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域６３４も、トレンチ溝６１４の側壁に沿って形成された領域のみが残る。この残された領域も、ｐ型コラム６２４となる。ｎ型バッファ領域６４４の形成により、ｐ型コラム６２４とｎ型コラム６２８からなるコラム群６３０とＳＯＧ領域６２６を有するベース領域６２０が完成する。
次に、半導体基板６１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域６４２を形成する。これにより、半導体基板６１２において、ｐ−型ベース領域６４６よりも下方の半導体領域が完成する（図２６のＳ５２）。
ｎ型バッファ領域６４４の形成により、ｐ型半導体領域６３４においてトレンチ溝６１４の溝底よりも下方に形成された部分のｐ型不純物がｎ型不純物によって打ち消される。これにより、ｐ型半導体領域６３４も、トレンチ溝６１４の側壁に沿って形成された領域のみが残る。この残された領域も、ｐ型コラム６２４となる。ｎ型バッファ領域６４４の形成により、ｐ型コラム６２４とｎ型コラム６２８からなるコラム群６３０とＳＯＧ領域６２６を有するベース領域６２０が完成する。
次に、半導体基板６１２の下面側の全面に高濃度のｐ型不純物をイオン注入する。そしてイオン注入部分を熱拡散処理し、ｐ＋型コレクト領域６４２を形成する。これにより、半導体基板６１２において、ｐ−型ベース領域６４６よりも下方の半導体領域が完成する（図２６のＳ５２）。
以降の工程については、図２５の半導体装置６１０の構造図を参照して説明する。
上記の手法で形成されたベース領域６２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図２６のＳ５３）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のp型不純物は、ベース領域６２０のＳＯＧ領域６２６とｎ型半導体領域６２２が接する面に対して直交するように注入される（図２６のＳ５４）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに断続するようにイオン注入される（図２６のＳ５５）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域６４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域６５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域６４８とｎ＋ソース領域６５０が形成されない領域がｐ−型ベース領域６４６となる（図２６のＳ５６）。
上記の手法で形成されたベース領域６２０の上面に低濃度のｐ型不純物を含むｐ―型結晶をエピタキシャル成長する（図２６のＳ５３）。必要な厚みまで成長させた後、形成したｐ−型結晶の上面の一部に高濃度のｐ型不純物をイオン注入する。高濃度のp型不純物は、ベース領域６２０のＳＯＧ領域６２６とｎ型半導体領域６２２が接する面に対して直交するように注入される（図２６のＳ５４）。ついで、前記のｐ−型結晶の上面であり、高濃度のｐ型不純物を注入した部分と略平行する部分に、高濃度のｎ型不純物をイオン注入する。高濃度のｎ型不純物は、熱拡散処理をしたときに断続するようにイオン注入される（図２６のＳ５５）。次にｐ−型結晶の上面から熱拡散処理を行う。この熱拡散処理により、高濃度のｐ型不純物をイオン注入した場所の周囲には高濃度のｐ型不純物を含むｐ＋型エミッタ領域６４８が形成され、高濃度のｎ型不純物を注入した領域の周囲には高濃度のｎ型不純物を含むｎ＋ソース領域６５０が形成される。また、ｐ−型結晶で、ｐ＋型エミッタ領域６４８とｎ＋ソース領域６５０が形成されない領域がｐ−型ベース領域６４６となる（図２６のＳ５６）。
次に図２５に示すゲート電極６５４とゲート絶縁膜６５２を形成する。ｎ＋ソース領域６５０とｐ−型ベース領域６４６を貫通し、ベース領域６２０の上部に食い込む深さまで、ゲート電極用のトレンチ溝を形成する（図２６のＳ５７）。トレンチ溝の壁面に沿ってゲート絶縁膜６５２を形成する（図２６のＳ５８）。次に、電極材料をトレンチ溝内に積層して、ゲート電極６５４を形成する（図２６のＳ５９）。次に、ゲート電極６５４に対向する裏面側であり、ｐ型コレクタ領域６４２の下部にコレクタ電極６４０を形成する。コレクタ電極６４０は、コレクタ領域６４２の下面の表面をすべて覆うように形成する（図２のＳ３７）。上記の製造方法により、半導体装置６１０を製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性をもつものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性をもつものである。
１０、４１０、６１０：半導体装置
１２、４１２、６１２：半導体基板
１４、４１４、６１４：トレンチ溝
２０、４２０、６２０：ベース領域
２２、２８、４２８、６２８：ｎ型コラム
２４、４２４、６２４：ｐ型コラム
２５、４２５：ｐｎ接合界面
２６、４２６、６２６：ＳＯＧ領域
１２６：ｎ型半導体領域
２２６：空洞部
４２７、６２７：第１ＳＯＧ領域
４２９、６２９：第２ＳＯＧ領域
６３０：コラム群
４０、４４０、６４０：コレクタ電極
４２、４４２、６４０：ｐ型コレクタ領域
４４、４４４、６４４：ｎ型バッファ領域
４６、４４６、６４６：ｐ−型ベース領域
４８、４４８、６４８：ｐ＋型エミッタ領域
５０、５４０、６５０：ｎ＋型ソース領域
５２、５５２、６５２：ゲート絶縁膜
５４、４５４、６５４：ゲート電極
１２、４１２、６１２：半導体基板
１４、４１４、６１４：トレンチ溝
２０、４２０、６２０：ベース領域
２２、２８、４２８、６２８：ｎ型コラム
２４、４２４、６２４：ｐ型コラム
２５、４２５：ｐｎ接合界面
２６、４２６、６２６：ＳＯＧ領域
１２６：ｎ型半導体領域
２２６：空洞部
４２７、６２７：第１ＳＯＧ領域
４２９、６２９：第２ＳＯＧ領域
６３０：コラム群
４０、４４０、６４０：コレクタ電極
４２、４４２、６４０：ｐ型コレクタ領域
４４、４４４、６４４：ｎ型バッファ領域
４６、４４６、６４６：ｐ−型ベース領域
４８、４４８、６４８：ｐ＋型エミッタ領域
５０、５４０、６５０：ｎ＋型ソース領域
５２、５５２、６５２：ゲート絶縁膜
５４、４５４、６５４：ゲート電極
Claims (9)
- 第１導電型不純物を含む半導体基板の表面にトレンチ溝を形成する工程と、
トレンチ溝の壁面に第２導電型不純物を含むＳＯＧを付着する工程と、
ＳＯＧが付着している半導体基板を熱処理する工程と、
を備える半導体装置の製造方法。 - 半導体基板の表面にトレンチ溝を形成する工程と、
トレンチ溝の壁面に第１導電型不純物と第２導電型不純物を含むＳＯＧを付着する工程と、
ＳＯＧが付着している半導体基板を熱処理する工程と、
を備える半導体装置の製造方法。 - 半導体基板の表面にトレンチ溝を形成する工程と、
トレンチ溝の壁面に第１導電型不純物を含む第１のＳＯＧ層を付着する工程と、
第１のＳＯＧ層の内側壁面に第２導電型不純物を含む第２のＳＯＧを付着する工程と、
第１のＳＯＧ層と第２のＳＯＧが付着している半導体基板を熱処理する工程と、
を備える半導体装置の製造方法。 - 半導体基板の表面にトレンチ溝を形成する工程と、
トレンチ溝の壁面に第１導電型不純物を含む第１のＳＯＧ層を付着する工程と、
第１のＳＯＧ層が付着した半導体基板を熱処理する工程と、
第１のＳＯＧ層の内側壁面に第２導電型不純物を含む第２のＳＯＧを付着する工程と、
第２のＳＯＧが付着した半導体基板を熱処理する工程と、
を備える半導体装置の製造方法。 - 半導体基板の表面にトレンチ溝を形成する工程と、
トレンチ溝の溝内に、第１導電型不純物を含む第１のＳＯＧ層と第２導電型不純物を含む第２のＳＯＧ層の互層が繰り返されている積層構造を充填する工程と、
ＳＯＧが充填された半導体基板を熱処理する工程と、
を備える半導体装置の製造方法。 - 請求項１〜５の製造方法において、さらに、
熱処理した半導体基板からＳＯＧを除去する工程と、
ＳＯＧを除去したトレンチ溝内に、ＳＯＧと異なる材料を埋める工程を備える半導体装置の製造方法。 - 請求項１〜５の製造方法において、さらに、
熱処理した半導体基板からＳＯＧを除去する工程と、
ＳＯＧを除去した半導体基板の表面に新たな半導体領域を形成してトレンチ溝の開口を塞ぐ工程を備える半導体装置の製造方法。 - 半導体領域の内部に絶縁領域を備える半導体装置であり、
前記絶縁領域は、第１導電型及び／又は第２導電型の不純物を含むＳＯＧで構成されていることを特徴とする半導体装置。 - ｎ型半導体領域とｐ型半導体領域と絶縁領域とｐ型半導体領域とｎ型半導体領域を単位とする層構造が繰り返されている半導体装置であり、
前記絶縁領域は、第１導電型及び／又は第２導電型の不純物を含むことを特徴とする半導体装置。
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|---|---|---|---|
| JP2006056568A JP2007234972A (ja) | 2006-03-02 | 2006-03-02 | 半導体装置とその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP (1) | JP2007234972A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110416299A (zh) * | 2018-04-28 | 2019-11-05 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN110416300A (zh) * | 2018-04-28 | 2019-11-05 | 深圳尚阳通科技有限公司 | N型超结mosfet及其制造方法 |
-
2006
- 2006-03-02 JP JP2006056568A patent/JP2007234972A/ja active Pending
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