JP2008171891A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 ゲート電極間の間隔を一様に保ちながら、半導体装置内の温度分布の不均一性を抑制する。
【解決手段】 第１導電型の第１半導体領域４と、第１半導体領域４の表面に接している第２導電型の第２半導体領域１２と、第２半導体領域１２によって第１半導体領域４から分離されている第１導電型の第３半導体領域２０と、第１半導体領域４と第３半導体領域を分離している第２半導体領域１２に絶縁膜１８を介して対向している複数個のゲート電極８を有している。ゲート電極８にオン電圧を印加したときの第１電極２と第２電極１４の間の抵抗を、半導体装置１０を平面視したときの中心部分Ａ１で大きく、周囲部分Ａ２で小さくする。
【選択図】 図１

Description

本発明は半導体装置に関する。特に複数個の半導体単位構造が作り込まれている半導体装置の動作時に発生する半導体装置内の温度分布の不均一性を抑制する技術に関する。本発明は上記の半導体装置の製造方法にも関する。
半導体装置を動作させると半導体装置が発熱する。特に、複数個の半導体単位構造が作り込まれている半導体装置では、半導体装置を平面視したときの中心部分の温度が、周囲部分の温度よりも高温になりやすい。中心部分は、周囲部分よりも放熱性が劣るためである。本明細書の以下の説明では、半導体装置または半導体基板を平面視したときに中央に位置するために放熱性が劣っている範囲を中心部分と称し、中心部分の周囲にあって放熱性が優れている範囲を周囲部分と称する。
半導体構造が高温に晒されると、半導体構造が破壊してしまう虞がある。あるいは半導体装置の動作が不安定となる虞がある。大電流が流れる半導体装置は、発熱量が大きいために、高温に晒される可能性が高い。そこで、半導体装置に冷却装置を設置している。半導体装置が中心部分で高温になりやすいと、高温になりやすい中心部分を冷却する能力を持つ冷却装置を必要とする。
半導体装置内の温度分布の不均一性が抑制されると、冷却装置に必要とされる冷却能力を低減することができる。半導体装置内の温度分布の不均一性を抑制することによって、小さな冷却装置で使用することができる半導体装置の開発が必要である。
特許文献１に、半導体装置の中心部分の温度と周囲部分の温度との差を抑制する技術が開示されている。特許文献１は、ＩＧＢＴとＭＯＳの技術を開示している。特許文献１のＩＧＢＴは、第１導電型の第１半導体領域（ドリフト層）と、第１半導体領域の表面に形成されている第２導電型の第２半導体領域（ベース層）と、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域（エミッタ領域）と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向している複数個のゲート電極と、第１半導体領域の裏面側にバッファ層とコレクタ層を介して形成されている第１電極（コレクタ電極）と、第３半導体領域に接している第２電極（エミッタ電極）を有している。特許文献１のＭＯＳは、第１導電型の第１半導体領域（ドリフト層）と、第１半導体領域の表面に形成されている第２導電型の第２半導体領域（ベース層）と、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域（ソース領域）と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向している複数個のゲート電極と、第１半導体領域の裏面側に不純物高濃度層を介して形成されている第１電極（ドレイン電極）と、第３半導体領域に接している第２電極（ソース電極）を有している。
特許文献１の技術では、中心部分では隣接するゲート電極間の間隔を広くし、周囲部分で狭くしている。すなわち、放熱性が劣る中心部分では半導体単位構造の集積密度を低下させることによって、単位面積当たりの発熱量を低減させている。特許文献１の技術では、放熱性が劣る中心部分では単位面積当たりの発熱量を低減させ、放熱性が優れる周囲部分では単位面積当たりの発熱量を増大させることによって、半導体装置内の温度分布の不均一性を抑制している。
特開２００４−３６３３２７号公報
特許文献１の半導体装置の場合、中心部分でのゲート電極間の間隔が、周囲部分での間隔と異なってしまう。ゲート電極間の間隔が半導体装置内の場所によって変化してしまうと、ゲート電極を外部端子に接続する工程が煩雑になってしまい、半導体装置の生産性が損なわれる虞がある。
本発明では、ゲート電極間の間隔を一様に保ちながら、半導体装置内の温度分布の不均一性を抑制することができる半導体装置を実現する。
本発明では、ゲート電極間の間隔を一様に保ちながら中心部分での単位面積当たりの発熱量を低減させるために、一対の主電極間の抵抗を半導体装置内の場所によって変化させる。中心部分では抵抗を高く設定することによって通電電流を制限して発熱量を抑制する。周囲部分では抵抗を低く設定することによって大電流が通電するようにする。大電流が通電する周囲部分では発熱量が大きくなるが、放熱能力が高いために温度が過度に上昇することがない。
本発明の半導体装置は、第１導電型の第１半導体領域と、第１半導体領域の表面に接している第２導電型の第２半導体領域と、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向している複数個のゲート電極を備えている。第１半導体領域の裏面側には第１電極が形成されている。半導体装置の種類によっては、第１半導体領域と第１電極の間に他の半導体層が介在することもある。第３半導体領域の表面には第２電極が接している。
この半導体装置は、ゲート電極にオン電圧を印加したときに、第１半導体領域と第３半導体領域を分離しているとともに絶縁膜を介してゲート電極に対向している範囲の第２半導体領域が反転し、第１半導体領域と第３半導体領域が導通する。すなわち、第１電極と第２電極の間が、第１半導体領域と第２半導体領域に形成される反転層と第３半導体領域を介して導通する。
本発明の半導体装置では、抵抗分布が積極的に形成されている。すなわち、第１電極と第２電極の間の抵抗が、半導体装置を平面視したときの中心部分で大きく、周囲部分で小さいという関係に設定されている抵抗分布が積極的に形成されている。
上記の半導体装置では、第１電極と第２電極の間に、中心部分でも周囲部分でも同一の電圧が印加される。同一の電圧が印加されると、単位面積当たりの発熱量は、第１電極と第２電極の間の単位面積当たりの抵抗に反比例する。抵抗が大きければ通電電流が制限され、発熱量が抑制される。
上記の半導体装置では、中心部分での単位面積当たりの発熱量を周囲部分での単位面積当たりの発熱量よりも低く抑えることができる。放熱しづらい中心部分における発熱量が抑制されるために、中心部分が局所的に過熱されることが抑制され、半導体装置内の温度分布を均一化することができる。半導体装置に設置する冷却装置に必要な冷却能力を低減することができる。
抵抗分布を積極的に形成するために種々の構造をとり得るが、一つの構造では、中心部分での第２半導体領域の不純物濃度を、周囲部分での第２半導体領域の不純物濃度よりも濃くする。
上記の半導体装置によると、周囲部分では第２半導体領域に充分な反転層が成長するのに対し、中心部分では第２半導体領域に不充分な反転層しか成長しない状態を得ることができる。これによって、中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制される状態を得ることができる。半導体装置内の温度分布が均一化された半導体装置を実現することができる。
中心部分で絶縁膜を介してゲート電極に対向している第２半導体領域の面積が、周囲部分で絶縁膜を介してゲート電極に対向している第２半導体領域の面積よりも大きい構造を採用することもできる。
上記の半導体装置によると、周囲部分では第２半導体領域に形成される反転層（チャネル領域ということもある）の長さが短いのに対し、中心部分では第２半導体領域に形成されるチャネル領域の長さが長くなる。チャネル領域の抵抗は、チャネル領域が長いほど大きい。上記の半導体装置によると、中心部分では抵抗が高く、周囲部分では抵抗が低くなる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制された状態を得ることができる。半導体装置内の温度分布が均一化された半導体装置を実現することができる。
中心部分での第３半導体領域の不純物濃度が、周囲部分での第３半導体領域の不純物濃度よりも薄い構造を採用することもできる。
中心部分での第３半導体領域の不純物濃度が低ければ、中心部分での第３半導体領域の抵抗が高くなる。上記の半導体装置によっても、中心部分では抵抗が高く、周囲部分では抵抗が低くなる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制された状態を得ることができる。半導体装置内の温度分布が均一化された半導体装置を実現することができる。
中心部分で第２半導体領域に接している第３半導体領域の面積が、周囲部分で第２半導体領域に接している第３半導体領域の面積よりも小さいという構造を採用することもできる。
中心部分で第２半導体領域に接している第３半導体領域の面積が小さければ、中心部分での第３半導体領域と第２半導体領域の接触界面における抵抗が高くなる。上記の半導体装置によっても、中心部分では抵抗が高く、周囲部分では抵抗が低くなる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制された状態を得ることができる。半導体装置内の温度分布が均一化された半導体装置を実現することができる。
中心部分に形成されている絶縁膜の厚みが、周囲部分に形成されている絶縁膜の厚みよりも厚いという構造を採用することもできる。
上記の半導体装置によると、各々のゲート電極に同じ大きさのゲート電圧を印加したときに、絶縁膜が薄い周囲部分では第２半導体領域に充分な反転層が成長するのに対し、絶縁膜が厚い中心部分では第２半導体領域に不充分な反転層しか成長しない状態を得ることができる。これによって、中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制される状態を得ることができる。半導体装置内の温度分布が均一化された半導体装置を実現することができる。
隣接するゲート電極間の間隔が、中心部分と周囲部分で等しいことが好ましい。
上記の半導体装置によると、半導体装置の製造を容易にすることができる。実質的に同じ構造の半導体単位構造が等間隔で形成されるため、半導体装置の製造のみならず、半導体装置と外部端子等の接続等も容易にすることができる。上記の半導体装置では、中心部分での発熱量が周囲部分での発熱よりも小さいため、隣接するゲート電極間の間隔が一様であっても、半導体装置内の温度分布の不均一性を抑制することができる。
本発明では、半導体装置の製造方法をも提供することができる。
その製造方法は、第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有している。本製造方法では、第２半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第２半導体領域の不純物濃度を、周囲部分に形成する第２半導体領域の不純物濃度よりも濃くする。
上記の製造方法によると、周囲部分では第２半導体領域に充分な反転層が成長するのに対し、中心部分では第２半導体領域に不充分な反転層しか成長しない半導体装置を製造することができる。中心部分では通電電流が抑制されて単位面積あたりの発熱量が抑制され、半導体装置内の温度分布が均一化された半導体装置を製造することができる。
本発明では、半導体装置の他の製造方法をも提供することができる。
その製造方法は、第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有している。本製造方法では、第２半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第２半導体領域の深さを、周囲部分に形成する第２半導体領域よりも第１半導体領域側に突出させる。
上記の製造方法によると、周囲部分では第２半導体領域に形成される反転層の長さが短いのに対し、中心部分では第２半導体領域に形成される反転層の長さが長い半導体装置を製造することができる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制され、半導体装置内の温度分布が均一化された半導体装置を製造することができる。
本発明では、半導体装置の他の製造方法をも提供することができる。
その製造方法は、第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有している。本製造方法では、第３半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第３半導体領域の不純物濃度を、周囲部分に形成する第３半導体領域の不純物濃度よりも薄くする。
上記の製造方法によると、中心部分での第３半導体領域の抵抗が高い半導体装置を製造することができる。すなわち、中心部分では抵抗が高く、周囲部分では抵抗が低い半導体装置を製造することができる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制され、半導体装置内の温度分布が均一化された半導体装置を製造することができる。
本発明では、半導体装置の他の製造方法をも提供することができる。
その製造方法は、第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有している。本製造方法では、第３半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第３半導体領域の面積を、周囲部分に形成する第３半導体領域の面積よりも小さくする。
上記の製造方法によると、中心部分での第３半導体領域と第２半導体領域の接触界面における抵抗が高い半導体装置を製造することができる。すなわち、中心部分では抵抗が高く、周囲部分では抵抗が低い半導体装置を製造することができる、中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制され、半導体装置内の温度分布が均一化された半導体装置を製造することができる。
本発明では、半導体装置の他の製造方法をも提供することができる。
その製造方法は、第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有している。本製造方法では、第１半導体領域を平面視したときの中心部分に形成する絶縁膜の厚さを、周囲部分に形成する絶縁膜の厚さよりも厚くする。
上記の製造方法によると、各々のゲート電極に同じ大きさのゲート電圧を印加したときに、絶縁膜が薄い周囲部分では第２半導体領域に充分な反転層が成長するのに対し、絶縁膜が厚い中心部分では第２半導体領域に不充分な反転層しか成長しない半導体装置を製造することができる。中心部分では通電電流が抑制されて単位面積当たりの発熱量が抑制され、半導体装置内の温度分布が均一化された半導体装置を製造することができる。
本発明によると、半導体装置を動作させたときに中心部分の単位面積当たりに発生する発熱量を、周囲部分の単位面積当たりに発生する発熱量よりも低く抑えることができる。半導体装置内の温度分布が均一化された半導体装置を製造することができる。その結果、半導体装置を冷却する装置に必要とされる冷却能力を小さく抑えることができる。
本発明の特徴を列記する。
（第１形態） ＭＯＳであり、ｎ型の第１半導体領域（ドリフト領域）の表面に、ｐ型の第２半導体領域(ボディ領域)が形成されている。第２半導体領域の表面に、ｎ＋型の複数の第３半導体領域（ソース領域）が形成されている。第３半導体領域と第２半導体領域を貫通して第１半導体領域に至るトレンチ電極が形成されている。第１半導体領域の裏面に、ｎ＋型の第４半導体領域（ドレイン領域）が形成されている。第４半導体領域の裏面に第１電極(ドレイン電極)が形成されている。第３半導体領域の表面に第２電極（ソース電極）が形成されている。
（第２形態） ＩＧＢＴであり、ｎ型の第１半導体領域（ドリフト領域）の表面に、ｐ型の第２半導体領域（ボディ領域）が形成されている。第２半導体領域の表面に、ｎ＋型の複数の第３半導体領域（エミッタ領域）が形成されている。第３半導体領域と第２半導体領域を貫通して第１半導体領域に至るトレンチ電極が形成されている。第１半導体領域の裏面に、ｎ＋型の第４半導体領域（バッファ領域）が形成されている。第４半導体領域の裏面に、ｐ型の第５半導体領域（コレクタ領域）が形成されている。第５半導体領域の裏面に第１電極(コレクタ電極)が形成されている。第３半導体領域の表面に第２電極(エミッタ電極)が形成されている。
図面を参照して以下に実施例を詳細に説明する。
（実施例１）
図１に、本実施例の半導体装置１０の断面図を模式的に示す。なお、図１では、図面の明瞭化のために、一部の構成についてはハッチングを省略している。半導体装置１０は、複数の半導体単位構造を有しており、半導体装置１０を平面視したときに半導体装置１０の中心に位置する範囲を中心部分Ａ１といい、半導体装置１０を平面視したときに半導体装置１０の周囲に位置する範囲を周囲部分Ａ２という。本実施例では、複数の半導体単位構造を有するＭＯＳについて説明する。
半導体装置１０の裏面に、第１電極（ドレイン電極）２が形成されている。ドレイン電極２の表面に、ｎ＋型（第１導電型）の第４半導体領域（ドレイン領域）３が形成されている。ドレイン領域３の表面に、ｎ−型の第１半導体領域（ドリフト領域）４が形成されている。ドリフト領域４の表面に、ｐ型（第２導電型）の第２半導体領域（ボディ領域）１２が形成されている。ボディ領域１２の表面に、複数個のｎ＋型の第３半導体領域（ソース領域）２０が形成されている。各々のソース領域２０は、ボディ領域１２によってドリフト領域４から分離されている。各々のソース領域２０とボディ領域１２を貫通してドリフト領域４に達する複数本のトレンチ６が形成されている。トレンチ６の内壁はゲート絶縁膜１８で被覆されている。ゲート絶縁膜１８の内部にゲート電極８が充填されている。ゲート電極８は、第１半導体領域４と第３半導体領域２０を分離している範囲の第２半導体領域１２にゲート絶縁膜１８を介して対向している。隣接するトレンチ６，６の間隔は、半導体装置１０の全域に亘って等しい。
第２半導体領域（ボディ領域）１２と第３半導体領域（ソース領域）２０の表面に、第２電極（ソース電極）１４が形成されている。ソース電極１４とゲート電極８は、絶縁膜１６で絶縁されている。
図２を参照して、半導体装置１０をさらに詳細に説明する。図２は、図１の破線Ａで囲った部分の拡大図を示している。
中心部分Ａ１に形成されている第２半導体領域１２ａは、周囲部分Ａ２に形成されている第２半導体領域１２ｂよりも、第１半導体領域４側に向けて突出して形成されている。すなわち、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きい。また、第２半導体領域１２ａの不純物濃度は、第２半導体領域１２ｂの不純物濃度よりも濃い。第２半導体領域１２ａ，１２ｂの表面側はｐ型の不純物濃度が濃く、第１半導体領域４に向かうに従い不純物濃度が薄くなっている。そのため、ソース電極１４と第２半導体領域１２ａ，１２ｂの間に良好なオーミックコンタクト特性が得られる。第２半導体領域１２ａ，１２ｂの電位を安定化させることができる。
後述するが、本実施例ではゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きく、第２半導体領域１２ａの不純物濃度は、第２半導体領域１２ｂの不純物濃度よりも濃い。しかしながら、ゲート絶縁膜１８を介してゲート電極８に対抗している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きく、第２半導体領域１２ａの不純物濃度は、第２半導体領域１２ｂの不純物濃度と等しくてもよい。また、ゲート絶縁膜１８を介してゲート電極８に対抗している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対抗している第２半導体領域１２ｂの面積と等しく、第２半導体領域１２ａの不純物濃度は、第２半導体領域１２ｂの不純物濃度よりも濃くてもよい。
半導体装置１０の動作について説明する。
図１，２に示すように、ソース電極１４に接続しているｎ＋型のソース領域２０と、ドレイン電極２に接続しているｎ型の第１半導体領域４と第４半導体領域３が、ｐ型の第２半導体領域１２よって電気的に分離されている。ゲート電極１８に電圧を印加していない状態では、ソース領域２０と第１半導体領域４の間の電子の走行が停止されるため、半導体装置１０はオフしている。ゲート電極８に電圧が印加されると、ゲート電極８に対向する範囲の第２半導体領域１２の導電型が反転し、第２半導体領域１２に電子が走行するためのチャネルが形成され、半導体装置１０はオンする。すなわち、半導体装置１０は、ノーマリーオフの動作を行う。
半導体装置１０では、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きく、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度よりも濃い。全てゲート電極８に同じ大きさの電圧が印加されても、第２半導体領域１２ａでは第２半導体領域１２ｂよりもチャネルが形成されにくい。すなわち、ゲート電極８に電圧を印加していない状態から、ゲート電極８に電圧を印加していくと、ある電圧の大きさでは、周囲部分Ａ２に電流が流れて、中心部分Ａ１には電流が流れない状態が生じる。また、中心部分Ａ１に電流が流れるようになった後も、周囲部分Ａ２の半導体単位構造に流れる電流の大きさは、中心部分Ａ１の半導体単位構造に流れる電流の大きさよりも大きい。
図３に、ゲート電極８に印加する電圧の大きさと、中心部分Ａ１と周囲部分Ａ２の各々の半導体単位構造に流れる電流の大きさの関係を示している。グラフの横軸は、ゲート電極８に印加する電圧の大きさを示しており、グラフの縦軸は、半導体単位構造に流れる電流の大きさを示している。カーブ２２は、周囲部分Ａ２の半導体単位構造に流れる電流を示しており、カーブ２４は、中心部分Ａ１の半導体単位構造に流れる電流を示している。
ゲート電極８に印加する電圧がＶＴ１の大きさに達すると、周囲部分Ａ２のゲート電極８に対向する範囲の第２半導体領域１２ｂの導電型が反転する。電子が走行するためのチャネルが形成されるため、周囲部分Ａ２の半導体単位構造に電流が流れ始める。しかしながら、この状態では中心部分Ａ１の半導体単位構造には電流が流れない。第２半導体領域１２ａの不純物の濃度が、第２半導体領域１２ｂの不純物の濃度よりも濃いため、ゲート電極８に対向する範囲の第２半導体領域１２ａの導電型が反転しないからである。すなわち、電子が走行するためのチャネルが形成されないため、中心部分Ａ１の半導体単位構造に電流が流れない。
ゲート電極８に印加する電圧がＶＴ２の大きさに達すると、中心部分Ａ１のゲート電極８に対向する範囲の第２半導体領域１２ａの導電型が反転する。電子が走行するためのチャネルが形成されるため、半導体中央域Ａ１の半導体単位構造にも電流が流れ始める。
周囲部分Ａ２と中心部分Ａ１の両者の半導体単位構造に電流が流れ始めた後に、さらにゲート電極８に印加する電圧を高くしていくと、両者の半導体単位構造に流れる電流が大きくなる。ゲート電極８に対向する範囲の第２半導体領域１２ａ，１２ｂに形成されるチャネル幅が大きくなり、電子の移動抵抗が小さくなるからである。しかしながら、ゲート電極８に印加する電圧を高くしていっても、中心部分Ａ１の半導体単位構造に流れる電流は、周囲部分Ａ２の半導体単位構造に流れる電流よりも小さい。
図４に、半導体装置１０を動作しているときの、半導体装置１０の温度を示している。グラフの横軸は、半導体装置１０における中心部分Ａ１と周囲部分Ａ２の位置を示しており、グラフの縦軸は、半導体装置１０の各々の箇所の温度を示している。また比較として、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度と等しく、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積と等しい半導体装置１０Ａ（図示省略）の温度も示している。半導体装置１０と、半導体装置１０Ａは上述した構成以外は全て同じ構成である。なお、図４では、半導体装置１０と半導体装置１０Ａに流れる電流の総量を等しくしている。すなわち、ゲート電極８に印加する電圧は、半導体装置１０の方が半導体装置１０Ａよりも大きい。カーブ２６は半導体装置１０の温度を示しており、カーブ２８は半導体装置１０Ａの温度を示している。
図４から明らかなように、半導体装置１０では、中心部分Ａ１に温度のピークがみられない。周囲部分Ａ２の端部では温度が低い部分がみられるものの、中心部分Ａ１と周囲部分Ａ２の間の温度の不均一性が抑制されている。半導体装置１０Ａでは、中心部分Ａ１に温度のピークが存在している。半導体装置１０は、中心部分Ａ１の抵抗を大きくすることによって、中心部分Ａ１の半導体単位構造の発熱を抑制し、半導体装置１０内の温度分布を均一にすることができる。
上述したが、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積と等しく、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度よりも濃くてもよい。この場合でも、全てのゲート電極８に同じ大きさの電圧が印加されても、半導体領域１２ａでは半導体領域１２ｂよりもチャネルが形成されにくい。半導体装置１０と同様に、中心部分の半導体単位構造の発熱を抑制し、半導体装置内の温度分布を均一にすることができる。
ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きく、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度と等しくてもよい。この場合は、全てのゲート電極８に同じ大きさの電圧が印加されると、ゲート電極８に対向する範囲の第２半導体領域１２ａ，１２ｂの導電型がほぼ同時に反転する。すなわち、第２半導体領域１２ａにチャネルが形成されるタイミングが、第２半導体領域１２ｂにチャネルが形成されるタイミングとほぼ等しい。しかしながら、第２半導体領域１２ａに形成されるチャネルの長さが、第２半導体領域１２ｂに形成される長さよりも長い。すなわち、電子がチャネルを走行するときの抵抗（チャネル抵抗）が、中心部分では高く、周囲部分では低くなる。
第２半導体領域１２ａの半導体単位構造を流れる電流が、第２半導体領域１２ｂの半導体単位構造に流れる電流よりも小さくなるため、半導体装置１０と同様に、中心部分の発熱を抑制し、半導体装置内の温度分布を均一にすることができる。
図５〜図８を参照して、半導体装置１０の製造方法について説明する。なお、各部の構成は、実際のサイズの縮尺を正確に表すものではない。図面の明瞭化のために、図面の縮尺を適宜変更している。
まず、図５に示しているように、ｎ型の不純物を含む半導体基板４を用意して、半導体基板４の表面にｐ型の不純物をイオン注入して、ｐ型の第２半導体領域１２を形成する。このとき、第２半導体領域１２の表面側はｐ型の不純物濃度が濃く、第１半導体領域４に向かうに従ってｐ型の不純物濃度が薄くなる。次いで、半導体基板４の裏面にｎ型の不純物をイオン注入して、ｎ＋型の第４半導体領域３形成する。第２半導体領域１２の形成と、第４半導体領域３の形成とは、どちらが先でもよい。なお、図５に示している半導体基板４は、図１に示している第１半導体領域４に等しい。図中の矢印は、不純物がイオン注入される範囲を示している。すなわち、半導体基板４の表面の全域にｐ型の不純物をイオン注入し、半導体基板４の裏面の全域にｎ型の不純物をイオン注入する。
次に、図６に示しているように、第２半導体領域１２の表面の所定部分にマスク層３０を形成し、第２半導体領域１２の露出している表面にｐ型の不純物をイオン注入する。ｐ型の不純物が濃く含まれる第２半導体領域１２ａが形成される。なお、表面にマスク層３０が形成されている部分の第２半導体領域１２にはイオンが注入されない。第２半導体領域１２ａと、表面にマスク層３０が形成されている部分の第２半導体領域１２を区別するために、後者を記号１２ｂで表す。なお、マスク層３０を形成する位置は、図１に示している周囲部分Ａ２の範囲と等しい。この段階で、図１に示しているように、ゲート絶縁膜１８を介してゲート電極８に対抗している第２半導体領域１２ａの面積を、ゲート絶縁膜１８を介してゲート電極８に対抗している第２半導体領域１２ｂの面積よりも大きくすることと、第２半導体領域１２ａの不純物濃度を、第２半導体領域１２ｂの不純物濃度よりも濃くすることができる。
次に、第２半導体領域１２ａ，１２ｂの表面の所定部分にマスク層を形成した後、図１，２に示している第３半導体領域２０を形成する。なお、このときに、第２半導体領域１２ａ，１２ｂの表面の第３半導体領域２０を形成しない領域に、ｐ型の不純物を濃く含む領域を追加して形成してもよい。その後熱処置を実施して、第２半導体領域１２ａ，１２ｂと第３半導体領域２０に注入した不純物を活性化させる。次に、図７に示しているように、第２半導体領域１２ａ，１２ｂと第３半導体領域２０の表面に開口を有するマスク層３１を形成し、表面から第３半導体領域２０と第２半導体領域１２ａ，１２ｂをエッチングして、第１半導体領域４に達するトレンチ６を形成する。エッチングにはＲＩＥ（Reactive Ion Etching）等のドライエッチングを利用することができる。
次に、図８に示すように、トレンチ６内にゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、ＣＶＤ（Chemical Vapor Deposition）の方法を利用することができる。次に、ゲート絶縁膜１８内にポリシリコン等のゲート電極８を充填する。次に、図１に示すように、絶縁膜１６を形成した後に、第２半導体領域１２とソース領域２０と絶縁膜１６の表面にソース電極１４を形成する。次いで、第１半導体領域４の裏面にドレイン電極２を形成する。上記の工程を経て、図１に示している半導体装置１０を得ることができる。
上記の製造工程では、第１半導体領域４の表面にｐ型の不純物をイオン注入して第２半導体領域１２を形成した後に、第２半導体領域１２の表面の所定領域に再度ｐ型の不純物をイオン注入して第２半導体領域１２ａ，１２ｂを形成する方法について説明した。しかしながら、第１半導体領域４の表面から第２半導体領域１２ａ，１２ｂを結晶成長させてもよい。
第２半導体領域１２ａ，１２ｂを結晶成長させる一つの方法は、第１半導体領域４の表面の全域にｐ型の半導体層を結晶成長させた後、中央部分に対応するｐ型の半導体層をエッチングする。次いで、エッチングした部分にｐ型の不純物を濃く含む半導体層を結晶成長させる。この方法では、ｐ型の半導体層のエッチングされなかった部分が第２半導体領域１２ｂとなり、エッチングした部分にｐ型の不純物を濃く含む半導体層を結晶成長させた部分が第２半導体領域１２ａとなる。この方法によると、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積と等しく、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度よりも濃い半導体装置を製造することができる。上記の方法では、第２半導体領域１２ａ，１２ｂの表面の第３半導体領域２０が形成されない領域に、ｐ型の不純物を濃く含む領域を形成することが好ましい。ソース電極１４と第２半導体領域１２ａ，１２ｂの間に良好なオーミックコンタクト特性が得られる。
第２半導体領域１２ａ，１２ｂを結晶成長させる他の方法は、第１半導体領域４の表面の中心部分Ａ１に対応する部分をエッチングする。次いで、第１半導体領域４の表面からｐ型の不純物を含む半導体層を結晶成長させる。この方法では、第１半導体領域４のエッチングしない表面に形成された半導体層が第２半導体領域１２ｂとなり、第１半導体領域のエッチングした表面に形成された半導体層が第２半導体領域１２ａとなる。この方法によると、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ａの面積が、ゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１２ｂの面積よりも大きく、第２半導体領域１２ａの不純物濃度が、第２半導体領域１２ｂの不純物濃度と等しい半導体装置を製造することができる。上記の方法でも、第２半導体領域１２ａ，１２ｂの表面の第３半導体領域２０が形成されない領域に、ｐ型の不純物を濃く含む領域を形成することが好ましい。
（実験例）
第２半導体領域１２ａの濃度が異なる３つの半導体装置１０（半導体装置１０ａ，１０ｂ，１０ｃ）を製造し、各々の中心部分Ａ１に流れる電流の大きさを測定した。半導体装置１０ａ，１０ｂ，１０ｃは、第２半導体領域１２ａの濃度以外は全て同じ構成を有している。図１３に、第２半導体領域１２ａの表面からの距離（表面からの深さ）と不純物濃度の関係を示している。グラフの横軸は第２半導体領域１２ａの表面からの距離を示しており、グラフの縦軸はｐ型の不純物の不純物濃度を示している。グラフの右側にいくほど、第２半導体領域１２ａの表面からの距離が大きいことを示している。図中のカーブ１０ａは、半導体装置１０ａの第２半導体領域１２ａの不純物濃度を示しており、カーブ１０ｂは、半導体装置１０ｂの第２半導体領域１２ａの不純物濃度を示しており、カーブ１０ｃは、半導体装置１０ｃの第２半導体領域１２ａの不純物濃度を示している。
カーブ１０ａ，１０ｂ，１０ｃから明らかなように、表面からの距離が大きくなるに従って、各々の半導体装置１０の第２半導体領域１２ａの不純物濃度が薄くなっている。すなわち、第２半導体領域１２ａの表面側は、不純物濃度が濃いことを示している。各々の半導体装置１０の第２半導体領域１２ａの表面では、不純物濃度はほぼ同じである。表面からの距離が大きくなるに従って、半導体装置１０ａ，１０ｂ，１０ｃの第２半導体領域１２ａの不純物濃度に差が生じている。半導体装置１０ａの第２半導体領域１２ａの不純物濃度が最も薄く、次いで、半導体装置１０ｂの第２半導体領域１２ａの不純物濃度が薄い。半導体装置１０ｃの第２半導体領域１２ａの不純物濃度が最も濃い。さらに表面からの距離が大きくなると、半導体装置１０ａ，１０ｂ，１０ｃの第２半導体領域１２ａの不純物濃度の差が小さくなっている。
図１４に、半導体装置１０ａ，１０ｂ，１０ｃのゲート電極８に印加する電圧と、半導体装置１０ａ，１０ｂ，１０ｃの中心部分Ａ１の半導体単位構造に流れる電流の関係を示している。グラフの横軸はゲート電極８に印加する電圧の大きさを示しており、グラフの縦軸は中心部分Ａ１の半導体単位構造に流れる電流の大きさを示している。
図１４から明らかなように、ゲート電圧を大きくしていくと、第２半導体領域１２ａの不純物濃度が最も薄い半導体装置１０ａに最も早く電流が流れ始める。次いで半導体装置１０ｂに電流が流れ始め、最後に半導体装置１０ｃに電流が流れ始める。すなわち、第２半導体領域１２ａの不純物濃度が濃いほど、中心部分Ａ１の半導体単位構造に電流が流れ始めるタイミングが遅い。半導体装置１０ａ，１０ｂ，１０ｃは、第２半導体領域１２ａの濃度以外は全て同じ構成のため、第２半導体領域１２ａの不純物濃度が高いほど、中心部分Ａ１の半導体単位構造に電流が流れ始めるタイミングを、周囲部分Ａ２の半導体単位構造に電流が流れ始めるタイミングよりも遅くすることができる。
図１５に、半導体装置１０ａ，１０ｂ，１０ｃのソース電極１４とドレイン電極２の間に印加する電圧と、半導体装置１０ａ，１０ｂ，１０ｃの中心部分Ａ１の半導体単位構造に流れる電流の関係を示している。グラフの横軸はソース電極１４とドレイン電極２の間に印加する電圧の大きさを示しており、グラフの縦軸は各々の半導体単位構造に流れる電流の大きさを示している。
図１５から明らかなように、ソース電極１４とドレイン電極２の間に印加する電圧が同じ場合、第２半導体領域１２ａの不純物濃度を大きくするほど、中心部分Ａ１の半導体単位構造に流れる電流が小さくなっている。すなわち、第２半導体領域１２ａの不純物濃度を濃くするほど、中心部分Ａ１の半導体単位構造に流れる電流の大きさを、周囲部分Ａ２の半導体単位構造に流れる電流の大きさよりも小さくすることができる。図１から明らかなように、中心部分Ａ１の半導体単位構造と周囲部分Ａ２の半導体単位構造は、ソース電極１４とドレイン電極２の間に並列に接続されている。すなわち、両者の導体単位構造には同じ大きさの電圧が印加される。発熱は、半導体装置に印加される電圧と半導体装置内を流れる電流の積で決定されるため、第２半導体領域１２ａの不純物濃度が大きいほど、中心部分Ａ１の半導体単位構造の発熱を周囲部分Ａ２よりも小さくすることができる。
（実施例２）
図９を参照して、本実施例の半導体装置１００について説明する。半導体装置１００は、半導体装置１０の変形例であり、半導体装置１０と実質的に同様の構成については、同じ参照番号を付して説明を省略する。なお、図９は、図１の破線Ａで囲った部分に対応している。
第１半導体領域４の表面に、ｐ型の第２半導体領域１１２が形成されている。中心部分Ａ１においてゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１１２の面積と、周囲部分Ａ２においてゲート絶縁膜１８を介してゲート電極８に対向している第２半導体領域１１２の面積は等しい。また、中心部分Ａ１における第２半導体領域１１２の不純物濃度と、周囲部分Ａ２における第２半導体領域１１２の不純物濃度は等しい。
第２半導体領域１１２の表面に、ｎ＋型の第３半導体領域１２０ａ，１２０ｂが形成されている。第３半導体領域１２０ａは中心部分Ａ１に形成されており、第３半導体領域１２０ｂは周囲部分Ａ２に形成されている。第３半導体領域１２０ａの不純物濃度は、第３半導体領域１２０ｂの不純物濃度よりも薄い。また、第２半導体領域１１２と第３半導体領域１２０ａの接触面積が、第２半導体領域１１２と第３半導体領域１２０ｂの接触面積よりも小さい。第３半導体領域１２０ａ，１２０ｂが形成されていない第２半導体領域１１２の表面に、ｐ＋型の半導体領域３２が形成されている。
半導体装置１００では、第３半導体領域１２０ａ内を電子が移動するときに抵抗が、第３半導体領域１２０ｂ内を電子が移動するときの抵抗よりも大きい。第３半導体領域１２０ａの不純物濃度が、第３半導体領域１２０ｂの不純物濃度よりも薄いからである。また、第２半導体領域１１２と第３半導体領域１２０ａの接触面積が、第２半導体領域１１２と第３半導体領域１２０ｂの接触面積よりも小さいことも、第３半導体領域１２０ａ内を電子が移動するときの抵抗が、第３半導体領域１２０ｂ内を電子が移動するときの抵抗よりも大きくなることに寄与している。すなわち、半導体装置１００では、中心部分Ａ１における電子の移動抵抗が周囲部分Ａ２のよりも大きい。中心部分Ａ１の半導体単位構造を流れる電流の大きさが、周囲部分Ａ２の半導体単位構造を流れる電流の大きさよりも小さくなり、中心部分Ａ１の半導体単位構造における発熱を、周囲部分Ａ２よりも小さくすることができる。従って、半導体装置１００内の温度分布を均一にすることができる。
本実施例では第３半導体領域１２０ａの不純物濃度が、第３半導体領域１２０ｂの不純物濃度よりも薄く、第２半導体領域１１２に接する第３半導体領域１２０ａの面積が、第２半導体領域１１２に接する第３半導体領域１２０ｂの面積よりも小さい。しかしながら、第３半導体領域１２０ａの不純物濃度が、第３半導体領域１２０ｂの不純物濃度よりも薄く、第２半導体領域１１２に接する第３半導体領域１２０ａの面積が、第２半導体領域１１２に接する第３半導体領域１２０ｂの面積と等しくてもよい。また、第３半導体領域１２０ａの不純物濃度が、第３半導体領域１２０ｂの不純物濃度と等しく、第２半導体領域１１２に接する第３半導体領域１２０ａの面積が、第２半導体領域１１２に接する第３半導体領域１２０ｂの面積よりも小さくてもよい。すなわち、中心部分Ａ１おける電子の移動抵抗を、周囲部分Ａ２よりも大きくできればよい。
（実施例３）
図１０を参照して、本実施例の半導体装置２００について説明する。半導体装置２００は、半導体装置１０の変形例であり、半導体装置１０と実質的に同様の構成については、同じ参照番号を付して説明を省略する。なお、図１０は、図１の破線Ａで囲った部分に対応する。
第１半導体領域４の表面に、ｐ型の第２半導体領域２１２が形成されている。中心部分Ａ１においてゲート絶縁膜２１８ａを介してゲート電極２０８ａに対向している第２半導体領域２１２の面積と、周囲部分Ａ２において
ゲート絶縁膜２１８ｂを介してゲート電極２０８ｂに対向している第２半導体領域２１２の面積は等しい。また、中心部分Ａ１における第２半導体領域２１２の不純物濃度と、周囲部分Ａ２における第２半導体領域２１２の不純物濃度は等しい。
中心部分Ａ１に形成されている絶縁膜２１８ａが、周囲部分Ａ２に形成されている絶縁膜２１８ｂよりも厚い。絶縁膜２１８ａを介してトレンチ６内に充填されているゲート電極２０８ａが、絶縁膜２１８ｂを介してトレンチ６内に充填されているゲート電極２０８ｂよりも小さい。第３半導体領域１２０の中央にｐ＋型の半導体領域３２が形成されている。
ゲート電極２０８ａ，２０８ｂに同じ大きさの電圧を印加しても、中心部分Ａ１のゲート電極２１８ａに対向する範囲の第２半導体領域２１２では、周囲部分Ａ２のゲート電極２１８ｂに対向する範囲の第２半導体領域２１２よりもチャネルが形成されにくい。すなわち、ゲート電極２０８ａ，２０８ｂに電圧を印加していない状態から、ゲート電極２０８ａ，２０８ｂに電圧を印加していくと、ある電圧の大きさでは、周囲部分Ａ２の半導体単位構造に電流が流れて、中心部分Ａ１の半導体単位構造には電流が流れない状態が生じる。また、中心部分Ａ１の半導体単位構造に電流が流れるようになった後も、周囲部分Ａ２の半導体単位構造に流れる電流の大きさが中心部分Ａ１よりも大きい。半導体装置２００でも、中心部分Ａ１の半導体単位構造の発熱を周囲部分Ａ２よりも抑制し、半導体装置２００内の温度分布を均一にすることができる。
（実施例４）
図１１を参照して、本実施例の半導体装置３００について説明する。半導体装置３００は、半導体装置１０の変形例であり、半導体装置１０と実質的に同様の構成については、同じ参照番号を付して説明を省略する。図９は、図１の破線Ａで囲った部分に対応している。
第１半導体領域４の表面に、ｐ型の第２半導体領域３１２ａ，３１２ｂが形成されている。中心部分Ａ１１に形成されている第２半導体領域３１２ａは、周囲部分Ａ１２に形成されている第２半導体領域３１２ｂよりも面積が大きい。また、第２半導体領域３１２ａの不純物濃度が、第２半導体領域３１２ｂの不純物濃度よりも濃い。第２半導体領域３１２ａ，３１２ｂの表面にｎ＋型の第３半導体領域３２０が形成されている。第３半導体領域３２０が形成されていない第２半導体領域３１２ａ，３１２ｂの表面にｐ＋型の半導体領域３２が形成されている。第１半導体領域４と第２半導体領域３１２ａ，３１２ｂと第３半導体領域３２０の表面に、ゲート絶縁膜３１８を介してゲート電極３０８が形成されている。第３半導体領域３２０と半導体領域３２の表面に、両者に接続するソース電極３１４が形成されている。ソース電極３１４とゲート電極３０８の間は、ゲート絶縁膜３１８によって電気的に分離されている。半導体領域３２が形成されていることによって、第２半導体領域３１２ａ，３１２ｂの電位を安定化させることができる。
半導体装置３００では、中心部分Ａ１１においてゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ａの面積が、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ｂの面積よりも大きく、半導体領域３１２ａの不純物濃度は、半導体領域３１２ｂの不純物濃度よりも濃い。
ゲート電極３０８に電圧が印加されても、第２半導体領域３１２ａでは第２半導体領域３１２ａよりもチャネル領域が形成されにくい。すなわち、実施例１の半導体装置１０と同様に、中心部分Ａ１１の半導体単位構造の発熱を抑制し、半導体装置３００内の温度分布を均一にすることができる。
本実施例の半導体装置３００ではゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ａの面積が、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ｂの面積よりも大きく、第２半導体領域３１２ａの不純物濃度が、第２半導体領域３１２ｂの不純物濃度よりも濃い。しかしながら、半導体装置１０と同様に、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ａの面積が、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ｂの面積よりも大きく、第２半導体領域３１２ａの不純物濃度は、第２半導体領域３１２ｂの不純物濃度と等しくてもよい。また、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ａの面積が、ゲート絶縁膜３１８を介してゲート電極３０８に対向している第２半導体領域３１２ｂの面積と等しく、第２半導体領域３１２ａの不純物濃度は、第２半導体領域３１２ｂの不純物濃度よりも濃くてもよい。
（実施例５）
図１２に、本実施例の半導体装置４００について説明する。半導体装置４００は、半導体装置１０の変形例であり、半導体装置１０と実質的に同様の構成については、同じ参照番号を付して説明を省略する。本実施例では、複数の半導体単位構造を有するＩＧＢＴについて説明する。
半導体装置４００の裏面に、第１電極（コレクタ電極）４０２が形成されている。コレクタ電極４０２の表面に、ｐ＋型の第５半導体領域（コレクタ領域）４３４が形成されている。コレクタ領域４３４の表面に、ｎ＋型の第４半導体領域（バッファ領域）４０３が形成されている。ボディ領域１２の表面に、複数個のｎ＋型の第３半導体領域（エミッタ領域）４２０が形成されている。上記の半導体装置４００でも、中央部分Ａ１の半導体単位構造の発熱を抑制し、半導体装置４００内の温度分布を均一にすることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例１では、第２半導体領域の不純物の濃度又はゲート絶縁膜を介してゲート電極に対向する第２半導体領域の面積が、中心部分と周囲部分で異なる場合について説明した。実施例１の特徴に併せて、実施例２の特徴、すなわち、第３半導体領域の不純物の濃度又は第２半導体領域に接する第３半導体領域の面積が、中心部分と周囲部分で異なるという特徴を有していてもよい。同様に、実施例１の特徴に併せて、実施例３の特徴、すなわち、ゲート絶縁膜の厚さが中心部分と周囲部分で異なるという特徴を有していてもよい。また、上記した複数の特徴を同時に有していてもよい。同様に、実施例４の特徴に併せて、実施例２の特徴を有していてもよい。実施例４の特徴に併せて、実施例３の特徴を有していてもよい。実施例４の特徴に併せて、複数の特徴を同時に有していてもよい。
実施例２〜４では、第２半導体領域の表面に、ｐ型の不純物を高濃度に含む（ｐ＋型の）半導体領域が形成されており、ソース電極がｐ＋型の半導体領域に接続している。実施例１，５の半導体装置でも、第２半導体領域の表面に、ｐ＋型の半導体領域を形成し、ソース電極をｐ＋型の半導体領域に接続させることができる。
実施例５ではＩＧＢＴについて説明した、実施例５のＩＧＢＴにも、実施例２，３で説明した技術を適用することができる。
実施例１〜４ではキャリアが電子の場合について説明した。すなわち第１導電型がｎ型であり、第２導電型がｐ型の場合について説明した。しかしながら、キャリアが正孔である半導体装置、すなわち、第１導電型がｐ型であり、第２導電型がｎ型の半導体装置でもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
実施例１の半導体装置の断面図を示す。 実施例１の半導体装置の破線Ａ部の拡大図を示す。 実施例１の半導体装置におけるゲート電圧と、中心部分Ａ１，周囲部分Ａ２に流れる電流の関係を示す。 実施例１の半導体装置における中心部分Ａ１と周囲部分Ａ２の温度分布を示す。 実施例１の半導体装置の製造工程を示す。 実施例１の半導体装置の製造工程を示す。 実施例１の半導体装置の製造工程を示す。 実施例１の半導体装置の製造工程を示す。 実施例２の半導体装置の拡大断面図を示す。 実施例３の半導体装置の拡大断面図を示す。 実施例４の半導体装置の断面図を示す。 実施例５の半導体装置の断面図を示す。 実験例における第２半導体領域の深さと、第２半導体領域の不純物濃度の関係を示す。 実験例におけるゲート電圧と、中心部分Ａ１に流れる電流の関係を示す。 実験例におけるソース電極−ドレイン電極間の電圧と、中心部分Ａ１に流れる電流の関係を示す。
符号の説明
２，４０２：第１電極
４：第１半導体領域
６：トレンチ
８，２０８ａ，２０８ｂ，３０８：ゲート電極
１０，１００，２００，３００，４００：半導体装置
１２，１２ａ，１２ｂ，１１２，３１２ａ，３１２ｂ：第２半導体領域
１４，３１４，４１４：第２電極
１８，２１８ａ，２１８ｂ，３１８：ゲート絶縁膜
２０，１２０ａ，１２０ｂ，３２０，４２０：第３半導体領域

Claims (12)

  1. 第１導電型の第１半導体領域と、
    第１半導体領域の表面に接している第２導電型の第２半導体領域と、
    第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向している複数個のゲート電極と、
    第１半導体領域の裏面側に形成されている第１電極と、
    第３半導体領域の表面に接している第２電極を備えており、
    ゲート電極にオン電圧を印加したときの第１電極と第２電極の間の抵抗が、半導体装置を平面視したときの中心部分で大きく、周囲部分で小さいという関係に設定されている抵抗分布が形成されていることを特徴とする半導体装置。
  2. 中心部分での第２半導体領域の不純物濃度が、周囲部分での第２半導体領域の不純物濃度よりも濃いことを特徴とする請求項１の半導体装置。
  3. 中心部分で絶縁膜を介してゲート電極に対向している第２半導体領域の面積が、周囲部分で絶縁膜を介してゲート電極に対向している第２半導体領域の面積よりも大きいことを特徴とする請求項１の半導体装置。
  4. 中心部分での第３半導体領域の不純物濃度が、周囲部分での第３半導体領域の不純物濃度よりも薄いことを特徴とする請求項１の半導体装置。
  5. 中心部分で第２半導体領域に接している第３半導体領域の面積が、周囲部分で第２半導体領域に接している第３半導体領域の面積よりも小さいことを特徴とする請求項１の半導体装置。
  6. 中心部分に形成されている絶縁膜の厚みが、周囲部分に形成されている絶縁膜の厚みよりも厚いことを特徴とする請求項１の半導体装置。
  7. 隣接するゲート電極間の間隔が、中心部分と周囲部分で等しいことを特徴とする請求項１から６のいずれかの半導体装置。
  8. 第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、
    第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有しており、
    第２半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第２半導体領域の不純物濃度を、周囲部分に形成する第２半導体領域の不純物濃度よりも濃くすることを特徴とする半導体装置の製造方法。
  9. 第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、
    第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有しており、
    第２半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第２半導体領域の深さを、周囲部分に形成する第２半導体領域よりも第１半導体領域側に突出させることを特徴とする半導体装置の製造方法。
  10. 第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、
    第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有しており、
    第３半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第３半導体領域の不純物濃度を、周囲部分に形成する第３半導体領域の不純物濃度よりも薄くすることを特徴とする半導体装置の製造方法。
  11. 第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、
    第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有しており、
    第３半導体領域を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する第３半導体領域の面積を、周囲部分に形成する第３半導体領域の面積よりも小さくすることを特徴とする半導体装置の製造方法。
  12. 第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、
    第２半導体領域の表面の第１半導体領域から分離されている位置に第１導電型の第３半導体領域を形成する工程と、
    第１半導体領域と第３半導体領域を分離している第２半導体領域に絶縁膜を介して対向する複数個のゲート電極を形成する工程を有しており、
    絶縁膜を形成する工程において、第１半導体領域を平面視したときの中心部分に形成する絶縁膜の厚さを、周囲部分に形成する絶縁膜の厚さよりも厚くすることを特徴とする半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013124989A1 (ja) * 2012-02-22 2013-08-29 三菱電機株式会社 半導体装置
JP2014150113A (ja) * 2013-01-31 2014-08-21 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
JP2018056320A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置及び増幅器
CN108321188A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法
CN112151598A (zh) * 2019-06-27 2020-12-29 株式会社电装 半导体装置
JP2021077674A (ja) * 2019-11-05 2021-05-20 トヨタ自動車株式会社 トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法
JP2021111641A (ja) * 2020-01-06 2021-08-02 株式会社デンソー 半導体装置
US11081410B2 (en) 2018-10-30 2021-08-03 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP2021150323A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置
CN117594658A (zh) * 2023-11-16 2024-02-23 深圳芯能半导体技术有限公司 一种沟槽型场效应晶体管及其制备方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104137244A (zh) * 2012-02-22 2014-11-05 三菱电机株式会社 半导体装置
JPWO2013124989A1 (ja) * 2012-02-22 2015-05-21 三菱電機株式会社 半導体装置
US9306046B2 (en) 2012-02-22 2016-04-05 Mitsubishi Electric Corporation Semiconductor device having a semiconductor element and a terminal connected to the semiconductor element
WO2013124989A1 (ja) * 2012-02-22 2013-08-29 三菱電機株式会社 半導体装置
JP2014150113A (ja) * 2013-01-31 2014-08-21 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
US9006823B2 (en) 2013-01-31 2015-04-14 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
JP2018056320A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置及び増幅器
CN108321188B (zh) * 2017-01-18 2021-02-09 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法
CN108321188A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法
US11081410B2 (en) 2018-10-30 2021-08-03 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
CN112151598A (zh) * 2019-06-27 2020-12-29 株式会社电装 半导体装置
JP2021005692A (ja) * 2019-06-27 2021-01-14 株式会社デンソー 半導体装置
JP2021077674A (ja) * 2019-11-05 2021-05-20 トヨタ自動車株式会社 トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法
JP7335781B2 (ja) 2019-11-05 2023-08-30 株式会社デンソー トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法
JP2021111641A (ja) * 2020-01-06 2021-08-02 株式会社デンソー 半導体装置
JP7294149B2 (ja) 2020-01-06 2023-06-20 株式会社デンソー 半導体装置
JP2021150323A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置
JP7256771B2 (ja) 2020-03-16 2023-04-12 株式会社東芝 半導体装置
CN117594658A (zh) * 2023-11-16 2024-02-23 深圳芯能半导体技术有限公司 一种沟槽型场效应晶体管及其制备方法

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