CN108321188A - 绝缘栅双极型晶体管及其形成方法 - Google Patents

绝缘栅双极型晶体管及其形成方法 Download PDF

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Abstract

一种绝缘栅双极型晶体管及其形成方法，晶体管包括：包括集电极层和集电极层上的体层的半导体层，半导体层有元胞区和位于元胞区周围的边缘区，元胞区包括第一区和第一区周围的第二区；元胞区体层中的阱区；元胞区体层中的漂移区，且漂移区位于阱区与集电极层之间，漂移区的导电类型分别与阱区和集电极层的导电类型相反；位于元胞区体层中的若干栅极结构，所述栅极结构贯穿阱区且延伸至漂移区中；位于栅极结构两侧阱区中顶部区域的源漏掺杂区和欧姆接触区，源漏掺杂区在栅极结构和欧姆接触区之间；第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。所述晶体管的电学性能提高。

Description

绝缘栅双极型晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种绝缘栅双极型晶体管及其形成方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件。绝缘栅双极型晶体管兼有高输入阻抗和低导通压降两方面的优点，因此绝缘栅双极型晶体管作为一种重要的开关器件被广泛应用在各种开关电路结构中，如绝缘栅双极型晶体管应用在变频器和逆变器等电路结构中。
然而，现有的绝缘栅双极型晶体管的电学性能有待提高。
发明内容
本发明解决的问题是提供一种绝缘栅双极型晶体管及其形成方法，以提高绝缘栅双极型晶体管的电学性能。
为解决上述问题，本发明提供一种绝缘栅双极型晶体管，包括：半导体层，所述半导体层包括集电极层和位于集电极层上的体层，所述半导体层具有元胞区和位于元胞区周围的边缘区，所述元胞区包括第一区和位于第一区周围的第二区；位于元胞区体层中的阱区；位于元胞区体层中的漂移区，且所述漂移区位于阱区与集电极层之间，所述漂移区的导电类型分别与阱区和集电极层的导电类型相反；位于元胞区体层中的若干栅极结构，所述栅极结构贯穿阱区且延伸至漂移区中；位于栅极结构两侧阱区中顶部区域的源漏掺杂区，所述源漏掺杂区的导电类型和阱区的导电类型相反，第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸；位于阱区中顶部区域的欧姆接触区，所述源漏掺杂区位于栅极结构和欧姆接触区之间，所述欧姆接触区的导电类型和所述阱区的导电类型相同，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。
可选的，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸减小；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。
可选的，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸相同；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸相同。
可选的，第二区的源漏掺杂区具有第一最大尺寸；第二区的欧姆接触区具有第二最大尺寸；自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸为第二最大尺寸的1/3～1/5。
可选的，自所述元胞区到所述边缘区的方向上，第二区源漏掺杂区的尺寸递减，第二区欧姆接触区的尺寸递增。
可选的，所述半导体层还包括缓冲层，所述缓冲层位于所述集电极层和所述体层之间，所述缓冲层的导电类型和所述漂移区的导电类型相同。
可选的，所述缓冲层中具有缓冲离子；所述漂移区中具有漂移离子；所述缓冲离子的浓度大于所述漂移离子的浓度。
可选的，所述欧姆接触区中具有欧姆接触离子；所述阱区中具有阱离子；所述欧姆接触离子的浓度大于所述阱离子的浓度。
可选的，所述边缘区包括过度区和与过度区邻接的终端保护区，所述过度区位于所述元胞区和所述终端保护区之间；所述绝缘栅双极型晶体管还包括：位于所述过度区体层中的镇流结构；位于所述终端保护区体层中保护结构。
本发明提供一种绝缘栅双极型晶体管的形成方法，包括：提供半导体层，所述半导体层包括集电极层和位于集电极层上的体层，所述半导体层具有元胞区和位于元胞区周围的边缘区，所述元胞区包括第一区和位于第一区周围的第二区；在所述元胞区体层中形成阱区、漂移区和若干栅极结构，所述漂移区位于阱区与集电极层之间，所述漂移区的导电类型分别与阱区和集电极层的导电类型相反，所述栅极结构贯穿阱区且延伸至漂移区中；在所述阱区中顶部区域形成源漏掺杂区和欧姆接触区，所述源漏掺杂区位于栅极结构两侧，且所述源漏掺杂区位于栅极结构和欧姆接触区之间，所述源漏掺杂区的导电类型和阱区的导电类型相反，第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，所述欧姆接触区的导电类型和阱区的导电类型相同，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。
可选的，形成所述源漏掺杂区后，形成所述欧姆接触区；或者，形成所述欧姆接触区后，形成所述源漏掺杂区。
可选的，形成所述源漏掺杂区的方法包括：在所述半导体层上形成图形化的第一掩膜层，第一掩膜层覆盖边缘区且暴露出栅极结构两侧的部分阱区；以所述第一掩膜层为掩膜，对所述阱区的顶部区域进行第一离子注入，形成源漏掺杂区；进行第一离子注入后，去除第一掩膜层。
可选的，形成所述欧姆接触区的方法包括：在所述半导体层上形成图形化的第二掩膜层，第二掩膜层覆盖边缘区且暴露出栅极结构两侧的部分阱区；以所述第二掩膜层为掩膜，对所述阱区的顶部区域进行第二离子注入，形成欧姆接触区；进行第二离子注入后，去除第二掩膜层。
可选的，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸减小；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。
可选的，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸相同；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸相同。
可选的，第二区的源漏掺杂区具有第一最大尺寸；第二区的欧姆接触区具有第二最大尺寸；自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸为第二最大尺寸的1/3～1/5。
可选的，自所述元胞区到所述边缘区的方向上，第二区源漏掺杂区的尺寸递减，第二区欧姆接触区的尺寸递增。
可选的，所述欧姆接触区中具有欧姆接触离子；所述阱区中具有阱离子；所述欧姆接触离子的浓度大于所述阱离子的浓度。
可选的，所述半导体层还包括缓冲层，所述缓冲层位于所述集电极层和所述体层之间，所述缓冲层的导电类型和所述漂移区的导电类型相同。
可选的，所述边缘区包括过度区和与过度区邻接的终端保护区，所述过度区位于所述元胞区和所述终端保护区之间；所述绝缘栅双极型晶体管的形成方法还包括：在形成所述栅极结构之前，在所述过度区体层中形成镇流结构，在所述终端保护区体层中形成保护结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的绝缘栅双极型晶体管中，所述源漏掺杂区、源漏掺杂区和漂移区之间的阱区以及漂移区构成三级管，其中源漏掺杂区和漂移区之间的阱区作为所述三级管的基极。由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸，因此第二区源漏掺杂区和漂移区之间的阱区作为基极的电阻较小。在绝缘栅双极型晶体管关断的过程中，从集电极层向流经漂移区和阱区的空穴电流不易使得第二区源漏掺杂区和作为所述基极的第二区阱区之间的PN结打开，因此使得第二区的抗栓锁效应的能力得到增强，绝缘栅双极型晶体管的反向关断安全工作区增大。其次，由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，因此第一区栅极结构对应的阈值电压小于第二区栅极结构对应的阈值电压。第一区中栅极结构的数量占据元胞区栅极结构总数量的大部分，第二区中栅极结构的数量较少，因而，能够在保证第一区源漏掺杂区的尺寸不变的情况下，使得绝缘栅双极型晶体管整体的阈值电压不变，提高了绝缘栅双极型晶体管性能的稳定性。因而使得绝缘栅双极型晶体管的电学性能得到提高。
进一步，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸递减；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。因此第二区栅极结构的阈值电压在自边缘区到元胞区的方向上递减，因此在绝缘栅双极型晶体管关断的过程中，第二区的栅极结构能够在沿着自边缘区到元胞区的方向上依次关断，延长了第二区绝缘栅双极型晶体管抗栓锁效应的时间。
本发明技术方案提供的绝缘栅双极型晶体管的形成方法中，所述源漏掺杂区、源漏掺杂区和漂移区之间的阱区以及漂移区构成三级管，其中源漏掺杂区和漂移区之间的阱区作为所述三级管的基极。由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸，因此第二区源漏掺杂区和漂移区之间的阱区作为基极的电阻较小。在绝缘栅双极型晶体管关断的过程中，从集电极层向流经漂移区和阱区的空穴电流不易使得第二区源漏掺杂区和作为所述基极的第二区阱区之间的PN结打开，因此使得第二区的抗栓锁效应的能力得到增强，绝缘栅双极型晶体管的反向关断安全工作区增大。其次，由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，因此第一区栅极结构对应的阈值电压小于第二区栅极结构对应的阈值电压。第一区中栅极结构的数量占据元胞区栅极结构总数量的大部分，第二区中栅极结构的数量较少，因而，在保证第一区源漏掺杂区的尺寸不变的情况下，使得绝缘栅双极型晶体管整体的阈值电压不变，提高了绝缘栅双极型晶体管性能的稳定性。因而使得绝缘栅双极型晶体管的电学性能得到提高。
进一步，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸递减；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。因此第二区栅极结构的阈值电压在自边缘区到元胞区的方向上递减，因此在绝缘栅双极型晶体管关断的过程中，第二区的栅极结构能够在沿着自边缘区到元胞区的方向上依次关断，延长了第二区绝缘栅双极型晶体管抗栓锁效应的时间。
附图说明
图1是一种绝缘栅双极型晶体管的结构示意图；
图2至图7是本发明一实施例中绝缘栅双极型晶体管形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中绝缘栅双极型晶体管的电学性能较差。
图1是一种绝缘栅双极型晶体管的结构示意图，绝缘栅双极型晶体管包括：半导体层，所述半导体层包括集电极层101和位于集电极层101上的体层103，所述半导体层具有元胞区A和位于元胞区A周围的边缘区；位于元胞区A体层103中顶部区域的阱区106；位于元胞区A体层103中的若干栅极结构130，所述栅极结构130贯穿阱区106且延伸至阱区106和集电极层101之间的体层103中；位于元胞区A体层103中的漂移区105，且所述漂移区105位于栅极结构130和集电极层101之间、以及栅极结构130侧部的阱区106与集电极层101之间，所述漂移区105的导电类型分别与阱区106和集电极层101的导电类型相反；位于栅极结构130两侧阱区106中顶部区域的源漏掺杂区140，所述源漏掺杂区140的导电类型和阱区106的导电类型相反；位于阱区106中顶部区域的欧姆接触区141，所述源漏掺杂区140位于栅极结构130和欧姆接触区141之间，所述欧姆接触区141的导电类型和所述阱区106的导电类型相同。
后续在欧姆接触区141上形成导电插塞，欧姆接触区141能够降低阱区106和导电插塞之间的接触势垒。
然而，上述绝缘栅双极型晶体管的电学性能较差，经研究发现，原因在于：
元胞区A各个区域的源漏掺杂区140的尺寸均相等，元胞区A各个区域的欧姆接触区141的尺寸均相等。欧姆接触区141通过在部分阱区106中掺杂欧姆接触离子而形成。阱区106中具有阱离子。欧姆接触离子的导电类型和阱离子的导电类型相同。欧姆接触区141中离子总浓度大于阱区106中阱离子浓度。靠近栅极结构130的阱区106中具有沟道区，沟道区中离子浓度影响栅极结构的阈值电压。在形成欧姆接触区141的过程中，欧姆接触区141中的欧姆接触离子容易扩散至源漏掺杂区140下方的沟道区中，进而增大栅极结构130的阈值电压。因此，为了保证绝缘栅双极型晶体管的整体的阈值电压较小以降低有效功耗，在工艺设计中需要降低欧姆接触区141中离子浓度对源漏掺杂区140下方的沟道区中离子浓度的影响。因此在工艺设计中设置：元胞区A各个区域的源漏掺杂区140的尺寸较大，相应的，元胞区A各个区域的欧姆接触区141的尺寸较小。
另外，源漏掺杂区140、源漏掺杂区140和漂移区105之间的阱区106、以及漂移区105构成三级管，其中源漏掺杂区140和漂移区105之间的阱区106作为所述三级管的基极。由于源漏掺杂区140的尺寸较大，欧姆接触区141的尺寸较小，因此源漏掺杂区140和漂移区105之间阱区106作为基极的电阻较大。具体的，一方面，源漏掺杂区140的尺寸较大，因此源漏掺杂区140和漂移区105之间的阱区106作为所述三级管的基极的电阻长度较大；另一方面，欧姆接触区141的尺寸较小，欧姆接触区141的边缘到栅极结构130的距离较大。欧姆接触区141中的欧姆接触离子不易扩散进入源漏掺杂区140和漂移区105之间的阱区106中。综上，导致源漏掺杂区140和漂移区105之间阱区106作为基极的电阻较大。
在绝缘栅双极型晶体管关断的过程中，从集电极层101向流经漂移区105和阱区106的空穴电流流经电阻较大的所述基极，使得施加的源漏掺杂区140和作为所述基极的阱区106之间的电压较大，容易使得源漏掺杂区140和作为所述基极的阱区106之间的PN结打开，因此导致绝缘栅双极型晶体管的抗栓锁效应的能力较差，绝缘栅双极型晶体管的反向关断安全工作区较小。
在此基础上，本发明提供一种绝缘栅双极型晶体管的形成方法，包括：提供半导体层，所述半导体层包括集电极层和位于集电极层上的体层，所述半导体层具有元胞区和位于元胞区周围的边缘区，所述元胞区包括第一区和位于第一区周围的第二区；在所述元胞区体层中形成阱区、漂移区和若干栅极结构，所述漂移区位于阱区与集电极层之间，所述漂移区的导电类型分别与阱区和集电极层的导电类型相反，所述栅极结构贯穿阱区且延伸至漂移区中；在所述阱区中顶部区域形成源漏掺杂区和欧姆接触区，所述源漏掺杂区位于栅极结构两侧，且所述源漏掺杂区位于栅极结构和欧姆接触区之间，所述源漏掺杂区的导电类型和阱区的导电类型相反，第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，所述欧姆接触区的导电类型和阱区的导电类型相同，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。
所述方法中，所述源漏掺杂区、源漏掺杂区和漂移区之间的阱区以及漂移区构成三级管，其中源漏掺杂区和漂移区之间的阱区作为所述三级管的基极。由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸，因此第二区源漏掺杂区和漂移区之间的阱区作为基极的电阻较小。在绝缘栅双极型晶体管关断的过程中，从集电极层向流经漂移区和阱区的空穴电流不易使得第二区源漏掺杂区和作为所述基极的第二区阱区之间的PN结打开，因此使得第二区的抗栓锁效应的能力得到增强，绝缘栅双极型晶体管的反向关断安全工作区增大。其次，由于第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，因此第一区栅极结构对应的阈值电压小于第二区栅极结构对应的阈值电压。第一区中栅极结构的数量占据元胞区栅极结构总数量的大部分，第二区中栅极结构的数量较少，因而，在保证第一区源漏掺杂区的尺寸不变的情况下，使得绝缘栅双极型晶体管整体的阈值电压不变，提高了绝缘栅双极型晶体管性能的稳定性。因而使得绝缘栅双极型晶体管的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例中绝缘栅双极型晶体管形成过程的结构示意图。
参考图2，提供半导体层，所述半导体层包括集电极层201和位于集电极层201上的体层203，所述半导体层具有元胞区Ⅰ和位于元胞区Ⅰ周围的边缘区，所述元胞区Ⅰ包括第一区和位于第一区周围的第二区。
本实施例中，所述半导体层还包括缓冲层202，所述缓冲层202位于集电极层201和体层203之间。
所述缓冲层202的作用包括：避免集电极层201和后续的阱区发生穿通，从而增强绝缘栅双极型晶体管在自体层203到集电极层201方向上的耐压能力。
所述集电极层201的导电类型和缓冲层202的导电类型相反。具体的，集电极层201的半导体材料的导电类型和缓冲层202的半导体材料的导电类型相反。
本实施例中，以所述集电极层201的半导体材料的导电类型为P型，所述缓冲层202的半导体材料的导电类型为N型作为示例进行说明。在其它实施例中，所述集电极层的半导体材料的导电类型为N型，所述缓冲层的半导体材料的导电类型为P型。
具体的，提供初始半导体层，所述初始半导体层中具有体层离子，所述初始半导体层具有相对的第一面和第二面；从第一面对所述初始半导体层进行缓冲离子注入工艺，形成所述缓冲层202；从第一面对所述初始半导体层进行集电离子注入工艺，形成所述集电极层201。
所述缓冲层202中具有缓冲离子，所述缓冲离子的导电类型和所述体层离子的导电类型相同，且所述缓冲离子的浓度大于所述体层离子的浓度。
所述集电极层201中具有集电离子，所述集电离子的导电类型和所述缓冲离子的导电类型相反，且所述集电离子的浓度大于所述缓冲离子的浓度。
所述半导体层具有元胞区Ⅰ和位于元胞区Ⅰ周围的边缘区。
所述元胞区Ⅰ包括第一区和位于第一区周围的第二区。所述第二区位于第一区和边缘区之间。
本实施例中，所述边缘区包括过度区Ⅱ和与过度区Ⅱ邻接的终端保护区Ⅲ，所述过度区Ⅱ位于所述元胞区Ⅰ和所述终端保护区Ⅲ之间。
本实施例中，还包括：在所述过度区Ⅱ体层203中形成镇流结构；在所述终端保护区Ⅲ体层203中形成保护结构。
参考图3，在所述过度区Ⅱ体层203中形成镇流结构210；在所述终端保护区Ⅲ体层203中形成保护结构220。
所述镇流结构210中具有镇流离子；所述保护结构220中具有保护离子。
所述镇流离子的导电类型和所述体层离子的导电类型相反，所述保护离子的导电离子与所述体层离子的导电类型相反。
所述镇流离子在镇流结构210中的浓度小于后续的阱离子在阱区中的浓度。
所述保护离子在保护结构220中的浓度小于后续的阱离子在阱区中的浓度。
所述镇流结构210的作用包括：在绝缘栅双极型晶体管关断的过程中，从边缘区的集电极层201至边缘区的体层203中的空穴电流继续向元胞区Ⅰ流经的过程中，镇流结构210能够减缓对元胞区Ⅰ器件的电流冲击；其次，后续形成的导电插塞，包括若干第一导电插塞和若干第二导电插塞，第一导电插塞和欧姆接触区连接，第二导电插塞和镇流结构210连接，且第一导电插塞和部分第二导电插塞电学连接；边缘区的集电极层201至边缘区的体层203中的空穴电流有少部分从和第一导电插塞电学连接的第二导电插塞释放出去。
所述保护结构220的作用包括：在绝缘栅双极型晶体管关断的过程中，从边缘区的集电极层201至边缘区的体层203中的空穴电流继续向元胞区Ⅰ流经的过程中，镇流结构210能够减缓对元胞区Ⅰ器件的电流冲击。
形成所述镇流结构210和保护结构220的方法包括：在所述体层203表面形成隔离层204，所述隔离层204覆盖元胞区Ⅰ体层203且暴露出部分过度区Ⅱ的体层203和部分终端保护区Ⅲ体层203；以所述隔离层204为掩膜在所述过度区Ⅱ的体层203中掺杂镇流离子；以所述隔离层204为掩膜在所述终端保护区Ⅲ体层203中掺杂保护离子；然后进行退火处理，从而在所述过度区Ⅱ体层203中形成镇流结构210，在终端保护区Ⅲ的体层203中形成保护结构220。
本实施例中，以所述隔离层204为掩膜在所述过度区Ⅱ的体层203中掺杂镇流离子的同时，以所述隔离层204为掩膜在所述终端保护区Ⅲ体层203中掺杂保护离子，使得工艺得到简化。
所述隔离层204的材料包括氧化硅。
形成所述隔离层204的方法包括：在所述体层203表面形成隔离材料层；图形化所述隔离材料层，形成所述隔离层204。
接着，在所述元胞区Ⅰ体层203中形成阱区、漂移区和若干栅极结构，所述漂移区位于阱区与集电极层201之间，所述漂移区的导电类型分别与阱区和集电极层201的导电类型相反，所述栅极结构贯穿阱区且延伸至漂移区中。
本实施例中，以形成栅极结构后形成阱区为示例进行说明。在其它实施例中，形成阱区后形成栅极结构。
参考图4，在所述元胞区Ⅰ体层203中形成若干栅极结构230。
具体的，在所述元胞区Ⅰ体层203中形成若干沟槽(未图示)；在所述沟槽中形成栅极结构230。
所述栅极结构230包括位于所述沟槽底部表面和侧壁表面的栅介质层231和位于栅介质层231上的栅电极层232。
所述栅介质层231的材料为氧化硅。所述栅电极层232的材料为多晶硅。
在所述沟槽中形成栅极结构230的方法包括：在所述沟槽中、以及体层上形成栅介质材料层；在所述栅介质材料层上形成填充满所述沟槽的栅电极材料层；去除体层上的栅介质材料层和栅电极材料层，从而在所述沟槽中形成栅极结构230。
所述栅介质层231对应所述栅介质材料层，所述栅电极层232对应所述栅电极材料层。
参考图5，在所述元胞区Ⅰ体层203中形成漂移区205和阱区206，所述漂移区205位于阱区206与集电极层201之间，所述漂移区205的导电类型分别与阱区206和集电极层201的导电类型相反，所述栅极结构230贯穿阱区206且延伸至漂移区205中。
所述漂移区205的导电类型分别与阱区206和集电极层201的导电类型相反。具体的，所述漂移区205的半导体材料的导电类型与阱区206的半导体材料的导电类型相反；所述漂移区205的半导体材料的导电类型与集电极层201的半导体材料的导电类型相反。
本实施例中，以所述阱区206的半导体材料的导电类型为P型，所述漂移区205的半导体材料的导电类型为N型为示例进行说明。在其它实施例中，所述阱区的半导体材料的导电类型为N型，所述漂移区的半导体材料的导电类型为P型。
本实施例中，形成漂移区205和阱区206的方法包括：对所述栅极结构侧部的元胞区Ⅰ体层203进行阱离子注入，在栅极结构230侧部的元胞区Ⅰ体层203中形成阱区206，同时，栅极结构230和集电极层201之间、以及栅极结构230侧部的阱区206与集电极层201之间的元胞区Ⅰ体层203构成所述漂移区205。
所述阱区206中具有阱离子。
所述漂移区205中具有漂移离子，具体的，栅极结构230和集电极层201之间、以及栅极结构230侧部的阱区206和集电极层201之间的元胞区Ⅰ体层203中的体层离子构成所述漂移离子。
所述漂移离子的导电类型分别与阱离子和集电离子的导电类型相反。
所述漂移离子的浓度小于所述缓冲离子的浓度。
在其它实施例中，当形成阱区后形成栅极结构时，形成栅极结构、阱区和漂移区的方法包括：在元胞区Ⅰ体层中的顶部区域形成阱区和漂移区，漂移区位于阱区和集电极层之间；在所述元胞区Ⅰ体层中形成若干栅极结构，所述栅极结构贯穿所述阱区且延伸至漂移区中。
需要说明的是，栅极结构230贯穿阱区206且延伸至部分厚度的漂移区205中，所述厚度指的是在自阱区206到漂移区205的方向上的尺寸。
参考图6，在所述阱区206中顶部区域形成源漏掺杂区240和欧姆接触区241，所述源漏掺杂区240位于栅极结构230两侧，且所述源漏掺杂区240位于栅极结构230和欧姆接触区241之间，所述源漏掺杂区240的导电类型和阱区206的导电类型相反，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，所述欧姆接触区241的导电类型和阱区206的导电类型相同，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸。
具体的，源漏掺杂区240的半导体材料的导电类型和阱区206的半导体材料的导电类型相反。欧姆接触区241的半导体材料的导电类型和阱区206的半导体材料的导电类型相同。
源漏掺杂区240位于栅极结构230两侧阱区206中的顶部区域，指的是：源漏掺杂区240位于栅极结构230两侧阱区206中，且源漏掺杂区240和漂移区205之间具有阱区206，源漏掺杂区240的顶部表面为部分阱区206的顶部表面。
具体的，自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸。
本实施例中，形成源漏掺杂区240后，形成所述欧姆接触区241。
在其它实施例中，形成所述欧姆接触区后，形成所述源漏掺杂区。
形成所述源漏掺杂区240的方法包括：在所述半导体层上形成图形化的第一掩膜层(未图示)，第一掩膜层覆盖边缘区且暴露出栅极结构230两侧的部分阱区206；以所述第一掩膜层为掩膜，对所述阱区206的顶部区域进行第一离子注入，形成源漏掺杂区240；进行第一离子注入后，去除第一掩膜层。
所述源漏掺杂区240中具有源漏掺杂离子。所述源漏掺杂离子的导电类型和所述阱离子的导电类型相反。
所述源漏掺杂离子的浓度为5.0E19atom/cm3～5.0E20atom/cm3。
当所述源漏掺杂区240的导电类型为N型时，在一个实施例中，所述第一离子注入的参数包括：采用的离子为磷离子，注入能量为30KeV～60KeV，注入剂量为5E14atom/cm2～5E15atom/cm2，注入角度为0度～7度；在一个实施例中，所述第一离子注入的参数包括：采用的离子为砷离子，注入能量为40KeV～80KeV，注入剂量为5E14atom/cm2～5E15atom/cm2，注入角度为0度～7度。
形成所述欧姆接触区241的方法包括：在所述半导体层上形成图形化的第二掩膜层(未图示)，第二掩膜层覆盖边缘区且暴露出栅极结构230两侧的部分阱区206；以所述第二掩膜层为掩膜，对所述阱区206的顶部区域进行第二离子注入，形成欧姆接触区241；进行第二离子注入后，去除第二掩膜层。
所述欧姆接触区241中具有欧姆接触离子。所述欧姆接触离子的导电类型与所述阱离子的导电类型相同，且所述欧姆接触离子241的浓度大于所述阱离子的浓度。
具体的，所述欧姆接触离子的浓度为5.0E19atom/cm3～5.0E20atom/cm3。
所述欧姆接触区241的作用包括：降低阱区206和后续形成的第一导电插塞之间的接触势垒。
当所述欧姆接触区241的导电类型为P型时，在一个实施例中，所述第二离子注入的的参数包括：采用的离子为硼离子，注入能量为20KeV～40KeV，注入剂量为5E14atom/cm2～5E15atom/cm2，注入角度为0度～7度；在一个实施例中，所述第二离子注入的参数包括：采用的离子为氟化硼离子，注入能量为25KeV～50KeV，注入剂量为5E14atom/cm2～5E15atom/cm2，注入角度为0度～7度。
需要说明的是，欧姆接触区241中欧姆接触离子的浓度大于阱区206中的阱离子的浓度，且欧姆接触区241的导电类型和阱区206的导电类型相同。靠近栅极结构230的阱区206作为沟道区。由于第二区中源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸，因此欧姆接触离子在形成欧姆接触区241和源漏掺杂区240过程中的退火工艺中更容易进入第二区的沟道区。进入沟道区中的欧姆接触离子和沟道区中的阱离子共同决定栅极结构230的阈值电压。相应的，第二区栅极结构230的阈值电压大于第一区栅极结构230的阈值电压。
所述源漏掺杂区240、源漏掺杂区240和漂移区205之间的阱区206以及漂移区205构成三级管，其中源漏掺杂区240和漂移区205之间的阱区206作为所述三级管的基极。由于自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸，因此第二区中源漏掺杂区240和漂移区205之间的阱区206作为基极的电阻较小。
具体的，一方面，自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，因此源漏掺杂区240和漂移区205之间的阱区206作为所述三级管的基极的电阻长度减小；另一方面，自所述元胞区Ⅰ到所述边缘区的方向上，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸，第二区的欧姆接触区241比第一区的欧姆接触区241更靠近栅极结构230；在形成欧姆接触区241过程中的退火处理的过程中，在第二区中欧姆接触离子扩散进入源漏掺杂区240和漂移区205之间的阱区206的程度大于第一区中欧姆接触离子扩散进入源漏掺杂区240和漂移区205之间的阱区206的程度。阱区206中的阱离子和欧姆接触离子共同影响三级管的基极的电阻。综上，使得第二区中源漏掺杂区240下方的阱区206作为基极的电阻较小。
由于第二区中源漏掺杂区240下方的阱区206作为基极的电阻较小，因此在绝缘栅双极型晶体管关断的过程中，从集电极201向流经漂移区205和阱区206的空穴电流不易使得第二区源漏掺杂区240和作为所述基极的第二区的阱区206之间的PN结打开，因此使得第二区的抗栓锁效应的能力得到增强，绝缘栅双极型晶体管的反向关断安全工作区增大。
其次，由于第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，因此第一区栅极结构230对应的阈值电压小于第二区栅极结构230对应的阈值电压。第一区中栅极结构230的数量占据元胞区Ⅰ栅极结构230总数量的大部分，第二区中栅极结构230的数量较少。在保证第一区源漏掺杂区240的尺寸不变的情况下，使得绝缘栅双极型晶体管整体的阈值电压不变，提高了绝缘栅双极型晶体管性能的稳定性。
在一个实施例中，第一区中栅极结构230的数量占据元胞区栅极结构总数量的95％到98％。
本实施例中，自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240的尺寸减小；自所述元胞区Ⅰ到所述边缘区的方向上，第二区的欧姆接触区241的尺寸递增。进一步的好处在于：第二区栅极结构230的阈值电压在自边缘区到元胞区Ⅰ的方向上递减，因此在绝缘栅双极型晶体管关断的过程中，第二区的栅极结构230能够在沿着自边缘区到元胞区Ⅰ的方向上依次关断，延长了第二区绝缘栅双极型晶体管抗栓锁效应的时间。
自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240减小的尺寸相同；自所述元胞区Ⅰ到所述边缘区的方向上，第二区相邻欧姆接触区241增加的尺寸相同。
第二区的源漏掺杂区240具有第一最大尺寸；第二区的欧姆接触区241具有第二最大尺寸。
所述第一最大尺寸指的是第二区中所有源漏掺杂区240中尺寸最大的源漏掺杂区240对应的尺寸。
所述第二最大尺寸指的是第二区中所有欧姆接触区241中尺寸最大的欧姆接触区241对应的尺寸。
自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区Ⅰ到所述边缘区的方向上，第二区相邻欧姆接触区241增加的尺寸为第二最大尺寸的1/3～1/5。
在另一个实施例中，自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸递减，第二区欧姆接触区241的尺寸递增。
参考图7，形成所述源漏掺杂区240和欧姆接触区241后，在所述隔离层204和体层203上形成层间介质层204；在所述层间介质层204中形成导电插塞260。
所述层间介质层204的材料为氧化硅、氮氧化硅或碳氧化硅。
所述导电插塞260包括第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞和欧姆接触区241电学连接，所述第二导电插塞和镇流结构210电学连接，所述第三导电插塞260和保护结构220电学连接。
形成所述层间介质层204的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或低压化学气相沉积工艺。
在所述层间介质层204中形成第一导电插塞、第二导电插塞和第三导电插塞的方法包括：在所述层间介质层204中形成第一通孔、第二通孔和第三通孔，第一通孔暴露出欧姆接触区241，第二通孔暴露出镇流结构210，第三通孔暴露出保护结构220；在第一通孔中形成第一导电插塞；在第二通孔中形成第二导电插塞；在第三通孔中形成第三导电插塞。
所述导电插塞260的材料为金属，如铜、钨、铝。
相应的，本实施例还提供一种绝缘栅双极型晶体管，请参考图7，包括：半导体层，所述半导体层包括集电极层201和位于集电极层201上的体层203，所述半导体层具有元胞区Ⅰ和位于元胞区周围的边缘区，所述元胞区Ⅰ包括第一区和位于第一区周围的第二区；位于元胞区Ⅰ体层203中的阱区206；位于元胞区Ⅰ体层203中的漂移区205，且所述漂移区205位于阱区206与集电极层201之间，所述漂移区205的导电类型分别与阱区206和集电极层201的导电类型相反；位于元胞区Ⅰ体层203中的若干栅极结构230，所述栅极结构230贯穿阱区206且延伸至漂移区205中；位于栅极结构230两侧阱区206中顶部区域的源漏掺杂区240，所述源漏掺杂区240的导电类型和阱区206的导电类型相反，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸；位于阱区206中顶部区域的欧姆接触区241，所述源漏掺杂区240位于栅极结构230和欧姆接触区241之间，所述欧姆接触区241的导电类型和所述阱区206的导电类型相同，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸。
本实施例中，所述半导体层包括缓冲层202，所述缓冲层202位于集电极层201和体层203之间。
所述集电极层201的导电类型和缓冲层202的导电类型相反。
所述缓冲层202中具有缓冲离子；所述漂移区205中具有漂移离子；所述缓冲离子的浓度大于所述漂移离子的浓度。
所述半导体层具有元胞区Ⅰ和位于元胞区Ⅰ周围的边缘区。
所述元胞区Ⅰ包括第一区和位于第一区周围的第二区。所述第二区位于第一区和边缘区之间。
所述边缘区包括过度区Ⅱ和与过度区Ⅱ邻接的终端保护区Ⅲ，所述过度区Ⅱ位于所述元胞区Ⅰ和所述终端保护区Ⅲ之间。
所述绝缘栅双极型晶体管还包括：位于所述过度区Ⅱ体层203中的镇流结构210；位于所述终端保护区Ⅲ体层203中保护结构220。
所述镇流结构210中具有镇流离子，所述保护结构220中具有保护离子。
所述镇流离子的导电类型和所述体层离子的导电类型相反，所述保护离子的导电离子与所述体层离子的导电类型相反。
所述阱区206中具有阱离子。
所述镇流离子在镇流结构210中的浓度小于阱离子在阱区206中的浓度。
所述漂移区205中具有漂移离子。
所述漂移离子的导电类型分别与阱离子和集电离子的导电类型相反。
所述漂移离子的浓度小于所述缓冲离子的浓度。
所述欧姆接触区中具有欧姆接触离子，所述欧姆接触离子在欧姆接触区241中的浓度大于所述阱离子在阱区206中的浓度。
所述源漏掺杂离子的浓度为5.0E19atom/cm3～5.0E20atom/cm3。
所述欧姆接触离子的浓度为5.0E19atom/cm3～5.0E20atom/cm3。
本实施例提供的绝缘栅双极型晶体管的形成方法，所述源漏掺杂区240、源漏掺杂区240和漂移区205之间的阱区206以及漂移区205构成三级管，其中源漏掺杂区240和漂移区205之间的阱区206作为所述三级管基极。由于自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，第二区欧姆接触区241的尺寸大于第一区欧姆接触区241的尺寸，因此第二区中源漏掺杂区240和漂移区205之间的阱区206作为基极的电阻较小。在绝缘栅双极型晶体管关断的过程中，从集电极层201向流经漂移区205和阱区206的空穴电流不易使得第二区源漏掺杂区240和作为所述基极的第二区的阱区之间的PN结打开，因此使得第二区的抗栓锁效应的能力得到增强，绝缘栅双极型晶体管的反向关断安全工作区增大。
其次，由于第二区源漏掺杂区240的尺寸小于第一区源漏掺杂区240的尺寸，因此第一区栅极结构230对应的阈值电压小于第二区栅极结构230对应的阈值电压。第一区中栅极结构230的数量占据元胞区Ⅰ栅极结构230总数量的大部分，第二区中栅极结构230的数量较少，因而，在保证第一区源漏掺杂区240的尺寸不变的情况下，使得绝缘栅双极型晶体管整体的阈值电压不变。因而使得绝缘栅双极型晶体管的电学性能得到提高。
在一个实施例中，第一区中栅极结构230的数量占据元胞区栅极结构总数量的95％到98％。
本实施例中，自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240的尺寸递减；自所述元胞区Ⅰ到所述边缘区的方向上，第二区的欧姆接触区241的尺寸递增。进一步的好处在于：第二区栅极结构230的阈值电压在自边缘区到元胞区Ⅰ的方向上递减，因此在绝缘栅双极型晶体管关断的过程中，第二区的栅极结构230能够在沿着自边缘区到元胞区Ⅰ的方向上依次关断，延长了第二区绝缘栅双极型晶体管抗栓锁效应的时间。
自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240减小的尺寸相同；自所述元胞区Ⅰ到所述边缘区的方向上，第二区相邻欧姆接触区241增加的尺寸相同。
第二区的源漏掺杂区240具有第一最大尺寸；第二区的欧姆接触区241具有第二最大尺寸。
自所述元胞区Ⅰ到所述边缘区的方向上，相邻第二区栅极结构230之间的源漏掺杂区240的尺寸相同，且第二区栅极结构230一侧的源漏掺杂区240相对于另一侧的源漏掺杂区240减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区Ⅰ到所述边缘区的方向上，第二区相邻欧姆接触区241增加的尺寸为第二最大尺寸的1/3～1/5。
在另一个实施例中，自所述元胞区Ⅰ到所述边缘区的方向上，第二区源漏掺杂区240的尺寸递减，第二区欧姆接触区241的尺寸递增。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种绝缘栅双极型晶体管，其特征在于，包括：
半导体层，所述半导体层包括集电极层和位于集电极层上的体层，所述半导体层具有元胞区和位于元胞区周围的边缘区，所述元胞区包括第一区和位于第一区周围的第二区；
位于元胞区体层中的阱区；
位于元胞区体层中的漂移区，且所述漂移区位于阱区与集电极层之间，所述漂移区的导电类型分别与阱区和集电极层的导电类型相反；
位于元胞区体层中的若干栅极结构，所述栅极结构贯穿阱区且延伸至漂移区中；
位于栅极结构两侧阱区中顶部区域的源漏掺杂区，所述源漏掺杂区的导电类型和阱区的导电类型相反，第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸；
位于阱区中顶部区域的欧姆接触区，所述源漏掺杂区位于栅极结构和欧姆接触区之间，所述欧姆接触区的导电类型和所述阱区的导电类型相同，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。
2.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸减小；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。
3.根据权利要求2所述的绝缘栅双极型晶体管，其特征在于，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸相同；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸相同。
4.根据权利要求3所述的绝缘栅双极型晶体管，其特征在于，第二区的源漏掺杂区具有第一最大尺寸；第二区的欧姆接触区具有第二最大尺寸；自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸为第二最大尺寸的1/3～1/5。
5.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，自所述元胞区到所述边缘区的方向上，第二区源漏掺杂区的尺寸递减，第二区欧姆接触区的尺寸递增。
6.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，所述半导体层还包括缓冲层，所述缓冲层位于所述集电极层和所述体层之间，所述缓冲层的导电类型和所述漂移区的导电类型相同。
7.根据权利要求6所述的绝缘栅双极型晶体管，其特征在于，所述缓冲层中具有缓冲离子；所述漂移区中具有漂移离子；所述缓冲离子的浓度大于所述漂移离子的浓度。
8.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，所述欧姆接触区中具有欧姆接触离子；所述阱区中具有阱离子；所述欧姆接触离子的浓度大于所述阱离子的浓度。
9.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，所述边缘区包括过度区和与过度区邻接的终端保护区，所述过度区位于所述元胞区和所述终端保护区之间；所述绝缘栅双极型晶体管还包括：位于所述过度区体层中的镇流结构；位于所述终端保护区体层中保护结构。
10.一种绝缘栅双极型晶体管的形成方法，其特征在于，包括：
提供半导体层，所述半导体层包括集电极层和位于集电极层上的体层，所述半导体层具有元胞区和位于元胞区周围的边缘区，所述元胞区包括第一区和位于第一区周围的第二区；
在所述元胞区体层中形成阱区、漂移区和若干栅极结构，所述漂移区位于阱区与集电极层之间，所述漂移区的导电类型分别与阱区和集电极层的导电类型相反，所述栅极结构贯穿阱区且延伸至漂移区中；
在所述阱区中顶部区域形成源漏掺杂区和欧姆接触区，所述源漏掺杂区位于栅极结构两侧，且所述源漏掺杂区位于栅极结构和欧姆接触区之间，所述源漏掺杂区的导电类型和阱区的导电类型相反，第二区源漏掺杂区的尺寸小于第一区源漏掺杂区的尺寸，所述欧姆接触区的导电类型和阱区的导电类型相同，第二区欧姆接触区的尺寸大于第一区欧姆接触区的尺寸。
11.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，形成所述源漏掺杂区后，形成所述欧姆接触区；或者，形成所述欧姆接触区后，形成所述源漏掺杂区。
12.根据权利要求11所述的绝缘栅双极型晶体管的形成方法，其特征在于，形成所述源漏掺杂区的方法包括：在所述半导体层上形成图形化的第一掩膜层，第一掩膜层覆盖边缘区且暴露出栅极结构两侧的部分阱区；以所述第一掩膜层为掩膜，对所述阱区的顶部区域进行第一离子注入，形成源漏掺杂区；进行第一离子注入后，去除第一掩膜层。
13.根据权利要求11所述的绝缘栅双极型晶体管的形成方法，其特征在于，形成所述欧姆接触区的方法包括：在所述半导体层上形成图形化的第二掩膜层，第二掩膜层覆盖边缘区且暴露出栅极结构两侧的部分阱区；以所述第二掩膜层为掩膜，对所述阱区的顶部区域进行第二离子注入，形成欧姆接触区；进行第二离子注入后，去除第二掩膜层。
14.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区的尺寸减小；自所述元胞区到所述边缘区的方向上，第二区欧姆接触区的尺寸递增。
15.根据权利要求14所述的绝缘栅双极型晶体管的形成方法，其特征在于，自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸相同；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸相同。
16.根据权利要求15所述的绝缘栅双极型晶体管的形成方法，其特征在于，第二区的源漏掺杂区具有第一最大尺寸；第二区的欧姆接触区具有第二最大尺寸；自所述元胞区到所述边缘区的方向上，相邻第二区栅极结构之间的源漏掺杂区的尺寸相同，且第二区栅极结构一侧的源漏掺杂区相对于另一侧的源漏掺杂区减小的尺寸为第一最大尺寸的1/3～1/5；自所述元胞区到所述边缘区的方向上，第二区相邻欧姆接触区增加的尺寸为第二最大尺寸的1/3～1/5。
17.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，自所述元胞区到所述边缘区的方向上，第二区源漏掺杂区的尺寸递减，第二区欧姆接触区的尺寸递增。
18.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，所述欧姆接触区中具有欧姆接触离子；所述阱区中具有阱离子；所述欧姆接触离子的浓度大于所述阱离子的浓度。
19.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，所述半导体层还包括缓冲层，所述缓冲层位于所述集电极层和所述体层之间，所述缓冲层的导电类型和所述漂移区的导电类型相同。
20.根据权利要求10所述的绝缘栅双极型晶体管的形成方法，其特征在于，所述边缘区包括过度区和与过度区邻接的终端保护区，所述过度区位于所述元胞区和所述终端保护区之间；所述绝缘栅双极型晶体管的形成方法还包括：在形成所述栅极结构之前，在所述过度区体层中形成镇流结构，在所述终端保护区体层中形成保护结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540223A (zh) * 2020-04-22 2021-10-22 力晶积成电子制造股份有限公司 绝缘栅极场效双极性晶体管及其制造方法
CN113644133A (zh) * 2021-07-28 2021-11-12 矽臻智诚半导体科技(上海)有限公司 一种半导体器件及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145717B2 (en) * 2018-10-01 2021-10-12 Pakal Technologies, Inc. Cellular insulated gate power device with edge design to prevent failure near edge
CN111180511A (zh) * 2020-01-03 2020-05-19 深圳市瑞联升科技有限公司 一种绝缘闸双极晶体管与整流器之整合结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0755076A2 (en) * 1995-07-21 1997-01-22 Mitsubishi Denki Kabushiki Kaisha Vertical MOS semiconductor with recessed gate and method of manufacturing the same
US5970344A (en) * 1997-08-26 1999-10-19 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers
US20040089895A1 (en) * 2001-10-15 2004-05-13 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
JP2008171891A (ja) * 2007-01-09 2008-07-24 Toyota Motor Corp 半導体装置とその製造方法
CN102024812A (zh) * 2009-09-16 2011-04-20 三菱电机株式会社 半导体装置及其制造方法
US20160020308A1 (en) * 2014-07-18 2016-01-21 International Rectifier Corporation Edge Termination Structure Having a Termination Charge Region Below a Recessed Field Oxide Region

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5040240B2 (ja) * 2006-09-29 2012-10-03 三菱電機株式会社 絶縁ゲート型半導体装置
US8314462B2 (en) * 2009-07-28 2012-11-20 Cree, Inc. Semiconductor devices including electrodes with integrated resistances
CN103329268B (zh) * 2011-03-17 2016-06-29 富士电机株式会社 半导体器件及制造其的方法
CN104145342B (zh) * 2012-03-16 2017-05-24 富士电机株式会社 半导体装置
US9209109B2 (en) * 2013-07-15 2015-12-08 Infineon Technologies Ag IGBT with emitter electrode electrically connected with an impurity zone
JP5918288B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
DE102015118524B4 (de) * 2015-10-29 2022-01-27 Infineon Technologies Ag Halbleiterbauelement mit isoliertem Gate mit sanftem Schaltverhalten und Verfahren zu dessen Herstellung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0755076A2 (en) * 1995-07-21 1997-01-22 Mitsubishi Denki Kabushiki Kaisha Vertical MOS semiconductor with recessed gate and method of manufacturing the same
US5970344A (en) * 1997-08-26 1999-10-19 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers
US20040089895A1 (en) * 2001-10-15 2004-05-13 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
JP2008171891A (ja) * 2007-01-09 2008-07-24 Toyota Motor Corp 半導体装置とその製造方法
CN102024812A (zh) * 2009-09-16 2011-04-20 三菱电机株式会社 半导体装置及其制造方法
US20160020308A1 (en) * 2014-07-18 2016-01-21 International Rectifier Corporation Edge Termination Structure Having a Termination Charge Region Below a Recessed Field Oxide Region

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540223A (zh) * 2020-04-22 2021-10-22 力晶积成电子制造股份有限公司 绝缘栅极场效双极性晶体管及其制造方法
CN113540223B (zh) * 2020-04-22 2023-11-10 力晶积成电子制造股份有限公司 绝缘栅极场效双极性晶体管及其制造方法
CN113644133A (zh) * 2021-07-28 2021-11-12 矽臻智诚半导体科技(上海)有限公司 一种半导体器件及其制备方法
CN113644133B (zh) * 2021-07-28 2023-09-05 清纯半导体(宁波)有限公司 一种半导体器件及其制备方法

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