CN103531586B - 一种功率半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及半导体技术，具体的说是涉及一种功率半导体器件及其制造方法。本发明的一种功率半导体器件，其特征在于将第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7、低压PMOS器件8和低压NPN器件9集成于同一芯片上。本发明的有益效果为，衬底10上实现nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成，为高压器件提供了低阻的导电通道，提高器件的电导率，大大降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明尤其适用于功率半导体器件及其制造。

Description

一种功率半导体器件及其制造方法

技术领域

本发明涉及半导体技术，具体的说是涉及一种功率半导体器件及其制造方法。

背景技术

横向高压器件由于漏极、栅极、源极都在芯片表面，易于通过内部连接与低压信号电路集成，被广泛应用于高压功率集成电路中。但由于横向DMOS器件的比导通电阻（Specificon-resistance,R_on,sp）与器件击穿电压（BreakdownVoltage,BV）存在R_on,sp∝BV^2.3～2.6的关系，使得器件在高压应用时，导通电阻急剧上升，这就限制了横向高压DMOS器件在高压功率集成电路中的应用，尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题，J.A.APPLES等人提出了RESURF（ReducedSURfaceField）降低表面场技术，被广泛应用于高压器件的设计中。基于RESURF耐压原理，本发明提出一种功率半导体器件及其制备方法，能够在同一芯片上同时集成六类高压nLDMOS、低压NMOS、低压PMOS和低压NPN等半导体器件，其中，所集成的高压半导体器件与常规具有降场层的高压半导体器件相比，在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。所述制备方法简单，工艺难度相对较低。

发明内容

本发明所要解决的，就是提出一种在同一芯片上同时集成多类高压nLDMOS、低压NMOS、低压PMOS和低压NPN等半导体器件。

本发明解决上述技术问题所采用的技术方案是：一种功率半导体器件，包括半导体衬底10，其特征在于，所述半导体衬底10中集成了多个高压nLDMOS器件以及低压NMOS器件7、低压PMOS器件8和低压NPN器件9；多个高压nLDMOS器件之间通过金属前介质11和场氧化层51相互隔离；低压NMOS器件7、低压PMOS器件8和低压NPN器件9之间通过金属前介质11和场氧化层51相互隔离；低压NMOS器件7和相邻的高压nLDMOS器件间通过金属前介质11和场氧化层51相互隔离，所述金属前介质11设置在场氧化层51的上表面；所述多个高压nLDMOS器件至少包括6类高压nLDMOS器件。

具体的，所述半导体衬底10为N型半导体衬底或P型半导体衬底。

具体的，所述多个高压nLDMOS器件包括6类高压nLDMOS器件，分别为第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5和第六类高压nLDMOS器件6；

所述第一类高压nLDMOS器件1包括P型体区31、n型漂移区21、n⁺漏区82、源极金属901和漏极金属902，P型体区31中设置有p⁺阱接触区71和n⁺源区81，n型漂移区21中设置有n型重掺杂层201、n型埋层211和p型降场层301，所述n型重掺杂层201设置在p型降场层301的上表面，n型埋层211设置p型降场层301的下表面；

所述第二类高压nLDMOS器件2包括P型体区32、n型漂移区22、n⁺漏区84、源极金属903和漏极金属904，P型体区32中设置有p⁺阱接触区72和n⁺源区83，n型漂移区22中设置有p型降场层302和n型埋层212，所述n型埋层212设置在p型降场层302的下表面；

所述第三类高压nLDMOS器件3包括P型体区33、n型漂移区23、n⁺漏区86、源极金属905和漏极金属906，P型体区33中设置有p⁺阱接触区73和n⁺源区85，n型漂移区23中设置有p型降场层303、n型重掺杂层202和n型埋层213，所述n型重掺杂层202设置在p型降场层303上方且n型重掺杂层202分为多段，所述n型埋层213设置在p型降场层（303）下方且n型埋层213分为多段；

所述第四类高压nLDMOS器件4包括P型体区34、n型漂移区24、n⁺漏区88、源极金属907和漏极金属908，P型体区34中设置有p⁺阱接触区74和n⁺源区87，所述n型漂移区24中设置有p型降场层304和n型埋层214，所述n型埋层214设置在p型降场层304的下方且n型埋层214分为多段；

所述第五类高压nLDMOS器件5包括P型体区35、n型漂移区25、n⁺漏区810、源极金属909和漏极金属910，P型体区35中设置有p⁺阱接触区75和n⁺源区89，所述n⁺漏区810设置在n型漂移区25中；

所述第六类高压nLDMOS器件6包括P型体区36、n型漂移区26、n⁺漏区812、源极金属911和漏极金属912，P型体区36中设置有p⁺阱接触区76和n⁺源区811，所述n⁺漏区810设置在n型漂移区25中，第六类高压nLDMOS器件6中不包含场氧化层。

具体的，所述第一类高压nLDMOS器件1中还包括p型埋层12，所述p型埋层12设置在P型体区31的下表面；第二类高压nLDMOS器件2中还包括p型埋层13，所述p型埋层13设置在P型体区32的下表面；第三类高压nLDMOS器件3中还包括p型埋层14，所述p型埋层14设置在P型体区33的下表面；第四类高压nLDMOS器件4中还包括p型埋层15，所述p型埋层15设置在P型体区34的下表面；第五类高压nLDMOS器件5中还包括p型埋层16，所述p型埋层16设置在P型体区35的下表面；和第六类高压nLDMOS器件6中还包括p型埋层17，所述p型埋层17设置在P型体区36的下表面。

p型埋层可以降低n⁺源区、p型体区和n型漂移区阱构成的NPN寄生三极管的电阻，防止寄生三极管开启，改善高压器件的安全工作区。

具体的，在第一类高压nLDMOS器件1中，p型埋层12和P型体区31为设置在n型漂移区21中；在第二类高压nLDMOS器件2中p型埋层13和P型体区32为设置在n型漂移区22中；在第三类高压nLDMOS器件3中p型埋层14和P型体区33为设置在n型漂移区23中；在第四类高压nLDMOS器件4中p型埋层15和P型体区34为设置在n型漂移区24中；在第五类高压nLDMOS器件5中p型埋层16和P型体区35为设置在n型漂移区25中；在第六类高压nLDMOS器件6中p型埋层17和P型体区36设置在n型漂移区26中。

一种功率半导体器件的制造方法，其特征在于，包括以下步骤：

第一步：采用光刻和离子注入工艺，在p型衬底10中注入n型杂质，扩散依次形成相互独立的n型漂移区21至n型漂移区28；所述的p型衬底电阻率10～200欧姆·厘米，n型杂质注入剂量1E12cm^-2～1E13cm^-2；

第二步：采用光刻和离子注入工艺，在p型衬底10中注入p型杂质，依次扩散形成p型阱31至p型阱38，所述p型阱31至p型阱38分别依次与n型漂移区21至n型漂移区28相对应，p型杂质注入剂量为1E12cm^-2～5E13cm^-2；

第三步，在p型衬底10上表面形成场氧化层51；

第四步，采用光刻和离子注入工艺，在p型衬底10上注入p型杂质，依次形成p型埋层12至p型埋层18；p型埋层12至p型埋层18分别位于p型阱31至p型阱38的下表面，在n型漂移区21至n型漂移区28中注入p型杂质依次分别形成p型降场层301至p型降场层304；所述的p型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第五步，采用光刻和离子注入工艺，在n型漂移区21和n型漂移区23中注入n型杂质，分别形成n型重掺杂层201和n型重掺杂层202，n型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第六步，采用光刻和离子注入工艺，在n型漂移区阱21至n型漂移区阱24中分别注入n型杂质，依次分别形成n型埋层211至n型埋层214，n型杂质注入剂量为5E11cm^-2～5E12cm^-2；

第七步，分别形成第一类型高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7和低压PMOS器件8的栅氧化层41至栅氧化层48，栅氧化层厚度为7nm～100nm；

第八步，形成第一类高压nLDMOS器件1的多晶硅栅61和多晶硅场板62、第二类高压nLDMOS器件2的多晶硅栅63和多晶硅场板64、第三类高压nLDMOS器件3的多晶硅栅65和多晶硅场板66、第四类高压nLDMOS器件4的多晶硅栅67和多晶硅场板68、第五类高压nLDMOS器件5的多晶硅栅69），第六类高压nLDMOS器件6的多晶硅栅610，低压NMOS器件7的多晶硅栅611和低压PMOS器件8的多晶硅栅612，多晶硅栅方块电阻值为10～40欧姆/方块；

第九步，先后注入n型（或p型）杂质和p型（或n型）杂质形成第一类高压nLDMOS器件1的n⁺源区81、第一类高压nLDMOS器件2的p⁺阱接触区71、第一类高压nLDMOS器件1的n⁺漏区82、第二类高压nLDMOS器件2的n⁺源区83、第二类高压nLDMOS器件2的p⁺阱接触区72、第二类高压nLDMOS器件2的n⁺漏区84、第三类高压nLDMOS器件3的n⁺源区85、第三类高压nLDMOS器件3的p⁺阱接触区73、第三类高压nLDMOS器件3的n⁺漏区86、第四类高压nLDMOS器件4的n⁺源区87、第四类高压nLDMOS器件4的p⁺阱接触区74、第四类高压nLDMOS器件4的n⁺漏区88、第五类高压nLDMOS器件5的n⁺源区89、第五类高压nLDMOS器件5的p⁺阱接触区75、第五类高压nLDMOS器件5的n⁺漏区810、第六类高压nLDMOS器件6的n⁺源区811、第六类高压nLDMOS器件6的p⁺阱接触区76、第六类高压nLDMOS器件6的n⁺漏区812、低压NMOS器件7的n⁺源区813、低压NMOS器件7的p⁺阱接触区77、低压NMOS器件7的n⁺漏区814、低压PMOS器件8的p⁺源区78、低压PMOS器件8的n⁺阱接触区815、低压PMOS器件8的p⁺漏区79、低压NPN器件9的集电极n⁺区816，低压NPN器件9的基极p⁺接触区710，低压NPN器件9的发射极n⁺区817，n型杂质和p型杂质注入剂量1E15cm^-2～2E16cm^-2；

第十步，淀积形成金属前介质11；

第十一步，形成第一类高压nLDMOS器件1的源极金属901和漏极金属902，第二类高压nLDMOS器件2的源极金属903和漏极金属904，第三类高压nLDMOS器件3的源极金属905和漏极金属906，第四类高压nLDMOS器件4的源极金属907和漏极金属908，第五类高压nLDMOS器件5的源极金属909和漏极金属910，第六类高压nLDMOS器件6的源极金属911和漏极金属912，低压NMOS器件7的源极金属913和漏极金属914，低压PMOS器件8的源极金属915和漏极金属916，低压NPN器件9的集电极金属917、基极金属918和发射极金属919。

本发明的有益效果为，在衬底10上实现nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成，由于n型重掺杂层201、202和n型埋层211～214被n型漂移区阱21～24包围，器件正向导通时，n型重掺杂层201、202和n型埋层211～214增加了漂移区中多数载流子，为高压器件提供了低阻的导电通道，提高器件的电导率，大大降低了高压器件的比导通电阻，从而降低芯片的制造成本；与常规具有降场层的高压半导体器件相比，本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）；本发明的六类nLDMOS器件还具有高耐压和低比导通电阻等特点。

附图说明

图1是本发明的一种功率半导体器件的结构示意图；

图2是本发明的另一种功率半导体器件的结构示意图；

图3是具有降场层结构的传统功率半导体器件击穿时的电势线分布图；

图4是本发明的一种功率半导体器件穿时的电势线分布图；

图5是栅源电压Vgs=6V时，具有降场层结构的传统功率半导体器件和本发明提供的一种功率半导体器件在线性区时漏源电流与漏源电压的关系曲线示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明所述的一种功率半导体器件，如图1所示，包括集成于同一芯片上的第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7、低压PMOS器件8和低压NPN器件9。

所述第一类高压nLDMOS器件1直接做在p型衬底10中，n型重掺杂层201位于场氧化层51下、n型埋层211位于p型降场层301下方、被n型漂移区阱21包围；p型降场层301位于n型重掺杂层201下方；n⁺漏区82处于漏极金属902下、被n型漂移区阱21包围；n⁺源区81和p⁺阱接触区71并排处于源极金属901下、被p型体区31包围；多晶硅栅61部分处于栅氧化层41上、部分处于场氧化层51上；源极金属901、漏极金属902和多晶硅栅61之间通过金属前介质11相互隔离；

所述第二类高压nLDMOS器件2直接做在p型衬底10中，n型埋层212位于p型降场层302下方、被n型漂移区阱22包围；p型降场层302位于n型埋层212上方；n⁺漏区84处于漏极金属904下、被n型漂移区阱22包围；n⁺源区83和p⁺阱接触区73并排处于源极金属903下、被p型体区32包围；多晶硅栅63部分处于栅氧化层42上、部分处于场氧化层51上；源极金属903、漏极金属904和多晶硅栅63之间通过金属前介质11相互隔离；

所述第三类高压nLDMOS器件3直接做在p型衬底10中，分段的n型重掺杂层202位于场氧化层51下、分段的n型埋层213位于p型降场层303下方、被n型漂移区阱23包围；p型降场层303位于n型重掺杂层202下方；n⁺漏区86处于漏极金属906下、被n型漂移区阱23包围；n⁺源区85和p⁺阱接触区73并排处于源极金属905下、被p型体区33包围；多晶硅栅65部分处于栅氧化层43上、部分处于场氧化层51上；源极金属905、漏极金属（906）和多晶硅栅65之间通过金属前介质11相互隔离；

所述第四类高压nLDMOS器件4做在p型衬底10中，分段的n型埋层214位于p型降场层304下方、被n型漂移区阱24包围；n⁺漏区88处于漏极金属908下、被n型漂移区阱24包围；n⁺源区87和p⁺阱接触区74并排处于源极金属907下、被p型体区34包围；多晶硅栅67部分处于栅氧化层44上、部分处于场氧化层51上；源极金属907、漏极金属908和多晶硅栅67之间通过金属前介质11相互隔离；

所述第五类高压nLDMOS器件5做在p型衬底10中，n⁺漏区810处于漏极金属910下、被n型漂移区阱25包围；n⁺源区89和p⁺阱接触区75并排处于源极金属909下、被p型体区35包围；多晶硅栅69部分处于栅氧化层45上、部分处于场氧化层51上；源极金属909、漏极金属910和多晶硅栅69直接通过金属前介质11相互隔离；

所述第六类高压nLDMOS器件6做在p型衬底10中，n⁺漏区812处于漏极金属912下、被n型漂移区阱26包围；n⁺源区811和p⁺阱接触区76并排处于源极金属911下、被p型体区36包围；多晶硅栅610处于栅氧化层46上；源极金属911、漏极金属912和多晶硅栅610之间通过金属前介质11相互隔离；

所述低压NMOS器件7做在p型阱37中，p型阱37被衬底10包围，其n⁺漏区814处于漏极金属914下、被p型阱37包围；n⁺源区813和p⁺阱接触区77并排处于源极金属913下、被p型阱37包围；多晶硅栅611处于栅氧化层47上、金属前介质11下；多晶硅栅611、源极金属913和漏极金属914通过金属前介质11相互隔离；

所述低压PMOS器件8做在n漂移区阱27中，p⁺漏区79处于漏极金属916下、被n型漂移区阱27包围，所述p⁺源区78和n⁺阱接触区815并排处于源极金属915下、被n型漂移区阱27包围，所述多晶硅栅612处于栅氧化层48上、金属前介质11下，所述多晶硅栅612、源极金属915和漏极金属916通过金属前介质11相互隔离；

所述低压NPN器件9做在p型衬底10中，集电区n型阱28置于p型衬底10中，所述基区p型阱38被集电区n型阱28包围，所述基极p⁺接触区710位于基极金属918下、被基区p阱38包围，所述发射极n⁺区817位于发射极金属919下、被基区p型阱38包围，所述集电极n⁺区816位于集电极金属917下、被n型漂移区阱28包围，集电极金属917、基极金属918和发射极金属919通过金属前介质11相互隔离。

所述的功率半导体器件中，在第一类高压nLDMOS器件1的n漂移区阱21中引入n型重掺杂层201和n型埋层211、在第二类高压nLDMOS器件2的n型漂移区阱22中引入n型埋层212、在第三类高压nLDMOS器件3的n型漂移区阱23中引入分段的n型重掺杂层202和n型埋层213、在第四类高压nLDMOS器件4的n型漂移区阱24中引入分段的n型埋层214；开态时，n型重掺杂层201、202和n型埋层211～214分别为高压器件提供表面和体内低阻电流通道，从而降低器件的比导通电阻，缓解耐压和比导通电阻的矛盾关系。

第一类高压nLDMOS器件1、第二类nLDMOS器件2、第三类nLDMOS器件3、第四类nLDMOS器件4、第五类nLDMOS器件5、第六类nLDMOS器件6、低压NMOS器件7还可以具有p型埋层12～18，p型埋层12～18分别位于p型体区31～37与衬底10之间；p型埋层可以降低n⁺源区、p型体区和n型漂移区阱构成的NPN寄生三极管的电阻，防止寄生三极管开启，改善高压器件的安全工作区。

第一类nLDMOS器件1、第二类nLDMOS器件2、第三类nLDMOS器件3和第四类nLDMOS器件4还可以具有多晶硅场板62、64、66、68，多晶硅场板62、64、66、68位于场氧化层51上方、分别与漏极金属902、904、906、908相连；多晶硅场板可以优化器件表面电场分布，进一步提高器件的击穿电压。

p型体区31～36还可以被n型漂移区阱21～26包围，形成隔离的第一类nLDMOS器件1、第二类nLDMOS器件2、第三类nLDMOS器件3、第四类nLDMOS器件4、第五类nLDMOS器件5和第六nLDMOS器件6。

本发明的功率半导体器件的制造方法包括以下步骤：

第一步，采用光刻和离子注入工艺，在p型衬底10中注入n型杂质，扩散形成n型漂移区阱21～28；所述的p型衬底电阻率10～200欧姆·厘米，n型杂质注入剂量1E12cm^-2～1E13cm^-2；

第二步，采用光刻和离子注入工艺，在p型衬底10中注入p型杂质，扩散形成p型阱31～38，p型杂质注入剂量为1E12cm^-2～5E13cm^-2；

第三步，形成场氧化层51；

第四步，采用光刻和离子注入工艺，在p型衬底10上注入p型杂质，形成p型埋层12～18；在n型漂移区阱21～24中注入p型杂质形成p型降场层301～304；所述的p型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第五步，采用光刻和离子注入工艺，在n型漂移区阱21、23中注入n型杂质，形成n型重掺杂层201、202，n型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第六步，采用光刻和离子注入工艺，在n型漂移区阱21～24中注入n型杂质，形成n型埋层211～214，n型杂质注入剂量为5E11cm^-2～5E12cm^-2；

第七步，形成第一类型高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7和低压PMOS器件8的栅氧化层41～48，栅氧化层厚度为7nm～100nm；

第八步，形成第一类高压nLDMOS器件1的多晶硅栅61和多晶硅场板62、第二类高压nLDMOS器件2的多晶硅栅63和多晶硅场板64、第三类高压nLDMOS器件3的多晶硅栅65和多晶硅场板66、第四类高压nLDMOS器件4的多晶硅栅67和多晶硅场板68、第五类高压nLDMOS器件5的多晶硅栅69，第六类高压nLDMOS器件6的多晶硅栅610，低压NMOS器件7的多晶硅栅611和低压PMOS器件8的多晶硅栅612，多晶硅栅方块电阻值为10～40欧姆/方块；

第九步，先后注入n型（或p型）杂质和p型（或n型）杂质形成第一类高压nLDMOS器件1的n⁺源区81、第一类高压nLDMOS器件2的p⁺阱接触区71、第一类高压nLDMOS器件1的n⁺漏区82、第二类高压nLDMOS器件2的n⁺源区83、第二类高压nLDMOS器件2的p⁺阱接触区72、第二类高压nLDMOS器件2的n⁺漏区84、第三类高压nLDMOS器件3的n⁺源区85、第三类高压nLDMOS器件3的p⁺阱接触区73、第三类高压nLDMOS器件3的n⁺漏区86、第四类高压nLDMOS器件4的n⁺源区87、第四类高压nLDMOS器件4的p⁺阱接触区74、第四类高压nLDMOS器件4的n⁺漏区88、第五类高压nLDMOS器件5的n⁺源区89、第五类高压nLDMOS器件5的p⁺阱接触区75、第五类高压nLDMOS器件5的n⁺漏区810、第六类高压nLDMOS器件6的n⁺源区811、第六类高压nLDMOS器件6的p⁺阱接触区76、第六类高压nLDMOS器件6的n⁺漏区812、低压NMOS器件7的n⁺源区813、低压NMOS器件7的p⁺阱接触区77、低压NMOS器件7的n⁺漏区814、低压PMOS器件8的p⁺源区78、低压PMOS器件8的n⁺阱接触区815、低压PMOS器件8的p⁺漏区79、NPN器件9的集电极n⁺区816，NPN器件9的基极p⁺接触区710，NPN器件9的发射极n⁺区817，n型杂质和p型杂质注入剂量1E15cm^-2～2E16cm^-2；

第十步，淀积形成金属前介质11；

第十一步，形成第一类高压nLDMOS器件1的源极金属901和漏极金属902，第二类高压nLDMOS器件2的源极金属903和漏极金属904，第三类高压nLDMOS器件3的源极金属905和漏极金属906，第四类高压nLDMOS器件4的源极金属907和漏极金属908，第五类高压nLDMOS器件5的源极金属909和漏极金属910，第六类高压nLDMOS器件6的源极金属911和漏极金属912，低压NMOS器件7的源极金属913和漏极金属914，低压PMOS器件8的源极金属915和漏极金属916，NPN器件9的集电极金属917、基极金属918和发射极金属919。

其中，工艺步骤中的第三步形成场氧化层51可以在p型埋层12～18和p型降场层301～304形成之前完成，也可以在n型重掺杂层201、202和n型埋层211～214形成之后完成。场氧化层51的热氧化时间较长，如果在n型重掺杂层201、202和n型埋层211～214形成之后完成，将大大影响p型降场层301～304、n型重掺杂层201、202和n型埋层211～214的扩散，从而影响器件性能，因此场氧化层51在重掺杂区形成之前完成，器件效果更好。

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以图1中第一类高压nLDMOS器件1为实施例，并和传统结构对比，对本发明作进一步详细说明。

第一类高压nLDMOS器件1直接做在p型衬底10中，在n型漂移区阱21中注入n型重掺杂层201和n型埋层211，为n型漂移区21引入大量多数载流子，当器件导通时，为器件提供低阻的电流通道，从而减小器件的导通电阻。器件耐压时，p型衬底10和p降场层301辅助耗尽n漂移区21，提高器件的击穿电压。而且金属场板和多晶硅场板的引入可以调制漂移区21表面的电场分布，从而进一步增加器件耐压。因此，本发明提供的结构能够有效地缓解横向高压器件的耐压和比导通电阻之间的矛盾关系，降低器件的导通损耗。

如图3所示，是传统功率半导体器件击穿时的电势分布图；图4是本发明提供的功率半导体器件击穿时的电势分布图。该图通过二维工艺仿真软件Tsuprem4获得，其中，n型漂移区21长度为67微米、注入剂量为4e12cm^-2、能量为150Kev，传统结构p型降场层注入剂量为2.8e12cm^-2、能量为1150Kev，本发明结构n型重掺杂层201的注入剂量为1e12cm^-2、能量1200Kev，n型埋层211的注入剂量为5e11cm^-2、能量2000Kev，p型降场层201注入剂量为4.3e12cm^-2、能量为1150Kev。如图所示，相邻电势线的电势差为10V，仿真结果显示，本发明提供的功率半导体器件耐压为804V，传统结构的耐压为800V。

图5是在栅源电压Vgs=6V时，具有降场层结构的传统功率半导体器件和本发明提供的一种功率半导体器件在线性区时漏源电流与漏源电压的关系曲线示意图。图中，虚线为具有降场层结构的传统功率半导体器件的漏源电流与漏源电压关系曲线，实线为本发明提供的一种功率半导体器件的漏源电流与漏源电压关系曲线。由图可知，在漏源电压Vds=10V时，现有的具有降场层结构的横向高压DMOS器件的电流为43.5μA/μm；仿真结果表明本发明提供的器件电流为56.1μA/μm，电流能力较传统结构提高了将近29%。

本发明在p型衬底10上制备功率半导体器件，通过在n型漂移区阱21、23中引入n型重掺杂层201、202，在n型漂移区阱21～24中引入n型埋层211～214，为横向高压器件提供低阻导电通道，极大地降低了高压器件的比导通电阻，缓解耐压和比导通电阻之间的矛盾关系，从而降低芯片的制造成本。本发明中，p型衬底10电阻率10～200欧姆·厘米、n型漂移区阱21～28结深2微米～12微米、p型埋层12～18厚度为0.5微米～5微米、p型降场层301～304厚度为0.5～5微米、n型重掺杂层201、202为0.5微米～5微米、n型埋层211～214为0.5微米～5微米、p型阱31～38结深0.5微米～6微米、栅氧化层41～48厚度7nm～100nm。在单晶衬底实现高压nLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件的单片集成，包括：100V～1200V的第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3和第四类高压nLDMOS器件4，40V～120V的第五类高压nLDMOS器件5，10V～60V的第六类高压nLDMOS器件6，满足高压功率集成电路对高压功率器件的要求。

Claims (5)

1.一种功率半导体器件，包括半导体衬底(10)，其特征在于，所述半导体衬底(10)中集成了多个高压nLDMOS器件以及低压NMOS器件(7)、低压PMOS器件(8)和低压NPN器件(9)；多个高压nLDMOS器件之间通过金属前介质(11)和场氧化层(51)相互隔离；低压NMOS器件(7)、低压PMOS器件(8)和低压NPN器件(9)之间通过金属前介质(11)和场氧化层(51)相互隔离；低压NMOS器件(7)和相邻的高压nLDMOS器件间通过金属前介质(11)和场氧化层(51)相互隔离，所述金属前介质(11)设置在场氧化层(51)的上表面；所述多个高压nLDMOS器件包括6类高压nLDMOS器件，分别为第一类高压nLDMOS器件(1)、第二类高压nLDMOS器件(2)、第三类高压nLDMOS器件(3)、第四类高压nLDMOS器件(4)、第五类高压nLDMOS器件(5)和第六类高压nLDMOS器件(6)；

所述第一类高压nLDMOS器件(1)包括P型体区(31)、n型漂移区(21)、n⁺漏区(82)、源极金属(901)和漏极金属(902)，P型体区(31)中设置有p⁺阱接触区(71)和n⁺源区(81)，n型漂移区(21)中设置有n型重掺杂层(201)、n型埋层(211)和p型降场层(301)，所述n型重掺杂层(201)设置在p型降场层(301)的上表面，n型埋层(211)设置p型降场层(301)的下表面；

所述第二类高压nLDMOS器件(2)包括P型体区(32)、n型漂移区(22)、n⁺漏区(84)、源极金属(903)和漏极金属(904)，P型体区(32)中设置有p⁺阱接触区(72)和n⁺源区(83)，n型漂移区(22)中设置有p型降场层(302)和n型埋层(212)，所述n型埋层(212)设置在p型降场层(302)的下表面；

所述第三类高压nLDMOS器件(3)包括P型体区(33)、n型漂移区(23)、n⁺漏区(86)、源极金属(905)和漏极金属(906)，P型体区(33)中设置有p⁺阱接触区(73)和n⁺源区(85)，n型漂移区(23)中设置有p型降场层(303)、n型重掺杂层(202)和n型埋层(213)，所述n型重掺杂层(202)设置在p型降场层(303)上方且n型重掺杂层(202)分为多段，所述n型埋层(213)设置在p型降场层(303)下方且n型埋层(213)分为多段；

所述第四类高压nLDMOS器件(4)包括P型体区(34)、n型漂移区(24)、n⁺漏区(88)、源极金属(907)和漏极金属(908)，P型体区(34)中设置有p⁺阱接触区(74)和n⁺源区(87)，所述n型漂移区(24)中设置有p型降场层(304)和n型埋层(214)，所述n型埋层(214)设置在p型降场层(304)的下方且n型埋层(214)分为多段；

所述第五类高压nLDMOS器件(5)包括P型体区(35)、n型漂移区(25)、n⁺漏区(810)、源极金属(909)和漏极金属(910)，P型体区(35)中设置有p⁺阱接触区(75)和n⁺源区(89)，所述n⁺漏区(810)设置在n型漂移区(25)中；

所述第六类高压nLDMOS器件(6)包括P型体区(36)、n型漂移区(26)、n⁺漏区(812)、源极金属(911)和漏极金属(912)，P型体区(36)中设置有p⁺阱接触区(76)和n⁺源区(811)，所述n⁺漏区(810)设置在n型漂移区(25)中，第六类高压nLDMOS器件(6)中不包含场氧化层。

2.根据权利要求1所述的一种功率半导体器件，其特征在于，所述半导体衬底(10)为N型半导体衬底或P型半导体衬底。

3.根据权利要求1所述的一种功率半导体器件，其特征在于，所述第一类高压nLDMOS器件(1)中还包括p型埋层(12)，所述p型埋层(12)设置在P型体区(31)的下表面；第二类高压nLDMOS器件(2)中还包括p型埋层(13)，所述p型埋层(13)设置在P型体区(32)的下表面；第三类高压nLDMOS器件(3)中还包括p型埋层(14)，所述p型埋层(14)设置在P型体区(33)的下表面；第四类高压nLDMOS器件(4)中还包括p型埋层(15)，所述p型埋层(15)设置在P型体区(34)的下表面；第五类高压nLDMOS器件(5)中还包括p型埋层(16)，所述p型埋层(16)设置在P型体区(35)的下表面；和第六类高压nLDMOS器件(6)中还包括p型埋层(17)，所述p型埋层(17)设置在P型体区(36)的下表面。

4.根据权利要求3所述的一种功率半导体器件，其特征在于，在第一类高压nLDMOS器件(1)中，p型埋层(12)和P型体区(31)为设置在n型漂移区(21)中；在第二类高压nLDMOS器件(2)中p型埋层(13)和P型体区(32)为设置在n型漂移区(22)中；在第三类高压nLDMOS器件(3)中p型埋层(14)和P型体区(33)为设置在n型漂移区(23)中；在第四类高压nLDMOS器件(4)中p型埋层(15)和P型体区(34)为设置在n型漂移区(24)中；在第五类高压nLDMOS器件(5)中p型埋层(16)和P型体区(35)为设置在n型漂移区(25)中；在第六类高压nLDMOS器件(6)中p型埋层(17)和P型体区(36)设置在n型漂移区(26)中。

5.一种功率半导体器件的制造方法，其特征在于，包括以下步骤：

第一步：采用光刻和离子注入工艺，在p型衬底(10)中注入n型杂质，扩散依次形成相互独立的n型漂移区(21)至n型漂移区(28)；所述的p型衬底电阻率10～200欧姆·厘米，n型杂质注入剂量1E12cm^-2～1E13cm^-2；

第二步：采用光刻和离子注入工艺，在p型衬底(10)中注入p型杂质，依次扩散形成p型阱(31)至p型阱(38)，所述p型阱(31)至p型阱(38)分别依次与n型漂移区(21)至n型漂移区(28)相对应，p型杂质注入剂量为1E12cm^-2～5E13cm^-2；

第三步，在p型衬底(10)上表面形成场氧化层(51)；

第四步，采用光刻和离子注入工艺，在p型衬底(10)上注入p型杂质，依次形成p型埋层(12)至p型埋层(18)；p型埋层(12)至p型埋层(18)分别位于p型阱(31)至p型阱(38)的下表面，在n型漂移区(21)至n型漂移区(28)中注入p型杂质依次分别形成p型降场层(301)至p型降场层(304)；所述的p型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第五步，采用光刻和离子注入工艺，在n型漂移区(21)和n型漂移区(23)中注入n型杂质，分别形成n型重掺杂层(201)和n型重掺杂层(202)，n型杂质注入剂量为1E12cm^-2～2E13cm^-2；

第六步，采用光刻和离子注入工艺，在n型漂移区阱(21)至n型漂移区阱(24)中分别注入n型杂质，依次分别形成n型埋层(211)至n型埋层(214)，n型杂质注入剂量为5E11cm^-2～5E12cm^-2；

第七步，分别形成第一类型高压nLDMOS器件(1)、第二类高压nLDMOS器件(2)、第三类高压nLDMOS器件(3)、第四类高压nLDMOS器件(4)、第五类高压nLDMOS器件(5)、第六类高压nLDMOS器件(6)、低压NMOS器件(7)和低压PMOS器件(8)的栅氧化层(41)至栅氧化层(48)，栅氧化层厚度为7nm～100nm；

第八步，形成第一类高压nLDMOS器件(1)的多晶硅栅(61)和多晶硅场板(62)、第二类高压nLDMOS器件(2)的多晶硅栅(63)和多晶硅场板(64)、第三类高压nLDMOS器件(3)的多晶硅栅(65)和多晶硅场板(66)、第四类高压nLDMOS器件(4)的多晶硅栅(67)和多晶硅场板(68)、第五类高压nLDMOS器件(5)的多晶硅栅(69)，第六类高压nLDMOS器件(6)的多晶硅栅(610)，低压NMOS器件(7)的多晶硅栅(611)和低压PMOS器件(8)的多晶硅栅(612)，多晶硅栅方块电阻值为10～40欧姆/方块；

第九步，先后注入n型(或p型)杂质和p型(或n型)杂质形成第一类高压nLDMOS器件(1)的n⁺源区(81)、第一类高压nLDMOS器件(2)的p⁺阱接触区(71)、第一类高压nLDMOS器件(1)的n⁺漏区(82)、第二类高压nLDMOS器件(2)的n⁺源区(83)、第二类高压nLDMOS器件(2)的p⁺阱接触区(72)、第二类高压nLDMOS器件(2)的n⁺漏区(84)、第三类高压nLDMOS器件(3)的n⁺源区(85)、第三类高压nLDMOS器件(3)的p⁺阱接触区(73)、第三类高压nLDMOS器件(3)的n⁺漏区(86)、第四类高压nLDMOS器件(4)的n⁺源区(87)、第四类高压nLDMOS器件(4)的p⁺阱接触区(74)、第四类高压nLDMOS器件(4)的n⁺漏区(88)、第五类高压nLDMOS器件(5)的n⁺源区(89)、第五类高压nLDMOS器件(5)的p⁺阱接触区(75)、第五类高压nLDMOS器件(5)的n⁺漏区(810)、第六类高压nLDMOS器件(6)的n⁺源区(811)、第六类高压nLDMOS器件(6)的p⁺阱接触区(76)、第六类高压nLDMOS器件(6)的n⁺漏区(812)、低压NMOS器件(7)的n⁺源区(813)、低压NMOS器件(7)的p⁺阱接触区(77)、低压NMOS器件(7)的n⁺漏区(814)、低压PMOS器件(8)的p⁺源区(78)、低压PMOS器件(8)的n⁺阱接触区(815)、低压PMOS器件(8)的p⁺漏区(79)、低压NPN器件(9)的集电极n⁺区(816)，低压NPN器件(9)的基极p⁺接触区(710)，低压NPN器件(9)的发射极n⁺区(817)，n型杂质和p型杂质注入剂量1E15cm^-2～2E16cm^-2；

第十步，淀积形成金属前介质(11)；

第十一步，形成第一类高压nLDMOS器件(1)的源极金属(901)和漏极金属(902)，第二类高压nLDMOS器件(2)的源极金属(903)和漏极金属(904)，第三类高压nLDMOS器件(3)的源极金属(905)和漏极金属(906)，第四类高压nLDMOS器件(4)的源极金属(907)和漏极金属(908)，第五类高压nLDMOS器件(5)的源极金属(909)和漏极金属(910)，第六类高压nLDMOS器件(6)的源极金属(911)和漏极金属(912)，低压NMOS器件(7)的源极金属(913)和漏极金属(914)，低压PMOS器件(8)的源极金属(915)和漏极金属(916)，低压NPN器件(9)的集电极金属(917)、基极金属(918)和发射极金属(919)。