CN114864667B - Nldmos器件、nldmos器件的制备方法及芯片 - Google Patents

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Abstract

本发明涉及半导体技术领域，公开了一种NLDMOS器件、NLDMOS器件的制备方法及芯片。所述NLDMOS器件包括：衬底；设于所述衬底上的P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；设于所述低剂量N型漂移区上的低掺杂N型离子注入层；以及设于所述高剂量N型漂移区上的N型阱区，其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区，由此本发明在不牺牲关断状态下的击穿电压的情况下，有效地降低导通电阻，同时还可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高NLDMOS器件在导通状态下的安全工作区和可靠性。

Description

NLDMOS器件、NLDMOS器件的制备方法及芯片
技术领域
本发明涉及半导体技术领域，具体地涉及一种NLDMOS器件、NLDMOS器件的制备方法及芯片。
背景技术
随着半导体加工工艺的发展，为了降低芯片成本，提高系统稳定性，芯片的尺寸不断缩小，集成度不断提高，小型化、轻便化、集成化成为功率集成电路一个重要的发展方向。LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）器件作为功率开关在功率集成电路中承担关键角色，然而LDMOS器件的击穿电压和导通电阻是相互矛盾的关系，因此不可能同时将两个参数性能调到最佳。
现有技术中大多考虑的是如何改善器件在关断状态下的性能，如击穿电压与导通电阻的折衷平衡，但是却忽略了器件在导通状态下的性能（如器件的安全工作区等）。事实上，LDMOS器件在导通状态下的安全工作区也是芯片设计时重点关注的参数之一。
发明内容
本发明的目的是提供一种NLDMOS器件、NLDMOS器件的制备方法及芯片，其可在不牺牲关断状态下的击穿电压的情况下，有效地降低导通电阻，同时还可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高NLDMOS器件在导通状态下的安全工作区和可靠性。
为了实现上述目的，本发明第一方面提供一种NLDMOS器件，所述NLDMOS器件包括：衬底；设于所述衬底上的P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；设于所述低剂量N型漂移区上的低掺杂N型离子注入层；以及设于所述高剂量N型漂移区上的N型阱区，其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区。
优选地，所述NLDMOS器件还包括：设于所述低剂量N型漂移区和高剂量N型漂移区上的场氧化层，其中，所述场氧化层的底部设于所述低掺杂N型离子注入层上。
优选地，所述NLDMOS器件还包括：设于所述场氧化层上的栅极，其中，所述低掺杂N型离子注入层的一侧超过所述栅极同侧的外沿，并且所述低掺杂N型离子注入层的一侧与N型阱区的一侧在所述场氧化层的底部相接。
优选地，所述低掺杂N型离子注入层的另一侧超过所述场氧化层同侧的外沿。
优选地，所述NLDMOS器件还包括：设于所述高剂量N型漂移区上的重掺杂N型离子注入层，其中，所述场氧化层的一侧与所述重掺杂N型离子注入层的一侧相接。
优选地，所述NLDMOS器件还包括：设于所述低剂量N型漂移区上的低剂量、低能量P型离子注入层，其中，所述低剂量、低能量P型离子注入层与所述低掺杂N型离子注入层形成PN结，所述低剂量、低能量P型离子注入层与所述低剂量N型漂移区形成PN结。
优选地，所述NLDMOS器件还包括：设于所述P型体区上的P型阱区。
优选地，所述P型体区的掺杂剂量大于预设掺杂剂量；或者所述P型体区的掺杂能量小于预设掺杂能量。
优选地，所述NLDMOS器件还包括：设于所述衬底上的P型降低电场区，其中，所述P型降低电场区连接所述P型体区与所述N型漂移区。
优选地，所述NLDMOS器件还包括：设于所述衬底上的第一高压N型阱区，其中，所述P型体区与所述N型漂移区设于所述第一高压N型阱区上；或者设于所述衬底上的第二高压N型阱区、N型隔离层与第三高压N型阱区，其中，所述第二高压N型阱区、所述N型隔离层与所述第三高压N型阱区形成包围所述P型体区与所述N型漂移区的隔离空间。
优选地，所述衬底为P型衬底。
通过上述技术方案，本发明创造性地将N型漂移区设置为低剂量N型漂移区和高剂量N型漂移区，并且在所述低剂量N型漂移区上设置低掺杂N型离子注入层，在所述高剂量N型漂移区上设置N型阱区，由此，在N型漂移区形成掺杂剂量逐渐增大的变掺杂区，该变掺杂区由低剂量N型漂移区、低掺杂N型离子注入层与N型阱区构成，从而可在不牺牲关断状态下的击穿电压（BVoff）的情况下，有效地降低导通电阻，同时，由于所述低剂量N型漂移区与所述N型阱区的设置使得N型漂移区的掺杂浓度增大，即可移动的电子数量增多，因此漂移区可提供更多的固定正电荷，进而可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高导通状态下的击穿电压（BVon），即提高NLDMOS器件在导通状态下的安全工作区和可靠性。
本发明第二方面提供一种NLDMOS器件的制备方法，所述制备方法包括：形成衬底；在所述衬底上形成P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；在所述低剂量N型漂移区上形成低掺杂N型离子注入层；以及在所述高剂量N型漂移区上形成N型阱区，其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区。
有关本发明提供的NLDMOS器件的制备方法的具体细节及益处可参阅上述针对NLDMOS器件的描述，于此不再赘述。
本发明第三方面提供一种芯片，该芯片包括所述的NLDMOS器件。
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1是现有技术中的NLDMOS器件的结构示意图；
图2是本发明的一种NLDMOS器件的结构示意图；
图3是本发明的一种NLDMOS器件的制备方法的流程图；以及
图4至图12是本发明的一种NLDMOS器件的制备过程中的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
安全工作区(SOA)是功率器件能够安全、可靠地工作的电流和电压范围，在此范围外工作器件可能被毁坏。因此，在设计LDMOS结构时，除击穿电压和关断状态下的击穿电压（BVoff）之外，发明人还考虑到另一个关键参数，即电安全工作区(Electrical Safe-operating-area，E-SOA)中的导通状态下的击穿电压（BVon）。其中，E-SOA的下限值与上限值分别为BVoff、BVon。
图1是现有技术中的NLDMOS器件的结构示意图，如图1所示，现有的NLDMOS器件采用场板技术和RESURF（Reduce Surface Field）技术的综合，其中，栅极与场氧化层4交叠的部分起到场板调制的作用，PRF（P型降低电场区5）用来降低表面电场强度，N型漂移区/场氧化层4厚度等决定了NLDMOS的关断状态下的击穿电压与导通电阻。发明人通过研究发现，现有技术中漂移区为一次形成，经过退火工艺后在同一深度位置处离子浓度相同（横向来看）；其在漏端也有相同的问题，即漏端没有形成离子浓度梯度；并且在场板末端对应漂移区的位置没有保护，导致此处的电场强度最大。由于以上种种因素，导致了现有的NLDMOS器件性能较差。
图2是本发明的一种NLDMOS器件的结构示意图。如图2所示，所述NLDMOS器件可包括：衬底（其可为P型衬底（即，P SUB）1，或者P型衬底1与P型外延层）；设于所述衬底上的P型体区（即，PB）9与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区（即，LNDF1）7和高剂量N型漂移区（即，HNDF）6；设于所述低剂量N型漂移区7上的低掺杂N型离子注入层（即，NLDD）12；以及设于所述高剂量N型漂移区6上的N型阱区（即，NW）15，其中，所述低剂量N型漂移区7、所述低掺杂N型离子注入层12与所述N型阱区15在横向上形成掺杂剂量逐渐增大的变掺杂区。
其中，所述低剂量N型漂移区7、所述低掺杂N型离子注入层12与所述N型阱区15的掺杂浓度逐渐增大。本实施例中的变掺杂区的形成无需额外增加mask，更无需在额外增加的mask上设计开口尺寸不同的窗口，因此从而不增加工艺成本。
由于本实施例将N型漂移区设置为低剂量N型漂移区和高剂量N型漂移区，并且在所述低剂量N型漂移区上设置低掺杂N型离子注入层，在所述高剂量N型漂移区上设置N型阱区，故在N型漂移区形成掺杂剂量逐渐增大的变掺杂区（该变掺杂区由低剂量N型漂移区、低掺杂N型离子注入层与N型阱区构成），其解决了现有LDMOS器件结构的表面电场分布不均匀（如，漂移区的中间电场低而两边电场峰值高的问题），很好的优化了器件的电场分布，从而可在不牺牲关断状态下的击穿电压（BVoff）的情况下，有效地降低导通电阻。同时，由于所述低剂量N型漂移区与所述N型阱区的设置使得N型漂移区的掺杂浓度增大，即可移动的电子数量增多，因此漂移区可提供更多的固定正电荷，进而可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高导通状态下的击穿电压（BVon），即提高NLDMOS器件在导通状态下的安全工作区和可靠性。
在一实施例中，所述NLDMOS器件还可包括：设于所述低剂量N型漂移区7和高剂量N型漂移区6上的场氧化层4，其中，所述场氧化层4的底部设于所述低掺杂N型离子注入层12上。由于所述低掺杂N型离子注入层12与场氧化层4接触，故可进一步地降低所述NLDMOS器件的导通电阻。
其中，所述场氧化层4可包括：LOCOS场氧化层或者浅沟槽隔离（STI）场氧化层。
优选地，所述NLDMOS器件还包括：设于所述场氧化层上的栅极（例如，多晶硅栅（即，Poly）11），其中，所述低掺杂N型离子注入层12的一侧超过所述栅极（例如，多晶硅栅11）同侧的外沿，并且所述低掺杂N型离子注入层的一侧与N型阱区的一侧在所述场氧化层的底部相接。
发明人经研究还发现，当所述LDMOS器件的漏端电压较高时，由于栅极（例如，多晶硅栅11）的外沿（即场板终端）作用，电场强度的一峰值位于所述场氧化层4与所述低剂量N型漂移区7的交界区中的对应于栅极（例如，多晶硅栅11）外沿的区域。由于所述低掺杂N型离子注入层12覆盖了所述场氧化层4与所述低剂量N型漂移区7的交界区中的对应于栅极（例如，多晶硅栅11）外沿的区域（即，电场强度的峰值区域），故其可在保证一定的关断状态下的击穿电压（BVoff）下更大程度地减小NLDMOS器件的导通电阻，同时更有效地将电力线密度重新分布降低交界区的电场峰值，其在器件大注入（即器件开启）时为漂移区提供额外的净电荷，使基区扩展效应得到更有效的抑制，进而更有效地提高NLDMOS器件的导通状态下的击穿电压（BVon），进而更有效地提高NLDMOS器件的安全工作区和可靠性。并且，由于所述低掺杂N型离子注入层12与所述N型阱区相接于所述场氧化层4的底部，故所述低掺杂N型离子注入层12与所述N型阱区在横向上形成的结可有效地改善N型漂移区内的电场分布，可在不牺牲关断状态下的击穿电压（BVoff）的情况下，从而进一步地降低了NLDMOS器件的导通电阻。
发明人经研究还发现，当所述LDMOS器件的漏端电压较高时，由于栅极（例如，多晶硅栅11）的外沿（即场板终端）作用，电场强度的一峰值位于栅氧化层10、所述场氧化层4与所述低剂量N型漂移区7的交界区。
若所述低掺杂N型离子注入层12的左端与所述场氧化层4左端刚好对齐，台阶处（栅氧化层10和场氧化层4的交界处）本身就是易击穿点，由低剂量N型漂移区7（例如，剂量为1011cm-2，记为N--）和所述低掺杂N型离子注入层12（例如，剂量为1012cm-2，记为N-）组成的N--/N-结会提高该处的电场强度，形成尖峰，因此台阶处更加容易击穿。为此，需要在所述低掺杂N型离子注入层12下面设置所述低剂量、低能量P型离子注入层8（详见图2及下文的相关描述），来加速器件台阶处的耗尽，使电场线分布更加均匀。
若所述低掺杂N型离子注入层12的左端向左延伸超过所述场氧化层4左端，从电压/电场角度方面来看，即将电场峰值由台阶处转移至台阶的左边，因此可以避免在台阶处的击穿，即峰值处承担了一部分电压；同时从导通电阻方面来看，即由低剂量N型漂移区7和低掺杂N型离子注入层12组成的导通电阻比未延伸超出的情况要低。
若所述低掺杂N型离子注入层12的左端向左延伸未达到所述场氧化层4左端，从电压/电场角度方面来看，即将电场峰值由台阶处转移至台阶的右边，因此漂移区可承受的总击穿电压比对齐或者超过的情况要小；从导通电阻方面来看，即由低剂量N型漂移区7和低掺杂N型离子注入层12组成的导通电阻比超过的情况时要高。
因此，更优选地，所述低掺杂N型离子注入层12的另一侧超过所述场氧化层4同侧的外沿。
如图2所示，由于所述低掺杂N型离子注入层12的左端向左延伸超过所述场氧化层4左端，所述低掺杂N型离子注入层12也覆盖了所述栅极（例如，多晶硅栅11）、所述场氧化层4与所述低剂量N型漂移区7的交界区中的部分区域（即，电场强度的峰值区域），故其可在保证一定的关断状态下的击穿电压（BVoff）下更大程度地减小NLDMOS器件的导通电阻，同时更有效地将电力线密度重新分布降低交界区的电场峰值，其在器件大注入（即器件开启）时为漂移区提供额外的净电荷，使基区扩展效应得到更有效的抑制，进而更有效地提高NLDMOS器件的导通状态下的击穿电压（BVon），进而更有效地提高NLDMOS器件的安全工作区和可靠性。并且，由于所述低掺杂N型离子注入层12与所述N型阱区相接于所述场氧化层4的底部，故所述低掺杂N型离子注入层12与所述低剂量N型漂移区在横向上形成的结可有效地改善N型漂移区内的电场分布，可在不牺牲关断状态下的击穿电压（BVoff）的情况下，从而进一步地降低了NLDMOS器件的导通电阻。
在一实施例中，所述NLDMOS器件还可包括：设于所述高剂量N型漂移区上的重掺杂N型离子注入层13，其中，所述场氧化层4的一侧与所述重掺杂N型离子注入层13的一侧相接。
如图2所示，所述场氧化层4横跨低剂量N型漂移区7和高剂量N型漂移区6两个区域但不会超出这两个区域，如图2所示，其右端与高剂量N型漂移区6上的重掺杂N型离子注入层13左侧相接，其底部位于所述低掺杂N型离子注入层12上。另外，由于N型阱区15的引入，加重了该区域的离子掺杂浓度，减小重掺杂N型离子注入层13与NDF（包括高剂量N型漂移区6与低剂量N型漂移区7）之间的浓度梯度，减小漏端的漏电流。
在一实施例中，所述NLDMOS器件还可包括：设于所述低剂量N型漂移区7上的低剂量、低能量P型离子注入层（即，LNDF2）8，其中，所述低剂量、低能量P型离子注入层8与所述低掺杂N型离子注入层12形成PN结，所述低剂量、低能量P型离子注入层8与所述低剂量N型漂移区7形成PN结。
由于在所述低掺杂N型离子注入层12下面注入低剂量、低能量P型离子注入层8（反型的LNDF2），形成PN结，从而可加速漂移区的耗尽，同时降低后续场板末端对应漂移区位置的电场强度，提高器件关断状态下的击穿电压；同时，低剂量、低能量P型离子注入层8（反型的LNDF2）与所述低剂量N型漂移区7形成的PN结也可提高器件关断状态下的击穿电压。
在一实施例中，所述NLDMOS器件还可包括：设于所述P型体区上的P型阱区（即，PW）16。
由于在P型体区9内引入P型阱区16，相当于对P型体区9进行离子注入，以增大P型体区9的掺杂浓度，从而能够有效地抑制导通状态下的Kirk效应，提高器件的导通状态下的击穿电压（BVon），即，提高器件的安全工作区。
在一实施例中，所述NLDMOS器件还可包括：设于所述P型体区9上的N型重掺杂区（即，N+）与P型重掺杂区（即，P+）14，如图2所示。由于P型阱区16的引入减小了P型重掺杂区14与PP型体区9之间的浓度梯度，降低该区域的寄生电阻，进而降低导通电阻。
在一实施例中，所述P型体区9的掺杂剂量大于预设掺杂剂量；或者所述P型体区9的掺杂能量小于预设掺杂能量。
其中，所述预设掺杂剂量（或所述预设掺杂能量）可参考现有的NLDMOS器件（例如图1所示的NLDMOS器件）中的P型体区9的掺杂剂量（或掺杂能量）。通过增大P型体区9的掺杂剂量或者降低P型体区9的掺杂能量，也能够有效地抑制导通状态下的Kirk效应，提高器件的导通状态下的击穿电压（BVon），即，提高器件的安全工作区。
在一实施例中，所述NLDMOS器件还可包括：设于所述衬底上的P型降低电场区5，所述P型降低电场区5连接所述P型体区9与所述N型漂移区。其中，所述P型降低电场区5（即，PRF区）用来降低表面电场强度。
在一实施例中，所述NLDMOS器件还可包括：设于所述衬底上的第一高压N型阱区（即，HVNW）2，其中，所述P型体区9与所述N型漂移区设于所述第一高压N型阱区2上。
也就是说，所述P型体区9与所述N型漂移区（其包括低剂量N型漂移区7和高剂量N型漂移区6）设于所述第一高压N型阱区2上，而不是直接设于所述衬底上，当然，其他各层/各区（例如P型降低电场区5）也是相应地设于所述第一高压N型阱区2上。与上述其他实施例（所述P型体区9与所述N型漂移区直接设于所述衬底上）相比，当器件受到外部或寄生电感影响时衬底会产生足够大的正向偏压，由于本实施例中的高压N型阱区2将P型体区9、P型降低电场区5和所述衬底隔离，因此抑制电子从漏极注入衬底，进而抑制闩锁效应（latch-up）和其他可靠性问题。
在另一实施例中，所述NLDMOS器件还可包括：设于所述衬底上的第二高压N型阱区（未示出）、N型隔离层（未示出）与第三高压N型阱区（未示出），其中，所述第二高压N型阱区、所述N型隔离层与所述第三高压N型阱区形成包围所述P型体区9与所述N型漂移区（其包括低剂量N型漂移区7和高剂量N型漂移区6）的隔离空间。由此，本实施例可形成隔离型NLDMOS器件。
与上一实施例（所述高压N型阱区2隔离P型体区9与N型漂移区）相比，本实施例中的N型隔离层掺杂浓度高其抑制闩锁效应效果更好，与此同时减少了高压N型阱区2可以有效降低导通电阻。
在一实施例中，所述NLDMOS器件还可包括：隔离区3（例如，浅隔离槽）；以及所述隔离区3两端的N型重掺杂区4（即漏区），如图2所示。
综上所述，本发明创造性地将N型漂移区设置为低剂量N型漂移区和高剂量N型漂移区，并且在所述低剂量N型漂移区上设置低掺杂N型离子注入层，在所述高剂量N型漂移区上设置N型阱区，由此，在N型漂移区形成掺杂剂量逐渐增大的变掺杂区，该变掺杂区由低剂量N型漂移区、低掺杂N型离子注入层与N型阱区构成，从而可在不牺牲关断状态下的击穿电压（BVoff）的情况下，有效地降低导通电阻，同时，由于所述低剂量N型漂移区与所述N型阱区的设置使得N型漂移区的掺杂浓度增大，从而可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高导通状态下的击穿电压（BVon），即提高NLDMOS器件在导通状态下的安全工作区和可靠性。
图3是本发明一实施例提供的一种NLDMOS器件的制备方法的流程图。如图3所示，所述制备方法可包括：步骤S301，形成衬底；步骤S302，在所述衬底上形成P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；步骤S303，在所述低剂量N型漂移区上形成低掺杂N型离子注入层；以及步骤S304，在所述高剂量N型漂移区上形成N型阱区，其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区。
其中，所述衬底可为P型衬底1，或者P型衬底1与P型外延层。
下面结合图4-图12为例对NLDMOS器件的制备过程进行说明。
如图3所示，在P型衬底1上依次生长垫底氧化层和氮化硅，然后采用光刻工艺在P型衬底1上曝光出需要掺杂高压的N型阱区域(HVNW)，将高能量、高剂量的N型离子注入该区域，最后经过高温退火工艺使离子浓度扩散均匀，同时激活掺杂的N型离子。
如图5所示，通过有源区的光刻、刻蚀工艺形成有源区，然后在隔离区3（例如，浅隔离槽）中填充二氧化硅并磨平。通过回刻蚀工艺调整浅隔离槽的顶部到衬底表面的高度，再依次将氮化硅及垫底氧化层去除掉，最终形成器件与器件之间的浅隔离槽。
如图6所示，重新生长一层氧化硅和氮化硅，然后对场氧化层4区域进行光刻、刻蚀，确保该区域氧化硅和氮化硅被刻蚀干净，进而露出硅表面。通过炉管工艺对裸露出的硅表面进行高温氧化，形成场氧化层4。最后将场氧化层4外部的氮化硅及氧化硅去除掉，形成最终的场氧化层4。
如图7所示，再生长一次牺牲氧化层，目的是减少后续离子注入工艺中的离子隧穿效应。P型降低电场区5（PRF）的光刻工艺定义出需要注入离子的区域，然后将P型的高能量、高剂量的离子注入到该区域，形成P型降低电场区5（PRF区）。
如图8所示，NDF的光刻工艺中，首先在HNDF的区域曝光显影，然后将高剂量的N型离子注入到所定义的HNDF区域，即为高剂量N型漂移区6；其次在LNDF区域曝光显影，然后将低剂量的N型离子注入该区域，即为低剂量N型漂移区7，之后在相同的区域注入低剂量且低能量的P型离子，即低剂量、低能量P型离子注入层8，所述P型离子在场氧化层4的下方，目的是加速漂移区的耗尽，同时降低后续场板末端对应漂移区位置的电场强度，提高器件的击穿电压。
同时，可以借助NDF的掩膜版实现N型阱区（NW）15的离子注入，从而实现降低Kirk效应，同时不增加掩模版的成本。
如图9所示，在P型体区9的位置进行光刻工艺，然后四道P型离子注入按照能量从大到小的顺序依次注入，形成P型体区9。最后将以上P型降低电场区5（PRF）、NDF（包括高剂量N型漂移区6与低剂量N型漂移区7）、PB（P型体区9）的离子注入一起经过退火工艺，目的使注入的离子扩散均匀。
同时，可以借助P型体区9的掩膜版实现P型阱区（即，PW）16的离子注入，从而实现降低Kirk效应，同时不增加掩模版的成本。
如图10所示，经过以上几步的离子注入后，牺牲氧化层的质量已经非常差。通过湿法刻蚀去除掉牺牲氧化层，然后在炉管中生长一层约100-150埃的栅氧化层（即，GX）10。之后通过光刻定义出双栅氧的区域，采用刻蚀工艺将第一层生长的部分栅氧化层10去除掉，然后在炉管中生长需要的第二次的栅氧化层10，第二次的栅氧化层10厚度约为20-40埃，通过两次生长形成最终的栅氧结构。
如图11所示，采用化学气相沉积的方法淀积一层多晶硅，然后通过光刻、刻蚀工艺形成栅极（例如，多晶硅栅11）。
如图12所示，光刻工艺定义出来NLDD的区域（低掺杂N型离子注入层12），然后注入轻掺杂的N型的离子，其左侧的低剂量N型漂移区7、低掺杂N型离子注入层12与后续的N型阱区15在横向上形成一定的浓度梯度。然后采用CVD的方法淀积一层氧化物和一层氮化硅，通过刻蚀工艺形成侧墙（图中未画出）。最后在漏、源相应的位置处光刻显影，定义出漏区（Drain）、源区（Source）等，注入相应的重掺杂离子，形成漏、源以及衬底接口（Bulk）。
器件之外的N+为重掺杂N型离子注入层13，目的是降低器件受到其他器件的影响，降低噪声。最终形成的NLDMOS器件形貌。其中，所述N型重掺杂于重掺杂N型离子注入层13，P型重掺杂于重掺杂P型离子注入层14。
综上所述，本发明创造性地在N型漂移区上形成为低剂量N型漂移区和高剂量N型漂移区，并且在所述低剂量N型漂移区上形成低掺杂N型离子注入层，在所述高剂量N型漂移区上形成N型阱区，由此，在N型漂移区形成掺杂剂量逐渐增大的变掺杂区，该变掺杂区由低剂量N型漂移区、低掺杂N型离子注入层与N型阱区构成，从而可在不牺牲关断状态下的击穿电压（BVoff）的情况下，有效地降低导通电阻，同时，由于所述低剂量N型漂移区与所述N型阱区的设置使得N型漂移区的掺杂浓度增大，从而可有效地抑制导通状态下的基区扩展（Kirk）效应，从而提高导通状态下的击穿电压（BVon），即提高NLDMOS器件在导通状态下的安全工作区和可靠性。
本发明第三方面还提供一种芯片，该芯片包括所述的NLDMOS器件。
有关本发明提供的芯片的具体细节及益处可参阅上述针对NLDMOS器件的描述，于此不再赘述。
以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。
此外，本发明实施例的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施例的思想，其同样应当视为本发明实施例所公开的内容。

Claims (11)

1.一种NLDMOS器件，其特征在于，所述NLDMOS器件包括：
衬底；
设于所述衬底上的P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；
设于所述低剂量N型漂移区上的低掺杂N型离子注入层；以及
设于所述高剂量N型漂移区上的N型阱区，
其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区，
所述NLDMOS器件还包括：
设于所述低剂量N型漂移区和所述高剂量N型漂移区上的场氧化层，其中，所述场氧化层的底部设于所述低掺杂N型离子注入层上；以及
设于所述场氧化层上的栅极，其中，所述低掺杂N型离子注入层的一侧超过所述栅极同侧的外沿，并且所述低掺杂N型离子注入层的一侧与所述N型阱区的一侧在所述场氧化层的底部相接。
2.根据权利要求1所述的NLDMOS器件，其特征在于，所述低掺杂N型离子注入层的另一侧超过所述场氧化层同侧的外沿。
3.根据权利要求1所述的NLDMOS器件，其特征在于，所述NLDMOS器件还包括：
设于所述高剂量N型漂移区上的重掺杂N型离子注入层，其中，所述场氧化层的一侧与所述重掺杂N型离子注入层的一侧相接。
4.根据权利要求1所述的NLDMOS器件，其特征在于，所述NLDMOS器件还包括：
设于所述低剂量N型漂移区上的低剂量、低能量P型离子注入层，其中，所述低剂量、低能量P型离子注入层与所述低掺杂N型离子注入层形成PN结，以及所述低剂量、低能量P型离子注入层与所述低剂量N型漂移区形成PN结。
5.根据权利要求1所述的NLDMOS器件，其特征在于，所述NLDMOS器件还包括：设于所述P型体区上的P型阱区。
6.根据权利要求1所述的NLDMOS器件，其特征在于，所述P型体区的掺杂剂量大于预设掺杂剂量；或者所述P型体区的掺杂能量小于预设掺杂能量。
7.根据权利要求1所述的NLDMOS器件，其特征在于，所述NLDMOS器件还包括：
设于所述衬底上的P型降低电场区，其中，所述P型降低电场区连接所述P型体区与所述N型漂移区。
8.根据权利要求1所述的NLDMOS器件，其特征在于，所述NLDMOS器件还包括：
设于所述衬底上的第一高压N型阱区，其中，所述P型体区与所述N型漂移区设于所述第一高压N型阱区上；或者
设于所述衬底上的第二高压N型阱区、N型隔离层与第三高压N型阱区，其中，所述第二高压N型阱区、所述N型隔离层与所述第三高压N型阱区形成包围所述P型体区与所述N型漂移区的隔离空间。
9.根据权利要求1所述的NLDMOS器件，其特征在于，所述衬底为P型衬底。
10.一种NLDMOS器件的制备方法，其特征在于，所述制备方法包括：
形成衬底；
在所述衬底上形成P型体区与N型漂移区，其中，所述N型漂移区包括低剂量N型漂移区和高剂量N型漂移区；
在所述低剂量N型漂移区上形成低掺杂N型离子注入层；以及
在所述高剂量N型漂移区上形成N型阱区，
其中，所述低剂量N型漂移区、所述低掺杂N型离子注入层与所述N型阱区在横向上形成掺杂剂量逐渐增大的变掺杂区，
所述制备方法还包括：
在所述低剂量N型漂移区和所述高剂量N型漂移区上形成场氧化层，其中，所述场氧化层的底部设于所述低掺杂N型离子注入层上；以及
在所述场氧化层上形成栅极，其中，所述低掺杂N型离子注入层的一侧超过所述栅极同侧的外沿，并且所述低掺杂N型离子注入层的一侧与所述N型阱区的一侧在所述场氧化层的底部相接。
11.一种芯片，其特征在于，该芯片包括权利要求1-9中任一项所述的NLDMOS器件。
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