CN114864666B - Nldmos器件、nldmos器件的制备方法及芯片 - Google Patents

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Abstract

本发明涉及半导体技术领域，公开了一种NLDMOS器件、NLDMOS器件的制备方法及芯片。所述NLDMOS器件包括：衬底；设于所述衬底上的P型体区与N型漂移区；设于所述N型漂移区上的场氧化层与N型掺杂区；以及设于所述场氧化层与所述N型掺杂区上的栅极，其中，所述N型掺杂区包括所述场氧化层、所述栅极与所述N型漂移区的交界区。本发明中的N型掺杂区可在保证一定的关断状态下的击穿电压（BVoff）下减小NLDMOS器件的导通电阻，同时有效地将电力线密度重新分布以降低交界区的电场峰值，在器件大注入时为漂移区提供额外的净电荷，从而能够使Kirk效应得到有效的抑制，进而提高导通状态下的击穿电压（BVon），即，提高NLDMOS器件的安全工作区和可靠性。

Description

NLDMOS器件、NLDMOS器件的制备方法及芯片
技术领域
本发明涉及半导体技术领域，具体地涉一种NLDMOS器件、NLDMOS器件的制备方法及芯片。
背景技术
在能源效率和较长的电池寿命需求的驱动下，电源管理应用程序占据了庞大且不断增长的市场份额。这些需求需要一种能够集成处理大电流（高达20A）和高电压（通常高达24或60V）的开关的技术。目前，由于LDMOS（Laterally Diffused Metal OxideSemiconductor，横向扩散金属氧化物半导体）器件具有耐高压、大电流驱动能力和低功耗等特点，故其已作为开关器件被广泛应用于工业领域。
衡量LDMOS器件性能有两个重要的参数，即关断状态下的击穿电压（BVoff）与导通电阻，然而关断状态下的击穿电压（BVoff）与导通电阻是相关矛盾的关系，因此不可能同时将两个参数性能调到最佳。现有的大多数提高LDMOS器件性能的技术方案仅是在保障导通电阻不变的情况下，针对如何提高关断状态下的击穿电压（BVoff）进行设计。
发明内容
本发明的目的是提供一种NLDMOS器件、NLDMOS器件的制备方法及芯片，其可在保证一定的关断状态下的击穿电压（BVoff）下减小NLDMOS器件的导通电阻，并且可以有效地改善现有NLDMOS器件的基区扩展效应（Kirk）效应问题，从而提高NLDMOS器件的安全工作区和可靠性。
为了实现上述目的，本发明第一方面提供一种NLDMOS器件，所述NLDMOS器件包括：衬底；设于所述衬底上的P型体区与N型漂移区；设于所述N型漂移区上的场氧化层与N型掺杂区；以及设于所述场氧化层与所述N型掺杂区上的栅极，其中，所述N型掺杂区包括所述场氧化层、所述栅极与所述N型漂移区的交界区。
优选地，所述N型掺杂区沿所述场氧化层与所述N型漂移区的交界区延伸。
优选地，所述N型掺杂区的一侧延伸超过所述栅极同侧的外沿。
优选地，所述N型掺杂区为N型-颈形掺杂区。
优选地，所述NLDMOS器件还包括：设于所述衬底上的P型降低电场区，所述P型降低电场区连接所述P型体区与所述N型漂移区。
优选地，所述NLDMOS器件还包括：设于所述衬底上的第一高压N型阱区、N型隔离层与第二高压N型阱区，其中，所述第一高压N型阱区、所述N型隔离层与所述第二高压N型阱区形成包围所述P型体区与所述N型漂移区的隔离空间。
优选地，所述NLDMOS器件还包括：设于所述衬底上的第三高压N型阱区，其中，所述P型体区与所述N型漂移区设于所述第三高压N型阱区上。
优选地，所述衬底为P型衬底。
通过上述技术方案，本发明创造性地在场氧化层、栅极与N型漂移区的交界区设置N型掺杂区，由此，可在保证一定的关断状态下的击穿电压（BVoff）下减小NLDMOS器件的导通电阻，同时有效地将电力线密度重新分布以降低交界区的电场峰值，从而使Kirk效应能够得到有效的抑制，进而提高导通状态下的击穿电压（BVon），即，提高NLDMOS器件的安全工作区和可靠性。
本发明第二方面提供一种NLDMOS器件的制备方法，所述制备方法包括：形成衬底；在所述衬底上形成P型体区与N型漂移区；在所述N型漂移区上形成场氧化层与N型掺杂区；以及在所述场氧化层与所述N型掺杂区上形成栅极，其中，所述N型掺杂区包括所述场氧化层、所述栅极与所述N型漂移区的交界区。
有关本发明提供的NLDMOS器件的制备方法的具体细节及益处可参阅上述针对NLDMOS器件的描述，于此不再赘述。
本发明第三方面还提供一种芯片，该芯片包括所述的NLDMOS器件。
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1是本发明一实施例提供的NLDMOS器件的结构示意图；
图2是NLDMOS器件的结构示意图；
图3是本发明一实施例提供的NLDMOS器件的制备方法的流程图；
图4是本发明一实施例提供的NLDMOS器件的制备过程中的结构示意图；
图5是本发明一实施例提供的NLDMOS器件的制备过程中的结构示意图；
图6是本发明一实施例提供的NLDMOS器件的制备过程中的结构示意图；
图7是本发明一实施例提供的NLDMOS器件的制备过程中的结构示意图；
图8是本发明一实施例提供的NLDMOS器件的制备过程中的结构示意图；以及
图9是本发明一实施例提供的NLDMOS器件的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
安全工作区(SOA)是功率器件能够安全、可靠地工作的电流和电压范围，在此范围外工作器件可能被毁坏。因此，在设计LDMOS结构时，除击穿电压和关断状态下的击穿电压（BVoff）之外，发明人还考虑到另一个关键参数，即电安全工作区(Electrical Safe-operating-area，E-SOA)中的导通状态下的击穿电压（BVon）。其中，E-SOA的下限值与上限值分别为BVoff、BVon。
图1是本发明一实施例提供的NLDMOS器件的结构示意图。如图1所示，所述NLDMOS器件包括：衬底1；设于所述衬底1上的P型体区2与N型漂移区3；设于所述N型漂移区3上的场氧化层4与N型掺杂区5；以及设于所述场氧化层4与所述N型掺杂区5上的栅极6，其中，所述N型掺杂区5包括所述场氧化层4、所述栅极6与所述N型漂移区3的交界区。
其中，所述衬底1可为P型衬底，或者P型衬底1与P型外延层。
发明人经研究发现，当所述LDMOS器件的漏端电压较高时，电场强度的最大峰值位于所述场氧化层4、所述栅极6与所述N型漂移区3的交界区。由此，若在该交界区缺少N型掺杂区（如图2所示），则在LDMOS器件开启及大注入时，漏电流在场强较高处倍增，易造成局部(交界区)电流聚积，当电子电流密度超过N型漂移区3的杂质浓度后，电场峰值转移到近漏端，使该NLDMOS器件内部会发生基区扩展效应(kirk效应)，造成局部过热而导致的失效，即降低导通状态下的击穿电压（BVon），进而降低NLDMOS器件的安全工作区。
为了解决上述问题，在本实施例中，可将所述N型掺杂区5设于所述场氧化层4、所述栅极6与所述N型漂移区3的交界区。其中，N型掺杂区5的剂量大于N型漂移区3的剂量。由此，新设置的N型掺杂区可在保证一定的关断状态下的击穿电压（BVoff）下减小NLDMOS器件的导通电阻，同时有效地将电力线密度重新分布以降低交界区的电场峰值，在器件大注入时为漂移区提供额外的净电荷从而使kirk效应能够得到有效的抑制，进而提高导通状态下的击穿电压（BVon），即，提高NLDMOS器件的安全工作区和可靠性。
发明人经研究还发现，当所述LDMOS器件的漏端电压较高时，由于栅极6的外沿（即场板终端）作用，电场强度的第二峰值位于所述场氧化层4与所述N型漂移区3的交界区中的对应于栅极6外沿的区域，其中，所述第二峰值的强度弱于所述最大峰值。
由此，在一实施例中，所述N型掺杂区5可沿所述场氧化层4与所述N型漂移区3的交界区延伸。优选地，所述N型掺杂区5的一侧可延伸超过所述栅极同侧的外沿。具体地，所述N型掺杂区5可为N型-颈形掺杂区。
由于所述N型掺杂区5既覆盖了所述场氧化层4、所述栅极6与所述N型漂移区3的交界区（即，电场强度的最大峰值区域），还覆盖了所述场氧化层4与所述N型漂移区3的交界区中的对应于栅极6外沿的区域（即，电场强度的第二峰值区域），故其可在保证一定的关断状态下的击穿电压（BVoff）下更大程度地减小NLDMOS器件的导通电阻，同时更有效地将电力线密度重新分布降低交界区的电场峰值，额外的N型掺杂区在器件大注入（即器件开启）时为漂移区提供额外的净电荷，使基区扩展效应得到更有效的抑制，进而更有效地提高NLDMOS器件的导通状态下的击穿电压（BVon），进而更有效地提高NLDMOS器件的安全工作区和可靠性。
在一实施例中，所述NLDMOS器件还可包括：设于所述衬底1上的P型降低电场区7，所述P型降低电场区7连接所述P型体区2与所述N型漂移区3。其中，所述P型降低电场区7（即，PRF区）用来降低表面电场强度。
在一实施例中，所述NLDMOS器件还可包括：设于所述衬底上的第一高压N型阱区8、N型隔离层9与第二高压N型阱区10，其中，所述第一高压N型阱区8、所述N型隔离层9与所述第二高压N型阱区10形成包围所述P型体区2与所述N型漂移区3的隔离空间，如图1所示。由此，本实施例可形成隔离型NLDMOS器件。
在一实施例中，所述NLDMOS器件还可包括：设于所述衬底1上的第三高压N型阱区80，其中，所述P型体区2与所述N型漂移区3设于所述第三高压N型阱区80上，如图9所示。
也就是说，所述P型体区2与所述N型漂移区3设于所述第三高压N型阱区80上，而不是直接设于所述衬底1上。与上述实施例（所述P型体区2与所述N型漂移区3直接设于所述衬底上）相比，当器件受到外部或寄生电感影响时衬底会产生足够大的正向偏压，由于本实施例中的第三高压N型阱区80 将P型体区2、P型降低电场区7和所述衬底隔离，因此抑制电子从漏极注入衬底，进而抑制闩锁效应（latch-up）和其他可靠性问题。
与上述实施例（所述第三高压N型阱区80隔离P型体区2与N型漂移区3）相比，图1中的N型隔离层9掺杂浓度高其抑制闩锁效应效果更好，与此同时减少了第三高压N型阱区80可以有效降低导通电阻。
在一实施例中，所述NLDMOS器件还可包括：设于所述场氧化层4上的侧墙11与自对准硅化物阻挡层（Self-Aligned Block，SAB）12；隔离区13；以及所述隔离区两端的N型重掺杂区14（即漏区），如图1所示。
在一实施例中，所述NLDMOS器件还可包括：设于所述P型体区2上的两个N型轻掺杂区15与所述N型轻掺杂区15之间的P型重掺杂区16；以及设于所述N型轻掺杂区15上的N型重掺杂区17（即源区），如图1所示。
在一实施例中，所述场氧化层4可包括：LOCOS场氧化层或者浅沟槽隔离（STI）场氧化层。
综上所述，本发明创造性地在场氧化层、栅极与N型漂移区的交界区设置N型掺杂区，由此，可在保证一定的关断状态下的击穿电压下减小NLDMOS器件的导通电阻，同时有效地将电力线密度重新分布以降低交界区的电场峰值，在器件大注入时为漂移区提供额外的净电荷从而使Kirk效应能够得到有效的抑制，进而提高导通状态下的击穿电压（BVon），即，进而提高NLDMOS器件的安全工作区和可靠性。
图3是本发明一实施例提供的一种NLDMOS器件的制备方法的流程图。如图3所示，所述制备方法可包括：步骤S301，形成衬底；步骤S302，在所述衬底上形成P型体区与N型漂移区；步骤S303，在所述N型漂移区上形成场氧化层与N型掺杂区；步骤S304，在所述场氧化层与所述N型掺杂区上形成栅极。
其中，所述N型掺杂区包括所述场氧化层、所述栅极与所述N型漂移区的交界区。
其中，所述衬底1可为P型衬底，或者P型衬底1与P型外延层。
下面结合图4-图9为例对NLDMOS器件的制备过程进行说明。
如图4所示，在P型衬底1（例如，P型硅衬底）上形成注入磷，能量为2000keV～3500keV，剂量为1011～1013cm-2；然后再经过高温退火形成HNW（High Voltage N Well，第三高压N型阱区）80，温度为1000℃～1200℃，时间为 120分钟～650分钟。注入两次硼，分比为能量为150keV～300keV和800keV～1200keV，剂量为1011～1013cm-2；然后再经过高温退火形成HPW（High Voltage P Well，高压P型阱区用于隔离所述NLDMOS器件与其他NLDMOS器件）90，温度为1000℃～1200℃，时间为 120分钟～650分钟。
如图5所示，通过光刻刻蚀形成隔离区13（例如，浅沟槽隔离区，STI）用于隔离，沟槽的刻蚀深度为3000～4000A，刻蚀角度为65～75度。
如图6所示，在衬底1上淀积氧化硅和氮化硅作为硬掩膜，通过光刻刻蚀漂移区的第三高压N型阱区80中定义出场板区域，进行硅局部氧化（LOCOS）生长并形成LOCOS场氧化层4。硬掩膜的氧化硅厚度100～300A，氮化硅厚度150～800A，LOCOS场氧化层厚度500～3500A。之后，将硬掩膜的氮化硅和氧化硅去除。
如图7所示，在第三高压N型阱区80中注入磷形成N型漂移区3，能量为200keV～600keV，剂量为1011～1013cm-2。在第三高压N型阱区80中注入四次硼形成P型体区（即沟道区）2，能量为50keV～700keV，剂量为1012～1014cm-2。在漂移区3和P型体区2底部的第三高压N型阱区80中注入硼形成P型降低电场区7（即P埋层），能量为1000keV～2000keV，剂量为1011～1013cm-2。在场氧化层4（例如，LOCOS场氧化层）和栅极6（如图9所示）的预设位置下方的漂移区3内注入两次磷以形成N型掺杂区5（例如，N型-颈形掺杂区），能量为100keV～350keV，剂量为1012～1013cm-2。其中，N型掺杂区5的剂量比N型漂移区3的剂量高。然后，再经过高温热处理进行激活，温度为950℃，时间为15秒。
如图8所示，生长栅极氧化层；在栅极氧化层生长完成后，淀积多晶硅；通过光刻及刻蚀定义出栅极6和多晶硅场板的位置。在P型体区2中的源区内注入磷和砷以形成N型轻掺杂区15，能量为40keV～70keV，剂量为1013～1014cm-2。再淀积二氧化硅和氮化硅并刻蚀，形成栅极6（多晶硅栅极）及多晶硅场板的侧墙11。
如图9所示，利用栅极6（多晶硅栅极）和场氧化层4作为硬质掩模，在器件区单次或多次注入磷或砷，以形成对应于源、漏区的N型重掺杂区（N+或N Plus）17、14，注入的能量为5keV～100keV，剂量为1013～1015cm-2。单次或多次注入硼，以形成P型重掺杂区（P Plus）16，能量为0keV～50keV，剂量为1013～1015cm-2。淀积氧化硅作为自对准硅化物阻挡层（Self-Aligned Block，SAB）12，然后高温热处理进行激活，温度为1015℃，时间为10秒。通过光刻定义自对准硅化物阻挡层12，自对准硅化物阻挡层12以外区域通过干法刻蚀和湿法刻蚀去除自对准硅化物阻挡层，硅裸露区域与Co反应形成Co自对准硅化物（Salicide）。最终形成的NLDMOS器件形貌。
此外，图1所示的隔离型NLDMOS器件的制备过程与上述制备过程相类似。不同的是，在所述衬底上形成由第一高压N型阱区8、N型隔离层9与第二高压N型阱区10（而不是形成第三高压N型阱区80）。其中，N型隔离层9可通过注入磷或锑而形成。并且，在所述衬底1上的由第一高压N型阱区8、N型隔离层9与第二高压N型阱区10组成的隔离空间内直接形成所述P型体区2与所述N型漂移区3。其他步骤可参见图9所示的NLDMOS器件的制备过程，从而形成隔离型NLDMOS器件。
综上所述，本发明创造性地在场氧化层、栅极与N型漂移区的交界区形成N型掺杂区，由此，可在保证一定的关断状态下的击穿电压下减小NLDMOS器件的导通电阻，同时有效地将电力线密度重新分布以降低交界区的电场峰值，在器件大注入时为漂移区提供额外的净电荷，从而使Kirk效应能够得到有效的抑制，进而提高导通状态下的击穿电压（BVon），即，进而提高NLDMOS器件的安全工作区和可靠性。
本发明第三方面还提供一种芯片，该芯片包括所述的NLDMOS器件。
有关本发明提供的芯片的具体细节及益处可参阅上述针对NLDMOS器件的描述，于此不再赘述。
以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。
此外，本发明实施例的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施例的思想，其同样应当视为本发明实施例所公开的内容。

Claims (7)

1.一种NLDMOS器件的制备方法，其特征在于，所述制备方法包括：
形成衬底；
在所述衬底上形成P型体区与N型漂移区；
在所述N型漂移区上形成场氧化层与N型掺杂区；
在所述场氧化层与所述N型掺杂区上形成栅极；以及
在所述N型漂移区上形成N型重掺杂漏区，
其中，所述N型掺杂区设于所述场氧化层、所述栅极与所述N型漂移区的交界区，所述N型掺杂区沿所述场氧化层与所述N型漂移区的交界区延伸，所述N型掺杂区的一侧延伸超过所述栅极同侧的外沿，所述N型掺杂区不与所述N型重掺杂漏区接触，以及所述N型掺杂区的掺杂剂量大于所述N型漂移区的掺杂剂量，
其中，所述在所述N型漂移区上形成场氧化层与N型掺杂区包括：
在所述N型漂移区上进行硅局部氧化生长以形成所述场氧化层；以及
通过离子注入方式在所述场氧化层的下方形成所述N型掺杂区。
2.根据权利要求1所述的NLDMOS器件的制备方法，其特征在于，所述N型掺杂区为N型-颈形掺杂区。
3.根据权利要求1所述的NLDMOS器件的制备方法，其特征在于，所述NLDMOS器件的制备方法还包括：
在所述衬底上形成P型降低电场区，所述P型降低电场区连接所述P型体区与所述N型漂移区。
4.根据权利要求1所述的NLDMOS器件的制备方法，其特征在于，所述NLDMOS器件的制备方法还包括：
在所述衬底上形成第一高压N型阱区、N型隔离层与第二高压N型阱区，其中，所述第一高压N型阱区、所述N型隔离层与所述第二高压N型阱区形成包围所述P型体区与所述N型漂移区的隔离空间。
5.根据权利要求1所述的NLDMOS器件的制备方法，其特征在于，所述NLDMOS器件的制备方法还包括：
在所述衬底上形成第三高压N型阱区，其中，所述P型体区与所述N型漂移区设于所述第三高压N型阱区上。
6.根据权利要求1所述的NLDMOS器件的制备方法，其特征在于，所述衬底为P型衬底。
7.一种芯片，其特征在于，该芯片包括根据权利要求1-6中任一项所述的NLDMOS器件的制备方法形成的NLDMOS器件。
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