CN103413831A - 一种横向高压器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体技术，具体的说是涉及一种横向高压器件及其制造方法。本发明的一种横向高压器件，其特征在于，通过推阱和离子注入工艺在第二种导电类型半导体漂移区中形成第一种导电类型半导体降场层，通过光刻和离子注入工艺，在第二种导电类型半导体漂移区的表面形成的第二种导电类型半导体重掺杂层。本发明的有益效果为，在保持高的击穿耐压的情况下，可以大大的降低器件比导通电阻，同时减小横向高压器件源端的电场峰值，避免强场效应，提高器件的击穿电压，具有更小的导通电阻，在相同的导通能力的情况下具有更小的芯片面积，并很好地优化器件的表面电场，同时，本发明提供的制造方法简单，工艺难度较低。本发明尤其适用于横向高压器件。
Description
技术领域
本发明涉及半导体技术，具体的说是涉及一种横向高压器件及其制造方法。
背景技术
横向高压功率器件是高压功率集成电路发展必不可少的部分，高压功率器件要求具有高的击穿电压，低的导通电阻和低的开关损耗。横向高压器件实现高的击穿电压，要求其用于承担耐压的漂移区具有长的尺寸和低的掺杂浓度，但为了满足器件低导通电阻，又要求作为电流通道的漂移区具有高的掺杂浓度。在功率LDMOS（Latral Double-diffused MOSFET）器件设计中，击穿电压（Breakdown Voltage，BV）和比导通电阻（Specific on-resistance，Ron,sp）存在矛盾关系：Ron,sp∝BV2.3～2.6，因此器件在高压应用时，导通电阻急剧上升，从而限制了高压LDMOS器件在高压功率集成电路中的应用，尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题，J.A.APPLES等人提出了RESURF（Reduced SURfaceField）降低表面场技术，被广泛应用于高压器件的设计中，虽然有效地减小了导通电阻，但击穿电压和导通电阻之间的矛盾关系仍有待进一步改善。
发明内容
本发明所要解决的技术问题，就是针对上述问题，提出一种横向高压器件及其制造方法。
本发明解决上述技术问题所采用的技术方案是：一种横向高压器件，包括第一导电类型半导体衬底1、第二导电类型半导体漂移区2、第一导电类型半导体体区3、第一导电类型半导体降场层4、场氧化层6、栅氧化层7、多晶硅栅电极8、金属前介质13、第二导电类型半导体漏区10、第二导电类型半导体源区11、第一导电类型半导体体接触区12、源极金属14、漏极金属15，所述第二导电类型半导体漂移区2和第一导电类型半导体体区3连接并分别嵌入设置在第一导电类型半导体衬底1的两端，第二导电类型半导体漂移区2和第一导电类型半导体体区3的上表面与第一导电类型半导体衬底1的上表面重合，所述第一导电类型半导体降场层4设置在第二导电类型半导体漂移区2中，所述场氧化层6嵌入设置在第二导电类型半导体漂移区2的上表面，所述第二导电类型半导体漏区10设置在第二导电类型半导体漂移区2中远离第一导电类型半导体体区3的端部且第二导电类型半导体漏区10的上表面与第二导电类型半导体漂移区2的上表面重合，氧化层6和第二导电类型半导体漏区10连接，所述第二导电类型半导体源区11和第一导电类型半导体体接触区12设置在第一导电类型半导体体区3中且第二导电类型半导体源区11和第一导电类型半导体体接触区12的上表面与第一导电类型半导体体区3的上表面重合，第一导电类型半导体体接触区12设置在第一导电类型半导体体区3中远离第二导电类型半导体漂移区2的端部，第二导电类型半导体源区11和第一导电类型半导体体接触区12连接，所述栅氧化层7覆盖设置在部分第二导电类型半导体源区11的上表面并延伸至第二导电类型半导体漂移区2的上表面与氧化层6连接，所述多晶硅栅电极8覆盖设置在栅氧化层7的上表面和部分氧化层6的上表面，金属前介质13覆盖设置在部分第二导电类型半导体源区11的上表面、多晶硅栅电极8的上表面、氧化层6的上表面和部分第二导电类型半导体漏区10的上表面，所述源极金属14覆盖设置在第一导电类型半导体体接触区12的上表面、第二导电类型半导体源区11的部分上表面并与金属前介质13连接，在金属前介质13的上表面延伸形成场板，所述漏极金属15覆盖在第二导电类型半导体漏区10的部分上表面并与与金属前介质13连接，在金属前介质13的上表面延伸形成场板，其特征在于，还包括第二导电类型半导体重掺杂层5，所述第二导电类型半导体重掺杂层5设置在第一导电类型半导体降场层4和场氧化层6之间，第二导电类型半导体重掺杂层5的上表面与场氧化层6的下表面连接、下表面与第一导电类型半导体降场层4的上表面连接，第二导电类型半导体重掺杂层5与第一导电类型半导体降场层4的接触面为斜面，第二导电类型半导体重掺杂层5一端的上表面与第一导电类型半导体降场层4该端的上表面连接构成斜面的一端，第二导电类型半导体重掺杂层5的下表面与第一导电类型半导体降场层4的上表面自斜面的一端向另一端斜下延伸。
本方案中第二导电类型半导体重掺杂层5与第一导电类型半导体降场层4的结构的优点在于，第一导电类型半导体降场层4的上表面和第二导电类型半导体重掺杂层5的下表面相接，横向高压器件耐压时，第一导电类型半导体降场层4辅助耗尽第二导电类型半导体重掺杂5，提高器件击穿电压。同时，随着向第二导电类型半导体漏区10靠近，第二导电类型半导体重掺杂层5的厚度越来越宽，近似线性变掺杂，降低源端电场，避免强场效应，优化器件表面电场，进一步提高器件的击穿电压。
一种横向高压器件的制造方法，其特征在于，包括以下步骤：
第一步：采用光刻和离子注入工艺，在第一导电类型半导体衬底1中注入第二导电类型杂质，扩散形成第二导电类型半导体漂移区2，所述第一导电类型半导体衬底1的电阻率为10～200欧姆·厘米，第二导电类型半导体漂移区2的注入剂量为1E12cm-2～2E13cm-2；
第二步：采用光刻和离子注入工艺，在第一导电类型半导体衬底1中注入第一导电类型杂质，形成第一导电类型半导体体区3，第一导电类型半导体体区3与第二导电类型半导体漂移区2接触并分别位于第一导电类型半导体衬底1的两端，所述第一导电类型半导体体区3的注入剂量为1E12cm-2～5E13cm-2；
第三步：在第二导电类型半导体漂移区2的上表面形成场氧化层6；
第四步：采用光刻和推阱工艺，在第二导电类型半导体漂移区2中注入第一导电类型杂质，推阱扩散形成第一导电类型半导体降场层4，所述第一导电类型半导体降场层4的注入剂量为1E11cm-2～2E13cm-2；
第五步：采用光刻和离子注入工艺，在第一导电类型半导体降场层4中注入第二导电类型杂质，扩散形成第二导电类型半导体重掺杂层5，所述第二导电类型半导体重掺杂层5设置在第一导电类型半导体降场层4和场氧化层6之间，第二导电类型半导体重掺杂层5的上表面与场氧化层6的下表面连接、下表面与第一导电类型半导体降场层4的上表面连接，第二导电类型半导体重掺杂层5与第一导电类型半导体降场层4的接触面为斜面，第二导电类型半导体重掺杂层5一端的上表面与第一导电类型半导体降场层4该端的上表面连接构成斜面的一端，第二导电类型半导体重掺杂层5的下表面与第一导电类型半导体降场层4的上表面自斜面的一端向另一端斜下延伸，所述第二导电类型半导体重掺杂层5的注入剂量为1E11cm-2～2E13cm-2；
第六步：在第二导电类型半导体源区11的上表面并延伸至第二导电类型半导体漂移区2的上表面及场氧化层6的部分上表面形成栅氧化层7，所述栅氧化层7的厚度为7nm～100nm；
第七步：在栅氧化层7上表面形成多晶硅栅电极8，所述多晶硅栅极8的方块电阻值为10～40欧姆/方块；
第八步：采用光刻和离子注入工艺，在第二导电类型半导体漂移区2端部形成器件的第二导电类型半导体漏区10，在第一导电类型半导体体区3上表面形成第二导电类型半导体源区(11)和第一导电类型半导体体接触区12，所述第二导电类型半导体漏区10、第二导电类型半导体源11、第一导电类型半导体体接触区12的注入剂量为1E13cm-2～2E16cm-2；
第九步：在部分第二导电类型半导体源区11的上表面、多晶硅栅电极8的上表面、场氧化层6的上表面和第二导电类型半导体漏区10的部分上表面淀积形成金属前介质13；
第十步：在第一导电类型半导体体接触区12的上表面和第二导电类型半导体源11的部分上表面形成源极金属14，在所述第二导电类型半导体漏区10的部分上表面形成漏极金属15，源极金属14和漏极金属15均与金属前介质13连接并在金属前介质13的上表面延伸形成场板。
本方案中，采用推阱的优点在于：第四步中采用离子注入和推阱工艺实现的第一导电类型半导体降场层4可以和第二步实现的第一导电类型半导体体区3一起完成，减少掩膜板次数，降低横向高压器件的制造成本。
具体的，所述第二步还包括，在形成第一导电类型半导体体区3的同时采用离子注入和推阱工艺在第二导电类型半导体漂移区2中形成第一导电类型半导体降场层4。
具体的，所述第二步还包括，在第一导电类型半导体体区3中形成第一导电类型半导体埋层。本方案的优点在于，埋层可以防止寄生三极管导通，提高横线高压器件性能。
具体的，所述第五步中，第二导电类型半导体重掺杂层5的注入窗口由多个注入窗口组成，多个注入窗口的大小相同或不相同，多个注入窗口的间距随着向第二导电类型半导体漏区10靠近而逐渐减小，多个注入窗口的间距相同或不相同，注入窗口的大小随着向第二导电类型半导体漏区10靠近而逐渐增大。
进一步的，还可以通过外延工艺形成第二导电类型半导体漂移区2，场氧化层6还可以在第一导电类型半导体降场层4和第二导电类型半导体重掺杂层5之后形成，第二导电类型半导体重掺杂层5还可以采用阶梯掺杂，耐压时引入多个表面场尖峰，优化器件表面电场，同时避免源端电场过大，防止强场效应。
本发明的有益效果为，通过光刻和推阱工艺在第二导电类型半导体漂移区中形成第一导电类型半导体降场层，通过光刻和离子注入工艺，在第一导电类型半导体降场层表面形成的第二导电类型半导体重掺杂层，从而在开态时，第二导电类型半导体重掺杂层为器件提供一个表面低阻导电通道，减小了器件表面的电阻率，从而极大地降低了器件的导通电阻；关态时，线性掺杂的第二导电类型半导体重掺杂层优化器件的表面电场，避免源端电场过大，防止强场效应导致器件提前击穿，使得横向高压器件具有较高的击穿电压；因此，与传统横向高压器件相比，本发明提供的横向高压功率器件在相同芯片面积的情况下具有更小的导通电阻、在相同的导通能力的情况下具有更小的芯片面积。
附图说明
图1是传统横向高压器件器件的剖面示意图；
图2是本发明的一种横向高压器件的剖面示意图；
图3是实施例1中第二导电类型半导体重掺杂层的多个窗口结构示意图；
图4是实施例1中第二导电类型半导体杂质注入后的器件结构剖面示意图；
图5是实施例1中形成线性掺杂分布的第二导电类型半导体重掺杂层示意图；
图6是实施例2中第二导电类型半导体重掺杂层的多个窗口结构示意图；
图7是实施例2中第二导电类型半导体杂质注入后的器件结构剖面示意图；
图8是实施例2中形成线性掺杂分布的第二导电类型半导体重掺杂层示意图；
图9是实施例3中第二导电类型半导体重掺杂层的多个窗口结构示意图；
图10是实施例3中第二导电类型半导体杂质注入后的器件结构剖面示意图；
图11是实施例3中形成线性掺杂分布的第二导电类型半导体重掺杂层示意图；
图12是实施例4中第二导电类型半导体重掺杂层的多个窗口结构示意图；
图13是实施例4中第二导电类型半导体杂质注入后的器件结构剖面示意图；
图14是实施例4中形成线性掺杂分布的第二导电类型半导体重掺杂层示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
如图1所示，为传统的横向高压功率MOSFET器件结构剖面图，高压器件集成在第一导电类型半导体衬底1上，包括第二导电类型半导体漂移区2、第一导电类型半导体体区3、第一导电类型半导体降场层4、场氧化层6、栅氧化层7、多晶硅栅电极8、第二导电类型半导体漏区10、第二导电类型半导体源区11、第一导电类型半导体体接触区12；第一导电类型半导体降场层4通过离子注入工艺实现、被第二导电类型半导体漂移区2包围；源极金属14位于第一导电类型半导体体区3上侧、与第二导电类型半导体源区11和第一导电类型半导体体接触区12相连，漏极金属15与第二导电类型半导体漏区10相连；多晶硅栅电极8位于栅氧化层7上方，场氧化层6位于第二导电类型半导体漂移区2上方；多晶硅栅电极8、源极金属14和漏极金属15之间通过金属前介质13相互隔离。
如图2所示，为本发明提供的一种横向高压器件结构剖面图，包括第一导电类型半导体衬底1、第二导电类型半导体漂移区2、第二导电类型半导体重掺杂层5、第一导电类型半导体降场层4、第一导电类型半导体体区3、场氧化层6、栅氧化层7、多晶硅栅电极8、第二导电类型半导体漏区（或第一导电类型半导体阳极区）10、第二导电类型半导体源区（或第二导电类型半导体阴极区）11、第一导电类型半导体体接触区12、金属前介质13、源极金属（或阴极金属）14、漏极金属（或阳极金属）15；其特征在于，所述高压半导体器件还包括第一导电类型半导体降场层4和第二导电类型半导体重掺杂层5，所述第二导电类型半导体重掺杂层5位于场氧化层6和第一导电类型半导体降场层4之间。其中，第一导电类型半导体降场层4通过推阱工艺实现，第二导电类型半导体重掺杂层5具有线性掺杂分布，该分布不仅可以降低器件的比导通电阻，还可以降低器件源端电场分布，避免强场效应，在漂移区中引入多个电场尖峰，优化器件表面电场，从而提高器件击穿电压，缓解耐压和比导通电阻的矛盾关系。
本发明的工作原理为：
本发明的工作原理与传统的横向高压器件类似，都是应用电荷平衡原理来提高器件的击穿电压，但本发明中的器件导通损耗低于传统横向高压器件。图1为传统的横向高压DMOS器件，包括第一导电类型半导体衬底1、第二导电类型半导体漂移区2、第一导电类型半导体体区3、第一导电类型半导体降场层4、第二导电类型半导体重掺杂层5、场氧化层6、栅氧化层7、多晶硅栅极8、第二导电类型半导体漏区10、第二导电类型半导体源区11、第一导电类型半导体体接触区12；源极金属14和漏极金属15之间通过金属前介质13相互隔离。器件导通时，电流从第二导电类型半导体源区11经第二导电类型半导体漂移区2流到第二导电类型半导体漏区10，由于第二导电类型半导体漂移区2的浓度较低，器件的导通电阻很大，导通损耗增加。如图2所示，为本发明提供的横向高压器件，与传统横向高压DMOS器件相比，本发明提供的高压器件通过推阱工艺在第二导电类型半导体漂移区2中形成第一导电类型半导体降场层4，并通过离子注入工艺在降场层4中形成线性掺杂分布的第二导电类型半导体重掺杂层5。开态时，高浓度的重掺杂层5为高压器件提供了大量的多数载流子，在器件表面形成一个低阻的导电通道，可以极大地减小器件导通电阻，从而大大的降低工艺成本。关态时，漏极金属15加高压，第一导电类型半导体降场层4和第一导电类型半导体衬底1辅助耗尽第二导电类型半导体漂移区2和第二导电类型半导体重掺杂层5，使得器件获得较大的击穿电压。同时，线性变掺杂的第二导电类型半导体重掺杂5可以调制漂移区2的表面电场，降低器件的源端电场，避免强场效应，防止器件提前击穿，进一步提高器件的耐压，从而缓解了横向高压器件中耐压和比导通电阻的矛盾关系。因此，在功率集成电路应用中，同样输出电流能力的条件下，高压半导体器件的面积得以降低。
本发明提供的一种横向高压器件的制造方法步骤如下：
第一步：采用光刻和离子注入工艺，在第一导电类型半导体衬底1中注入第二导电类型杂质，扩散形成第二导电类型半导体漂移区2，所述第一导电类型半导体衬底1的电阻率为10～200欧姆·厘米，第二导电类型半导体漂移区2的注入剂量为1E12cm-2～2E13cm-2；
第二步：采用光刻和离子注入工艺，在第一导电类型半导体衬底1中注入第一导电类型杂质，形成第一导电类型半导体体区3，第一导电类型半导体体区3与第二导电类型半导体漂移区2接触并分别位于第一导电类型半导体衬底1的两端，所述第一导电类型半导体体区3的注入剂量为1E12cm-2～5E13cm-2；
第三步：在第二导电类型半导体漂移区2的上表面形成场氧化层6；
第四步：采用光刻和推阱工艺，在第二导电类型半导体漂移区2中注入第一导电类型杂质，推阱扩散形成第一导电类型半导体降场层4，所述第一导电类型半导体降场层4的注入剂量为1E11cm-2～2E13cm-2；
第五步：采用光刻和离子注入工艺，在第一导电类型半导体降场层4中注入第二导电类型杂质，扩散形成第二导电类型半导体重掺杂层5，所述第二导电类型半导体重掺杂层5设置在第一导电类型半导体降场层4和场氧化层6之间，第二导电类型半导体重掺杂层5的上表面与场氧化层6的下表面连接、下表面与第一导电类型半导体降场层4的上表面连接，第二导电类型半导体重掺杂层5与第一导电类型半导体降场层4的接触面为斜面，第二导电类型半导体重掺杂层5一端的上表面与第一导电类型半导体降场层4该端的上表面连接构成斜面的一端，第二导电类型半导体重掺杂层5的下表面与第一导电类型半导体降场层4的上表面自斜面的一端向另一端斜下延伸，所述第二导电类型半导体重掺杂层5的注入剂量为1E11cm-2～2E13cm-2；
第六步：在第二导电类型半导体源区11的上表面并延伸至第二导电类型半导体漂移区2的上表面及场氧化层6的部分上表面形成栅氧化层7，所述栅氧化层7的厚度为7nm～100nm；
第七步：在栅氧化层7上表面形成多晶硅栅电极8，所述多晶硅栅极8的方块电阻值为10～40欧姆/方块；
第八步：采用光刻和离子注入工艺，在第二导电类型半导体漂移区2端部形成器件的第二导电类型半导体漏区10，在第一导电类型半导体体区3上表面形成第二导电类型半导体源区11和第一导电类型半导体体接触区12，所述第二导电类型半导体漏区10、第二导电类型半导体源11、第一导电类型半导体体接触区12的注入剂量为1E13cm-2～2E16cm-2；
第九步：在部分第二导电类型半导体源区11的上表面、多晶硅栅电极8的上表面、场氧化层6的上表面和第二导电类型半导体漏区10的部分上表面淀积形成金属前介质13；
第十步：在第一导电类型半导体体接触区12的上表面和第二导电类型半导体源11的部分上表面形成源极金属14，在所述第二导电类型半导体漏区10的部分上表面形成漏极金属15，源极金属14和漏极金属15均与金属前介质13连接并在金属前介质13的上表面延伸形成场板。
其中，第三步的场氧化层6还可以在第一导电类型半导体降场层4和第二导电类型半导体重掺杂层5之后形成，可以利用场氧化层6的退火过程，对第一导电类型半导体降场层4和第二导电类型半导体重掺杂层5进行退火处理。第四步第一导电类型半导体降场层4可以和第二步第一导电类型半导体体区3一起形成。
本发明通过推阱工艺在第二导电类型半导体漂移区中形成第一导电类型半导体降场层，并通过离子注入工艺在第一导电类型半导体降场层表面形成第二导电类型半导体重掺杂层。开态时，第二导电类型半导体重掺杂层为器件提供一个低阻的表面导电通道，从而降低了器件的导通电阻和功耗。同时，线性掺杂或阶梯掺杂的第二导电类型半导体重掺杂层降低的源端电场峰值，避免强场效应，同时在漂移区中引入多个电场尖峰，优化器件表面电场，从而提高器件的击穿电压。与传统横向高压器件相比，本发明提供的横向高压器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。而且，本发明还提供了一种横向高压器件的制造技术，其工艺较为简单，成本较低。
本发明提供的方法中，第四步和第五步为关键特征步骤。
实施例1：
本例的采用工艺为，第二导电类型半导体重掺杂层5具有多个较小的离子注入窗口，小窗口的大小相同，而窗口的间距不同，随着向第二导电类型半导体漏区10（或第一导电类型半导体阳极区）靠近，注入窗口逐渐减小，如图3所示。图4为第二类导电类型半导体杂质注入后的器件结构剖面图，图中第二类导电类型半导体杂质9通过退火扩散，形成线性掺杂分布的第二导电类型半导体重掺杂层5，如图5所示。同时，场氧化层6在第一导电类型半导体降场层4的推阱工艺之前形成，先形成场氧化层6，场氧化层6的退火过程不会影响后面的离子注入。线性掺杂的第二导电类型半导体重掺杂层5，开态时为高压器件提供一个低阻的表面，降低器件的比导通电阻，关态时降低器件的源端电场，避免器件提前发生击穿，提高器件的击穿电压。
实施例2：
本例的采用工艺为，先形成第一导电类型半导体降场层4和第二类导电类型半导体重掺杂层5，再形成场氧化层6，可以将第一导电类型半导体降场层4、第二导电类型半导体重掺杂层5和场氧化层6一起退火处理。同时，第二导电类型半导体重掺杂层5具有多个较小的离子注入窗口，注入窗口的大小相同，间距不同，窗口间距随着向第二导电类型半导体漏区10靠近而逐渐减小，如图6所示。图7为第二类导电类型半导体杂质注入后的器件结构剖面图，图中第二类导电类型半导体杂质9是通过退火扩散，形成线性掺杂分布的第二导电类型半导体重掺杂层5，如图8所示。本例工艺流程形成的高压器件，其工作原理与实施例1相同。
实施例3：
本例的采用工艺为，第二导电类型半导体重掺杂层5具有多个较小的离子注入窗口，小窗口的间距相同，窗口大小不同，随着向第二导电类型半导体漏区10靠近而逐渐减小，如图9所示。图10为第二类导电类型半导体杂质注入后的器件结构剖面图，图中第二类导电类型半导体杂质9是通过退火扩散，形成线性掺杂分布的第二导电类型半导体重掺杂层5，如图11所示。同时，场氧化层6在第一导电类型半导体降场层4的推阱工艺之前形成，先形成场氧化层6，场氧化层6的退火过程不会影响后面的离子注入。本例工艺流程形成的高压器件，其工作原理与实施例1相同。
实施例4：
本例的采用工艺为，先形成第一导电类型半导体降场层4和第二类导电类型半导体重掺杂层5，再形成场氧化层6，可以将降场层4、重掺杂层5和场氧化层6一起退火处理。同时，第二导电类型半导体重掺杂层5具有多个较小的离子注入窗口，小窗口的大小相同，间距不同，窗口间距随着向第二导电类型半导体漏区10靠近而逐渐减小，如图12所示。图13为第二类导电类型半导体杂质注入后的器件结构剖面图，图中第二类导电类型半导体杂质9是通过退火扩散，形成线性掺杂分布的第二导电类型半导体重掺杂层5，如图14所示。本例工艺流程形成的高压器件，其工作原理与实施例1相同。
由上述说明可得，本发明通过推阱和离子注入工艺在第二导电类型半导体漂移区2中形成第一导电类型半导体降场层4，通过光刻和离子注入工艺，在第二导电类型半导体漂移区2的表面形成的第二导电类型半导体重掺杂层5。开态时，第二导电类型半导体重掺杂层5为器件提供一个表面低阻导电通道，减小了器件表面的电阻率，从而极大地降低了器件的导通电阻。关态时，线性掺杂的第二导电类型半导体重掺杂层5优化器件的表面电场，避免源端电场过大，防止强场效应导致器件提前击穿，使得横向高压器件具有较高的击穿电压。因此，与传统横向高压器件相比，本发明提供的横向高压器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。
Claims (5)
1.一种横向高压器件，其元胞结构包括第一导电类型半导体衬底（1）、第二导电类型半导体漂移区（2）、第一导电类型半导体体区（3）、第一导电类型半导体降场层（4）、场氧化层（6）、栅氧化层（7）、多晶硅栅电极（8）、金属前介质（13）、第二导电类型半导体漏区（10）、第二导电类型半导体源区（11）、第一导电类型半导体体接触区（12）、源极金属（14）、漏极金属（15），所述第二导电类型半导体漂移区（2）和第一导电类型半导体体区（3）分别设置在第一导电类型半导体衬底（1）的上端面，所述第一导电类型半导体降场层（4）设置在第二导电类型半导体漂移区（2）中，所述第二导电类型半导体漏区（10）设置在第二导电类型半导体漂移区（2）中远离第一导电类型半导体体区（3）的端部，所述第二导电类型半导体源区（11）和第一导电类型半导体体接触区（12）相互独立设置在第一导电类型半导体体区（3）中，第一导电类型半导体体接触区（12）设置在第一导电类型半导体体区（3）中远离第二导电类型半导体漂移区（2）的端部，所述栅氧化层（7）覆盖设置在部分第二导电类型半导体源区（11）的上表面并延伸至第二导电类型半导体漂移区（2）的上表面，所述氧化层（6）设置在栅氧化层（7）与第二导电类型半导体漏区（10）之间的第二导电类型半导体漂移区（2）的上表面，所述多晶硅栅电极（8）覆盖设置在栅氧化层（7）的上表面并部分延伸至氧化层（6）的上表面，所述源极金属（14）覆盖设置在第一导电类型半导体体接触区（12）的上表面、第二导电类型半导体源区（11）的部分上表面，所述漏极金属（15）覆盖在第二导电类型半导体漏区（10）的部分上表面，所述金属前介质（13）填充在源极金属（14）和漏极金属（15）之间，源极金属（14）和漏极金属（15）分别在金属前介质（13）上延伸形成场板，其特征在于，还包括第二导电类型半导体重掺杂层（5），所述第二导电类型半导体重掺杂层（5）设置在第一导电类型半导体降场层（4）和场氧化层（6）之间，第二导电类型半导体重掺杂层（5）的上表面与场氧化层（6）的下表面连接、下表面与第一导电类型半导体降场层（4）的上表面连接，第二导电类型半导体重掺杂层（5）与第一导电类型半导体降场层（4）的接触面为斜面，第二导电类型半导体重掺杂层（5）一端的上表面与第一导电类型半导体降场层（4）该端的上表面连接构成斜面的一端，第二导电类型半导体重掺杂层（5）的下表面与第一导电类型半导体降场层（4）的上表面自斜面的一端向另一端斜下延伸。
2.一种横向高压器件的制造方法，其特征在于，包括以下步骤：
第一步：采用光刻和离子注入工艺，在第一导电类型半导体衬底（1）中注入第二导电类型杂质，扩散形成第二导电类型半导体漂移区（2），所述第一导电类型半导体衬底（1）的电阻率为10～200欧姆·厘米，第二导电类型半导体漂移区（2）的注入剂量为1E12cm-2～2E13cm-2；
第二步：采用光刻和离子注入工艺，在第一导电类型半导体衬底（1）中注入第一导电类型杂质，形成第一导电类型半导体体区（3），第一导电类型半导体体区（3）与第二导电类型半导体漂移区（2）分别位于第一导电类型半导体衬底（1）的上端面，所述第一导电类型半导体体区（3）的注入剂量为1E12cm-2～5E13cm-2；
第三步：在第二导电类型半导体漂移区（2）的上表面形成场氧化层（6）；
第四步：采用光刻和推阱工艺，在第二导电类型半导体漂移区（2）中注入第一导电类型杂质，推阱扩散形成第一导电类型半导体降场层（4），所述第一导电类型半导体降场层（4）的注入剂量为1E11cm-2～2E13cm-2；
第五步：采用光刻和离子注入工艺，在第一导电类型半导体降场层(4)中注入第二导电类型杂质形成第二导电类型半导体重掺杂层(5)，所述第二导电类型半导体重掺杂层（5）设置在第一导电类型半导体降场层（4）和场氧化层（6）之间，第二导电类型半导体重掺杂层（5）的上表面与场氧化层（6）的下表面连接、下表面与第一导电类型半导体降场层（4）的上表面连接，第二导电类型半导体重掺杂层（5）与第一导电类型半导体降场层（4）的接触面为斜面，第二导电类型半导体重掺杂层（5）一端的上表面与第一导电类型半导体降场层（4）该端的上表面连接构成斜面的一端，第二导电类型半导体重掺杂层（5）的下表面与第一导电类型半导体降场层（4）的上表面自斜面的一端向另一端斜下延伸，所述第二导电类型半导体重掺杂层(5)的注入剂量为1E11cm-2～2E13cm-2；
第六步：在第二导电类型半导体源区（11）的上表面并延伸至第二导电类型半导体漂移区（2）的上表面及场氧化层（6）的部分上表面形成栅氧化层(7)，所述栅氧化层(7)的厚度为7nm～100nm；
第七步：在栅氧化层(7)上表面形成多晶硅栅电极(8)，所述多晶硅栅极(8)的方块电阻值为10～40欧姆/方块；
第八步：采用光刻和离子注入工艺，在第二导电类型半导体漂移区（2）端部形成器件的第二导电类型半导体漏区(10)，在第一导电类型半导体体区（3）上表面形成第二导电类型半导体源区(11)和第一导电类型半导体体接触区(12)，所述第二导电类型半导体漏区(10)、第二导电类型半导体源(11)、第一导电类型半导体体接触区(12)的注入剂量为1E13cm-2～2E16cm-2；
第九步：在部分第二导电类型半导体源区（11）的上表面、多晶硅栅电极(8)的上表面、场氧化层（6）的上表面和第二导电类型半导体漏区(10)的部分上表面淀积形成金属前介质(13)；
第十步：在第一导电类型半导体体接触区(12)的上表面和第二导电类型半导体源(11)的部分上表面形成源极金属(14)，在所述第二导电类型半导体漏区(10)的部分上表面形成漏极金属(15)，源极金属(14)和漏极金属(15)均与金属前介质(13)连接并在金属前介质(13)的上表面延伸形成场板。
3.根据权利要求2所述的一种横向高压器件的制造方法，其特征在于，所述第二步还包括，在形成第一导电类型半导体体区（3）的同时采用离子注入和推阱工艺在第二导电类型半导体漂移区（2）中形成第一导电类型半导体降场层（4）。
4.根据权利要求2所述的一种横向高压器件的制造方法，其特征在于，所述第二步还包括，在第一导电类型半导体体区（3）中形成第一导电类型半导体埋层。
5.根据权利要求3或4所述的一种横向高压器件的制造方法，其特征在于，所述第五步中，第二导电类型半导体重掺杂层（5）的注入窗口由多个注入窗口组成，多个注入窗口的大小相同或不相同，多个注入窗口的间距随着向第二导电类型半导体漏区（10）靠近而逐渐减小，多个注入窗口的间距相同或不相同，注入窗口的大小随着向第二导电类型半导体漏区（10）靠近而逐渐增大。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013103886819A CN103413831A (zh) | 2013-08-30 | 2013-08-30 | 一种横向高压器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013103886819A CN103413831A (zh) | 2013-08-30 | 2013-08-30 | 一种横向高压器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103413831A true CN103413831A (zh) | 2013-11-27 |
Family
ID=49606829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2013103886819A Pending CN103413831A (zh) | 2013-08-30 | 2013-08-30 | 一种横向高压器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103413831A (zh) |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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|
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| RJ01 | Rejection of invention patent application after publication |
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