CN105575779B - 横向高压半导体器件的制作方法 - Google Patents
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Abstract
本发明提供一种横向高压半导体器件的制作方法，包括：在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，第一离子注入掺杂区的分布密度从横向高压半导体器件的高压端向横向高压半导体器件的低压端的方向上逐渐减小；对衬底进行第一高温处理，以使各第一离子注入掺杂区形成第一扩散区；在衬底上形成外延层；在外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区，第三扩散区位于低压端，第二扩散区覆盖第一扩散区且从第三扩散区靠近高压端的一侧起延伸至高压端，第二导电类型与第一导电类型相反。根据本发明的横向高压半导体器件的制作方法，尽量避免了击穿电压和导通电阻两者之间的矛盾。
Description
技术领域
本发明涉及半导体器件技术，尤其涉及一种横向高压半导体器件的制作方法。
背景技术
横向高压半导体器件是功率集成电路中常用的器件，其高压端可以承受高电位，高压端可承受的最大电压称之为“击穿电压”。横向高压半导体器件导通时高压端与低压端之间的阻抗称之为“导通电阻”，对同一横向高压半导体器件而言，击穿电压越大越好，导通电阻越小越好。
横向高压半导体器件包括横向双扩散金属氧化物晶体管(Laterally DiffusedMetal Oxide Semiconductor，LDMOS)、横向绝缘栅双极型晶体管(Lateral InsulatedGate Bipolar Transistor，LIGBT)等。按照导电类型，横向高压半导体器件可以分类为N型和P型。图1所示，是N型LDMOS的剖面结构意图。该LDMOS主要包括：轻掺杂的N型漂移区101和P型体区102、场氧化层103以及位于场氧化层103之上的靠近低压端104一头的多晶硅场板105。当高压端106承受高电位时，由N型漂移区101和P型衬底107组成的PN结(纵向PN结)、以及由N型漂移区101和P型体区102组成的PN结(横向PN结)都反向偏置，空间电荷区展宽，分担该LDMOS两端的电位差。空间电荷区内的电场强度越大，其分担的电压越高；空间电荷区的宽度越大，其分担的电压越高；当空间电荷区之中任意一点的电场强度超过临界电场时，就会发生击穿。多晶硅场板105的作用在于减弱靠近低压端104一头的场氧化层103边缘位置的电场强度。
如图1所示，为提高LDMOS的击穿电压，需降低N型漂移区101的掺杂浓度，这无疑会增加N型漂移区101的电阻率，导致LDMOS的导通电阻也增大，可见，击穿电压和导通电阻两者之间是互相矛盾的。
发明内容
本发明提供一种横向高压半导体器件的制作方法，以解决现有技术中提高横向高压半导体器件的击穿电压时，导通电阻也增大的问题。
本发明提供一种横向高压半导体器件的制作方法，包括：
在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，所述第一离子注入掺杂区的分布密度从所述横向高压半导体器件的高压端向所述横向高压半导体器件的低压端的方向上逐渐减小；
对所述衬底进行第一高温处理，以使各所述第一离子注入掺杂区形成第一扩散区；
在所述衬底上形成外延层；
在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区，所述第三扩散区位于所述低压端，所述第二扩散区覆盖所述第一扩散区且从所述第三扩散区靠近所述高压端的一侧起延伸至所述高压端，所述第二导电类型与所述第一导电类型相反。
如上所述的横向高压半导体器件的制作方法，优选地，所述高压端区域的所述第一离子注入掺杂区的分布密度是均匀的。
如上所述的横向高压半导体器件的制作方法，优选地，所述在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，包括：
在所述第一导电类型的衬底表层，形成岛状的第二导电类型的各第一离子注入掺杂区。
如上所述的横向高压半导体器件的制作方法，优选地，各所述第一离子注入掺杂区的宽度为0.5微米至5微米，间隔为0.5微米至5微米。
如上所述的横向高压半导体器件的制作方法，优选地，所述在所述外延层的表层形成第二导电类型的第二扩散区包括：
在所述外延层的表层形成第二导电类型的第二离子注入掺杂区；
对所述衬底进行第二高温处理，以使所述第二离子注入掺杂区形成所述第二扩散区，且所述第一扩散区与所述第二扩散区连通。
如上所述的横向高压半导体器件的制作方法，优选地，所述第一高温处理和所述第二高温处理的工艺温度为1000摄氏度至1250摄氏度，工艺时间为60分钟至1200分钟。
如上所述的横向高压半导体器件的制作方法，优选地，所述形成第二导电类型的各第一离子注入掺杂区包括：
采用第一光刻和第一离子注入工艺在所述衬底表层形成所述第二导电类型的各第一离子注入掺杂区，所述第一离子注入工艺的剂量为1×1012原子/平方厘米至1×1013原子/平方厘米。
如上所述的横向高压半导体器件的制作方法，优选地，所述在所述外延层的表层形成第二导电类型的第二离子注入掺杂区包括：
采用第二光刻和第二离子注入工艺在所述外延层的表层形成第二导电类型的第二离子注入掺杂区，所述第二离子注入工艺的剂量为5×1011原子/平方厘米至5×1012原子/平方厘米。
如上所述的横向高压半导体器件的制作方法，优选地，在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区之后，还包括：
在所述第二扩散区上形成场氧化层；
在所述第二扩散区未形成所述场氧化层的区域和所述第三扩散区上形成栅氧化层；
在所述第三扩散区上形成栅极，所述栅极延伸并覆盖部分所述场氧化层。
如上所述的横向高压半导体器件的制作方法，优选地，若所述第一导电类型为N型，则所述第二导电类型为P型，或者若所述第一导电类型为P型，则所述第二导电类型为N型。
由上述技术方案可知，本发明提供的横向高压半导体器件的制作方法，由于各第一离子注入掺杂区可以通过光刻形成，因此，在高压端的下方，可以在形成第一离子注入掺杂区的工艺过程中调整光刻掩模版上的相邻的第一离子注入掺杂区的间隔距离，以实现对高压端下方的第一扩散区的掺杂浓度的调整，从而达到调整第一扩散区与衬底之间的PN结的击穿电压之目的，进而避免通过降低第一扩散区的整体掺杂浓度来提升高压端与衬底之间的击穿电压，且高压端承受高电位时，可在水平方向形成强度分布比较均匀的电场，进一步地，尽量避免击穿电压和导通电阻两者之间的矛盾。
附图说明
图1为现有技术中N型LDMOS的剖面结构意图；
图2A-2H为本发明一实施例的横向高压半导体器件的各个步骤的结构示意图。
具体实施方式
本实施例提供一种横向高压半导体器件的制作方法。如图2A-2H所示，为根据本实施例的横向高压半导体器件的制作方法的流程示意图。
如图2A所示，为在衬底上形成各第一离子注入掺杂区的俯视示意图；如图2B所示，为在衬底上形成各第一离子注入掺杂区的剖面示意图。
本实施例中，在第一导电类型的衬底201表层，形成第二导电类型的各第一离子注入掺杂区202，第一离子注入掺杂区202的分布密度从横向高压半导体器件的高压端2011向横向高压半导体器件的低压端2012的方向上逐渐减小。
本实施例的第一导电类型和第二导电类型均可以为N型或P型，且两者的导电类型相反，即第一导电类型和第二导电类型不同。具体地，若第一导电类型为N型，则第二导电类型为P型，或者若第一导电类型为P型，则第二导电类型为N型。
此外，本实施例的横向高压半导体器件的高压端2011和低压端2012指的是预设区域，即要将横向高压半导体器件一端制作为高压端，另一端制作为低压端。本实施例的横向高压半导体器件制作完成后，即可在预设的高压端区域形成高压端2011，预设的低压端区域形成低压端2012。
本实施例中，各第一离子注入掺杂区202的分布密度从高压端2011到低压端2012逐渐减小。各第一离子注入掺杂区202呈岛状分布在衬底201的表层上。即，在第一导电类型的衬底201表层，形成第二导电类型的各第一离子注入掺杂区202具体可以包括：在第一导电类型的衬底201表层，形成岛状的第二导电类型的各第一离子注入掺杂区202。
可选地，本实施例的各第一离子注入掺杂区202的形状可以为矩形、正方形、圆形、菱形等各种形状，本实施例中不作限定。各第一离子注入掺杂区202的形状可以相同，也可以不同。可选地，各第一离子注入掺杂区202的宽度为0.5微米至5微米，间隔为0.5微米至5微米。具体地，采用第一光刻和第一离子注入工艺在衬底201表层形成第二导电类型的各第一离子注入掺杂区202，第一离子注入工艺的剂量为1×1012原子/平方厘米至1×1013原子/平方厘米。
可选地，在高压端2011区域的第一离子注入掺杂区202的分布密度是均匀的。
如图2C所示，对衬底201进行第一高温处理，以使各第一离子注入掺杂区202形成第一扩散区203。
本实施例中，第一高温处理的工艺工艺温度可以为1000摄氏度至1250摄氏度，工艺时间可以为60分钟至1200分钟。
经过第一高温处理，各第一离子注入掺杂区202中的离子扩散，最终各第一离子注入掺杂区202相连，形成一个第一扩散区203。
由于第一离子注入掺杂区202的分布密度从横向高压半导体器件的高压端2011向横向高压半导体器件的低压端2012的方向上逐渐减小，因此，该第一扩散区203的掺杂浓度也是不均匀分布的，即从横向高压半导体器件的高压端2011向横向高压半导体器件的低压端2012的方向上逐渐减小，也可以说在水平方向，第一扩散区203的掺杂浓度是变化的。
需指出的是，若在高压端2011区域的第一扩散区203的分布浓度是均匀的，则第一扩散区203在高压端2011区域的掺杂浓度也是均匀的。
第一扩散区203与衬底201之间的PN结为纵向PN结。
如图2D所示，在衬底201上形成外延层204。
本实施例中，该外延层204的导电类型与衬底201一致，均为第一导电类型。具体地，该外延层204的材料可以与衬底201相同，例如均为P型单晶硅。
如图2E所示，在外延层204的表层形成第二导电类型的第二离子注入掺杂区205。
该步骤具体可以为：采用第二光刻和第二离子注入工艺在外延层204的表层形成第二导电类型的第二离子注入掺杂区205，第二离子注入工艺的剂量为5×1011原子/平方厘米至5×1012原子/平方厘米。
如图2F所示，对衬底201进行第二高温处理，以使第二离子注入掺杂区205形成第二扩散区206，且第一扩散区203与第二扩散区206连通。
其中，第二高温处理的工艺温度为1000摄氏度至1250摄氏度，工艺时间为60分钟至1200分钟。
对衬底201进行第二高温处理，第二离子注入掺杂区205的离子就会发生扩散，进而形成第二扩散区206。图2E和图2F即为在外延层的表层形成第二导电类型的第二扩散区的工艺步骤。
该第二离子注入掺杂区205覆盖第一扩散区203且从第三扩散区207靠近高压端2011的一侧起延伸至高压端2011。
此外，对衬底201进行第二高温处理，第一扩散区203同样可以进一步发生离子扩散，即第一扩散区203中的离子分别向第二扩散区206和衬底201扩散。而第二扩散区206中的离子向第一扩散区203扩散，进而第一扩散区203与第二扩散区206发生连通。第一扩散区203与第二扩散区206共同组成了从低压端2012向高压端2011延伸的掺杂浓度递增的漂移区，即该漂移区越靠近高压端2011，其掺杂浓度越大。因此，当高压端2011承受高电位时，可在水平方向形成强度分布比较均匀的电场，从而尽量避免了击穿电压与导通电阻两者之间的矛盾。
如图2G所示，在外延层204的表层形成第一导电类型的第三扩散区207。
该第三扩散区207位于低压端2012，与第二扩散区206相邻。具体地，该第三扩散区207的正下方不存在第一扩散区203。
接下来，如图2H所示，在第二扩散区206上形成场氧化层208，在第二扩散区206未形成场氧化层208的区域和第三扩散区207上形成栅氧化层209，在第三扩散区207上形成栅极210，栅极210延伸并覆盖部分场氧化层208。
本实施例的横向高压半导体器件的制作方法，由于各第一离子注入掺杂区202可以通过光刻形成，因此，在高压端2011的下方，可以在形成第一离子注入掺杂区202的工艺过程中调整光刻掩模版上的相邻的第一离子注入掺杂区202的间隔距离，以实现对高压端2011下方的第一扩散区203的掺杂浓度的调整，从而达到调整第一扩散区203与衬底201之间的PN结的击穿电压之目的，进而避免通过降低第一扩散区203的整体掺杂浓度来提升高压端2011与衬底201之间的击穿电压，且高压端2011承受高电位时，可在水平方向形成强度分布比较均匀的电场，进一步地，尽量避免击穿电压和导通电阻两者之间的矛盾。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种横向高压半导体器件的制作方法，其特征在于，包括：
在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，所述第一离子注入掺杂区的分布密度从所述横向高压半导体器件的高压端向所述横向高压半导体器件的低压端的方向上逐渐减小；
对所述衬底进行第一高温处理，以使各所述第一离子注入掺杂区形成第一扩散区；
在所述衬底上形成外延层；
在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区，所述第三扩散区位于所述低压端，所述第二扩散区覆盖所述第一扩散区且从所述第三扩散区靠近所述高压端的一侧起延伸至所述高压端，所述第二导电类型与所述第一导电类型相反；
所述高压端区域的所述第一离子注入掺杂区的分布密度是均匀的。
2.根据权利要求1所述的横向高压半导体器件的制作方法，其特征在于，所述在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，包括：
在所述第一导电类型的衬底表层，形成岛状的第二导电类型的各第一离子注入掺杂区。
3.根据权利要求2所述的横向高压半导体器件的制作方法，其特征在于，各所述第一离子注入掺杂区的宽度为0.5微米至5微米，间隔为0.5微米至5微米。
4.根据权利要求1所述的横向高压半导体器件的制作方法，其特征在于，所述在所述外延层的表层形成第二导电类型的第二扩散区包括：
在所述外延层的表层形成第二导电类型的第二离子注入掺杂区；
对所述衬底进行第二高温处理，以使所述第二离子注入掺杂区形成所述第二扩散区，且所述第一扩散区与所述第二扩散区连通。
5.根据权利要求4所述的横向高压半导体器件的制作方法，其特征在于，所述第一高温处理和所述第二高温处理的工艺温度为1000摄氏度至1250摄氏度，工艺时间为60分钟至1200分钟。
6.根据权利要求1所述的横向高压半导体器件的制作方法，其特征在于，所述形成第二导电类型的各第一离子注入掺杂区包括：
采用第一光刻和第一离子注入工艺在所述衬底表层形成所述第二导电类型的各第一离子注入掺杂区，所述第一离子注入工艺的剂量为1×1012原子/平方厘米至1×1013原子/平方厘米。
7.根据权利要求4所述的横向高压半导体器件的制作方法，其特征在于，所述在所述外延层的表层形成第二导电类型的第二离子注入掺杂区包括：
采用第二光刻和第二离子注入工艺在所述外延层的表层形成第二导电类型的第二离子注入掺杂区，所述第二离子注入工艺的剂量为5×1011原子/平方厘米至5×1012原子/平方厘米。
8.根据权利要求1所述的横向高压半导体器件的制作方法，其特征在于，在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区之后，还包括：
在所述第二扩散区上形成场氧化层；
在所述第二扩散区未形成所述场氧化层的区域和所述第三扩散区上形成栅氧化层；
在所述第三扩散区上形成栅极，所述栅极延伸并覆盖部分所述场氧化层。
9.根据权利要求1所述的横向高压半导体器件的制作方法，其特征在于，若所述第一导电类型为N型，则所述第二导电类型为P型，或者若所述第一导电类型为P型，则所述第二导电类型为N型。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005480A (zh) * | 2010-10-28 | 2011-04-06 | 电子科技大学 | 一种高压低导通电阻ldmos器件及其制造方法 |
| CN102723354A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN102723353A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN103413831A (zh) * | 2013-08-30 | 2013-11-27 | 电子科技大学 | 一种横向高压器件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8264038B2 (en) * | 2008-08-07 | 2012-09-11 | Texas Instruments Incorporated | Buried floating layer structure for improved breakdown |
| JP5515922B2 (ja) * | 2010-03-24 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
-
2014
- 2014-10-13 CN CN201410538333.XA patent/CN105575779B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005480A (zh) * | 2010-10-28 | 2011-04-06 | 电子科技大学 | 一种高压低导通电阻ldmos器件及其制造方法 |
| CN102723354A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN102723353A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN103413831A (zh) * | 2013-08-30 | 2013-11-27 | 电子科技大学 | 一种横向高压器件及其制造方法 |
Also Published As
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