CN106463503A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置，包括：由第1导电型的SiC构成的半导体层；在所述半导体层的表面部形成多个并分别构成单位单元的第2导电型的主体区域；形成在所述主体区域的内侧的第1导电型的源极区域；隔着栅极绝缘膜而与所述主体区域对置的栅极电极；在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及所述主体区域与所述漏极区域之间的漂移区域，所述集电极区域以在沿着所述半导体层的表面的X轴上覆盖至少包含两个所述单位单元的区域的方式形成。

Description

半导体装置
技术领域
本发明涉及SiC半导体装置。
背景技术
近年来，主要在马达控制系统、电力转换系统等各种功率电子学领域的系统中使用的SiC半导体装置备受瞩目。
专利文献1公开了一种立式IGBT，包括：p型SiC衬底（集电极层）；形成在SiC衬底上的n型的漂移层；形成在漂移层的上部的p型的基极区域；以及形成在基极区域的上部的n型的发射极区域。
专利文献2公开了一种沟槽栅型MOSFET，包括：n＋型SiC衬底；形成在SiC衬底上的n－型的基极层；形成在基极层的表层部的p型的主体（body）区域；形成在主体区域的表层部的n＋型的源极区域；从基极层的表面贯通源极区域及主体区域的栅极沟槽；以及隔着栅极绝缘膜埋设栅极沟槽的栅极电极。
现有技术文献
专利文献
专利文献1：日本特开2011－49267号公报
专利文献2：日本特开2011－44688号公报
专利文献3：日本特开2010－251517号公报
专利文献4：日本特开2010－74051号公报。
发明内容
本发明提供一种对小电流区域的特性及大电流区域的特性都优异的SiC半导体装置。
用于解决课题的方案
本发明的一个实施方式，提供一种半导体装置，包括：由第1导电型的SiC构成的半导体层；在所述半导体层的表面部形成多个并分别构成单位单元的第2导电型的主体区域；形成在所述主体区域的内侧的第1导电型的源极区域；隔着栅极绝缘膜而与所述主体区域对置的栅极电极；在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及所述主体区域与所述漏极区域之间的漂移区域，所述集电极区域以在沿着所述半导体层的表面的X轴上覆盖至少包含两个所述单位单元的区域的方式形成。
依据该构成，半导体装置具有在同一半导体层集成SiC－MOSFET（金属氧化物半导体场效应晶体管：Metal Oxide Semiconductor Field Effect Transistor）及SiC－IGBT（绝缘栅双极性半导体：Insulated Gate Bipolar Semiconductor）的Hybrid－MOS（混合式金属氧化物半导体：Hybrid － Metal Oxide Semiconductor）构造。更具体而言，SiC－MOSFET由源极区域、漏极区域及栅极电极形成，SiC－IGBT由源极区域、集电极区域及栅极电极形成。SiC－MOSFET及SiC－IGBT经由半导体层并联连接。在作为SiC－IGBT动作的情况下，源极区域作为发射极区域而发挥功能，漂移区域作为基极区域而发挥功能。
SiC－MOSFET作为主要在低耐压区域（例如，5kV以下）使用的元件而有效。即，在SiC－MOSFET的情况下，若处于导通状态，则漏极电流在漏极电压为0V时开始上升，然后响应漏极电压的增加而线性增加。因此，在SiC－MOSFET中，能够显示良好的小电流区域的特性。另一方面，漏极电流相对漏极电压的增加而线性增加，因此在大电流区域使用SiC－MOSFET的情况下，必须根据所施加的漏极电压的增加而扩大半导体层的面积。
另一方面，SiC－IGBT作为主要在高耐压区域（例如，10kV以上）使用的元件而有效。即，在SiC－IGBT的情况下，具有双极晶体管的传导率调制特性，因此高耐压且能够大电流控制。因此，在SiC－IGBT中，不用扩大半导体层的面积，能够显示良好的大电流区域的特性。另一方面，由于SiC为大间隙半导体，所以与Si相比具有高的pn结势垒。因此，在小电流区域使用SiC－IGBT的情况下，在pn结部形成寄生二极管，因此需要比较高的pn结上升电压（例如，2.7V以上）。
由这些，通过在同一半导体层集成SiC－MOSFET和SiC－IGBT，理论上，能够实现低耐压区域到高耐压区域较宽的动作范围。即，能够提供不仅能作为高耐压元件而使用，而且在小电流区域中也能实现MOSFET（单极）动作，并且在大电流区域中能够实现IGBT（双极）动作的半导体装置。
然而，仅仅单纯地接合SiC－MOSFET及SiC－IGBT中的集电极区域及漏极区域，从小电流区域迁移到大电流区域时会需要非常高的电压，或者会增大导通电阻。
在此，形成有SiC－MOSFET及SiC－IGBT的半导体层中，从半导体层的表面侧向背面侧以使电位变高的方式分布有等电位面。特别是，在半导体层中，以漏极区域为中心使比较高的等电位面以同心圆状扩展的方式分布。因此，若形成宽度较窄的集电极区域，则以使与施加在漏极区域的漏极电压几乎没有差异的等电位面覆盖集电极区域的方式分布。
在该情况下，漏极区域及集电极区域为同电位，因此，即便增加漏极电压，也难以在集电极区域与覆盖该集电极区域的等电位面之间产生pn结上升电压（即，2.7V）以上的电位差。因此，必须增加漏极电压，直到集电极区域与该等电位面之间的电位差成为pn结上升电压以上。因此，在从小电流区域迁移到大电流区域时需要非常高的电压。
因此，通过在沿着半导体层的表面的X轴上以覆盖至少包含两个单位单元的区域的方式形成集电极区域，能够使比较低的等电位面广泛分布到集电极区域的上端。在该情况下，能够使集电极区域与该等电位面之间的电位差接近pn结上升电压，因此，通过比较小的漏极电压的增加，能够使pn结部（寄生二极管）导通。由此，能够通过比较小的漏极电压从小电流区域迁移到大电流区域，因此能够改善小电流区域的特性及大电流区域的特性的权衡（trade－off）关系。其结果，能够提供对小电流区域的特性及大电流区域的特性都优异的SiC半导体装置。
本发明的一个实施方式，提供一种半导体装置，包括：由第1导电型的SiC构成的半导体层；在所述半导体层的表面部形成的第2导电型的主体区域；在所述主体区域的内侧形成的第1导电型的源极区域；隔着栅极绝缘膜而与所述主体区域对置的栅极电极；在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及所述主体区域与所述漏极区域之间的漂移区域，所述集电极区域的沿着所述半导体层的表面的X轴宽度Wc，为所述漂移区域的沿着所述半导体层的厚度方向的Y轴厚度Td的2倍以上。
这样的构成也能起到与前述的效果同样的效果。
本发明的一个实施方式中，所述漏极区域也可以具有与所述集电极区域相同或其以上的X轴宽度Wd。
依据该构成，不仅能维持大电流区域的特性，而且能提高小电流区域的特性。
本发明的一个实施方式，提供一种半导体装置，包括：由第1导电型的SiC构成的半导体层；在所述半导体层的表面部形成的第2导电型的主体区域；在所述主体区域的内侧形成的第1导电型的源极区域；隔着栅极绝缘膜而与所述主体区域对置的栅极电极；在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；所述主体区域与所述漏极区域之间的漂移区域；以及绝缘层，配置在沿着所述半导体层的厚度方向的Y轴上所述漏极区域与所述集电极区域之间，并且相对于所述半导体层的背面比所述漏极区域及所述集电极区域更深地形成。
依据该构成，由于在漏极区域与集电极区域之间形成有绝缘层，所以能够用该绝缘膜截断从漏极区域扩展的比较高的等电位面。由此，能够抑制在集电极区域分布比较高的等电位面，同时能够使比较低的等电位面分布在集电极区域。在该情况下，能够使该等电位面与集电极区域之间的电位差接近pn结上升电压，因此，能够通过比较小的漏极电压的增加使pn结部（寄生二极管）导通。由此，能够通过比较小的漏极电压的增加从小电流区域迁移到大电流区域，因此能够改善小电流区域的特性及大电流区域的特性的权衡关系。其结果，能够提供对小电流区域的特性及大电流区域的特性都优异的SiC半导体装置。
本发明的一个实施方式中，所述绝缘层也可以由绝缘膜或高电阻层构成。
本发明的一个实施方式中，所述绝缘层也可以由具有比SiC低的介电常数的绝缘材料构成。
本发明的一个实施方式中，所述绝缘层也可以由SiO2构成。
本发明的一个实施方式，提供一种半导体装置，包括：由第1导电型的SiC构成的半导体层；在所述半导体层的表面部形成的第2导电型的主体区域；在所述主体区域的内侧形成的第1导电型的源极区域；隔着栅极绝缘膜而与所述主体区域对置的栅极电极；在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及所述主体区域与所述漏极区域之间的漂移区域，在沿着所述半导体层的厚度方向的Y轴上，所述集电极区域的上端相比所述漏极区域的上端位于所述半导体层的表面侧。
依据该构成，由于集电极区域的上端相比漏极区域的上端位于半导体层的表面侧，所以能够抑制从漏极区域扩展的等电位面达到集电极区域的上端。由此，能够抑制比较高的等电位面分布在集电极区域，同时能够使比较低的等电位面分布在集电极区域。在该情况下，能够使该等电位面与集电极区域之间的电位差接近pn结上升电压，因此，能够通过比较小的漏极电压的增加使pn结部（寄生二极管）导通。
进而，通过较厚地形成漏极区域的上端到集电极区域的上端为止的厚度，能够比同一厚度形成漏极区域及集电极区域的情况改善导通电阻的特性。
本发明的一个实施方式中，所述半导体层的背面也可以在所述漏极区域及所述集电极区域的边界共面地连续。
本发明的一个实施方式，也可以还包括场终止区域，在沿着所述半导体层的表面的X轴上以跨过所述漏极区域及所述集电极区域的方式形成，配置在所述漂移区域与所述漏极区域及所述集电极区域之间。
依据该构成，能够提供FS（Field Stop：场终止）型的半导体装置。对于FS型的半导体装置，已知NPT（Non－Punch Through：非穿通）型的半导体装置。在NPT型的半导体装置的情况下，必须以使从主体区域与漂移区域的界面产生的耗尽层到达半导体层的下表面并不会穿通的方式，比较厚地形成该半导体层。相对于此，在FS型的半导体装置的情况下，能够由场终止区域阻止该耗尽层的扩展，因此能够抑制穿通。因而，与NPT型的半导体装置相比，在FS型的半导体装置中，能够使半导体层较薄。
本发明的一个实施方式，也可以包括所述栅极电极配置在所述半导体层上的平面栅构造。
本发明的一个实施方式，也可以包括对形成在所述半导体层的沟槽埋入所述栅极电极的沟槽栅构造。
附图说明
图1是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图2A是用于说明从个别制造的SiC－MOSFET及SiC－IGBT的各特性导出的Hybrid－MOS构造的漏极电压（集电极电压）对漏极电流（集电极电流）的理论上特性的图表。
图2B是用于说明Hybrid－MOS构造的漏极电压（集电极电压）对漏极电流（集电极电流）的实际特性的图表。
图3是示出Hybrid－MOS构造的实际的pn结上升电压对特性导通电阻特性的图表。
图4是用于说明改变集电极区域相对漏极区域的构成比例的情况下的电位的分布的图。
图5是用于说明改变集电极区域相对漏极区域的构成比例的情况下的电位的分布的图。
图6是用于说明改变集电极区域相对漏极区域的构成比例的情况下的电位的分布的图。
图7是示出改变集电极区域相对漏极区域的构成比例的情况下的漏极电压（集电极电压）对漏极电流（集电极电流）特性的图表。
图8是示出变更漏极区域的宽度的情况下的漏极电压（集电极电压）对漏极电流（集电极电流）特性的图表。
图9是用于说明图8中的大电流区域的特性的图表。
图10是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图11是用于说明图10所示的SiC半导体装置的电位的分布的图。
图12是用于说明图10所示的SiC半导体装置的pn结上升电压对特性导通电阻的图表。
图13是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图14是用于说明图13所示的半导体装置的电位的分布的图。
图15是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图16是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图17是本发明的一个实施方式所涉及的SiC半导体装置的示意性截面图。
图18是用于说明集电极区域的一个平面形状的平面图。
图19是用于说明集电极区域的一个平面形状的平面图。
图20是用于说明集电极区域的一个平面形状的平面图。
图21是用于说明集电极区域及漏极区域的一个配置例的平面图。
图22是用于说明集电极区域及漏极区域的一个配置例的平面图。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细说明。
图1是本发明的一个实施方式所涉及的SiC半导体装置1的示意性截面图。
如图1所示，SiC半导体装置1包含具有表面及背面的n－型的SiC半导体层10。在SiC半导体层10的表面部，形成有构成单位单元11的多个p型主体区域12。
p型主体区域12在SiC半导体层10上隔着间隔而形成，在其内侧区域形成有n型源极区域13和p＋型接触部区域14。n型源极区域13形成在从p型主体区域12的周缘部隔开间隔的位置。n型源极区域13的周缘部与p型主体区域12的周缘部之间的区域为p型通道区域15。p＋型接触部区域14在n型源极区域13的内侧区域，以贯通该n型源极区域13的方式形成。p＋型接触部区域14具有比p型主体区域12高的杂质浓度。n型源极区域13及p＋型接触部区域14均比p型主体区域12浅地形成。
在SiC半导体层10的背面部，形成有互相相邻的n＋型漏极区域16及p＋型集电极区域17、和跨过n＋型漏极区域16及p＋型集电极区域17的n＋型的FS（Field Stop：场终止）区域18。SiC半导体层10的背面在n＋型漏极区域16及p＋型集电极区域17的边界共面地连续。
关于沿着SiC半导体层10的表面的X轴，FS区域18以与n＋型漏极区域16的上端及p＋型集电极区域17的上端相接的方式以一样的厚度形成。FS区域18与单位单元11（p型主体区域12）之间的区域为n－型漂移区域19。关于沿着SiC半导体层10的厚度方向的Y轴，n－型漂移区域19的Y轴厚度Td为例如10μm～100μm（在本实施方式中，46μm）。
n＋型漏极区域16形成在互相相邻的单位单元11（p型主体区域12）间的正下方的区域。关于沿着SiC半导体层10的表面的X轴，n＋型漏极区域16的X轴宽度Wd为例如10μm～100μm。在本实施方式中，关于沿着SiC半导体层10的厚度方向的Y轴，n＋型漏极区域16的上端位于与p＋型集电极区域17的上端相同的深度。
p＋型集电极区域17在与SiC半导体层10之间形成pn结部。即，在该pn结部形成有寄生二极管D。p＋型集电极区域17在沿着SiC半导体层10的表面的X轴上，以比n＋型漏极区域16宽的面积形成。更具体而言，在该X轴上，p＋型集电极区域17以覆盖至少包含两个单位单元11的区域的方式形成。关于SiC半导体层10的表面的X轴，p＋型集电极区域17的X轴宽度Wc为例如50μm～100μm。p＋型集电极区域17的X轴宽度Wc优选相对于n－型漂移区域19的Y轴厚度Td满足X轴宽度Wc＞Y轴厚度Td×2的方式形成。
这样的n＋型漏极区域16及p＋型集电极区域17能够通过以下方法形成。首先，准备n＋型的SiC衬底。接着，注入n型的杂质并使SiC外延生长，在SiC衬底上形成有n－型的SiC半导体层10。接着，在SiC半导体层10形成由p型主体区域12、n型源极区域13、后述的栅极绝缘膜20、栅极电极21及源极电极24等构成的MOS构造后，磨削SiC衬底，直到SiC半导体层10露出。此外，也可以取代SiC衬底的磨削，而用干法蚀刻来除去SiC衬底。
接着，在SiC半导体层10的背面侧，选择性地注入n型的杂质而形成FS区域18。
接着，在SiC半导体层10的背面侧，形成有在应该形成n＋型漏极区域16的区域选择性地具有开口的离子注入掩模。经由该离子注入掩模，注入n型的杂质。在注入杂质后，除去离子注入掩模。
接着，在SiC半导体层10的背面侧，形成有在应该形成p＋型集电极区域17的区域选择性地具有开口的离子注入掩模。经由该离子注入掩模，注入p型的杂质。在注入杂质后，除去离子注入掩模。
接着，对于注入n型杂质及p型杂质的区域，选择性地实施激光退火处理。由此，n型杂质及p型杂质被激活而形成n＋型漏极区域16及p＋型集电极区域17。
SiC半导体层10密度比由Si构成的半导体层高，因此有杂质难以扩散的特性。因此，利用该特性，调节杂质的注入条件及退火处理条件，从而能够容易控制n型杂质及p型杂质的厚度。由此，能够正确地形成n＋型漏极区域16及p＋型集电极区域17。
再次，参照图1，在SiC半导体层10上，形成有夹着栅极绝缘膜20而与p型通道区域15对置的多个栅极电极21。栅极绝缘膜20也可以由例如氧化硅膜、氮化硅膜、硅酸氮化膜、氧化铪膜、氧化铝膜、氧化钽膜等构成。另外，栅极电极21也可以由例如注入杂质而低电阻化的多晶硅构成。
各栅极电极21与跨过p型主体区域12外的SiC半导体层10、p型主体区域12、及n型源极区域13的区域对置。另外，栅极电极21包含从n型源极区域13与p型主体区域12的边界线向n型源极区域13侧溢出的搭接（overlap）部。以覆盖栅极电极21的方式在SiC半导体层10上形成有绝缘膜22。
在绝缘膜22形成有使n型源极区域13的一部分及p＋型接触部区域14选择性地露出的接触孔23。在绝缘膜22上形成有源极电极24。
源极电极24从绝缘膜22的表面进入接触孔23内，在该接触孔23内，在n型源极区域13及p＋型接触部区域14之间形成欧姆接触。另一方面，在SiC半导体层10的背面侧，形成有漏极电极25。漏极电极25在n＋型漏极区域16及p＋型集电极区域17之间形成欧姆接触。
依据该结构，SiC半导体装置1具有SiC－MOSFET（Metal Oxide SemiconductorField Effect Transistor）及SiC－IGBT（Insulated Gate Bipolar Semiconductor）集成在同一SiC半导体层10的Hybrid－MOS（Hybrid － Metal Oxide Semiconductor）构造。该Hybrid－MOS构造为平面栅构造。
更具体而言，SiC－MOSFET通过n型源极区域13、n＋型漏极区域16、及栅极电极21形成，SiC－IGBT通过n型源极区域13、p＋型集电极区域17、及栅极电极21形成。即，SiC－MOSFET及SiC－IGBT经由SiC半导体层10而并联连接。在作为SiC－IGBT动作的情况下，n型源极区域13（源极电极24）作为n型发射极区域（发射极电极）而发挥功能，n－型漂移区域19作为n－型基极区域而发挥功能。
接着，对照个别地制造SiC－MOSFET及SiC－IGBT的情况下的电特性，说明Hybrid－MOS构造的理论上的电特性和实际的电特性。
图2A是用于说明从个别制造的SiC－MOSFET及SiC－IGBT的各特性导出的Hybrid－MOS构造的漏极电压（集电极电压）对漏极电流（集电极电流）的理论上的特性的图表。此外，漏极电压（集电极电压）是指以源极电极24为基准电压（例如，0V）施加在漏极电极25的电压。
SiC－MOSFET主要作为低耐压区域（例如，5kV以下）中使用的元件而有效。在SiC－MOSFET的情况下，如能由图2A的虚线所示的直线A1理解的那样，漏极电流响应漏极电压从0V上升、然后漏极电压的增加而线性增加。因而，在SiC－MOSFET中，能够显示良好的小电流区域的特性。另一方面，由于漏极电流相对于漏极电压的增加而线性增加，所以在大电流区域使用SiC－MOSFET的情况下，根据所施加的漏极电压的增加，必须扩大SiC半导体层10的面积。
另一方面，SiC－IGBT主要作为在高耐压区域（例如，10kV以上）中使用的元件而有效。即，在SiC－IGBT的情况下，由于具有双极晶体管的传导率调制特性，所以能够用高耐压进行大电流控制。如能由图2A的虚线所示的曲线A2理解的那样，在SiC－IGBT的情况下，集电极电流在集电极电压超过约2.7V时显示急剧的上升特性。因此，在SiC－IGBT中，不用扩大SiC半导体层10的面积而能够显示良好的大电流区域的特性。
另一方面，SiC为大间隙半导体，具有比Si高的pn结势垒。因此，在小电流区域使用SiC－IGBT的情况下，会需要较高的pn结上升电压（约2.7V）。即，想要使形成在p＋型集电极区域17与SiC半导体层10之间的寄生二极管D（参照图1）导通，会需要约2.7V的pn结上升电压。
由这些可知，通过将SiC－MOSFET和SiC－IGBT集成在同一SiC半导体层10，理论上，能够实现从低耐压区域到高耐压区域较宽的动作范围。即，可知尽管能够作为高耐压元件而使用，但是能够提供在小电流区域中能够实现MOSFET（单极）动作、在大电流区域中能够实现IGBT（双极）动作的半导体装置。该理论上的特性为图2A的由实线示出的曲线A3。
如果参照理论上的曲线A3，可知在0V～约3V中，SiC－MOSFET成为导通状态，能得到良好的小电流区域的特性。而且，可知通过将施加在pn结部的电压设定为为提升pn结而所需要的电压以上（约3V以上），SiC－IGBT成为导通状态，能临到良好的大电流区域的特性。
图2B是用于说明Hybrid－MOS构造的漏极电压（集电极电压）对漏极电流（集电极电流）的实际的特性的图表。此外，漏极电压（集电极电压）是指以源极电极24为基准电压（例如，0V）施加在漏极电极25的电压。图2B中用连续虚线示出直线A1及曲线A2。
图2B的由实线示出的曲线A4及曲线A5，分别示出以使n＋型漏极区域16的X轴宽度Wd及p＋型集电极区域17的X轴宽度Wc满足X轴宽度Wd＋X轴宽度Wc<<12μm的关系式的方式形成的SiC半导体装置的特性。
如果参照曲线A4，则可知虽然示出了良好的小电流特性（良好的导通电阻值），但是从小电流区域迁移到大电流区域需要非常高的pn结上升电压（约19V左右）。另一方面，如果参照曲线A5，则可知虽然改善了从小电流区域迁移到大电流区域所需要的pn结上升电压，但是与曲线A4相比，小电流特性下降。
如由图2B能理解的那样，SiC半导体装置的特性因n＋型漏极区域16及p＋型集电极区域17的各X轴宽度Wd、Wc而变动。因此，可知想要使这些曲线A4、A5接近图2A所示的理论上的曲线A3，改善n＋型漏极区域16及p＋型集电极区域17需要花费工夫。关于这一点，如图3所示，发明人查明了小电流区域的特性和大电流区域的特性处于权衡的关系。
图3是示出Hybrid－MOS构造的实际的pn结上升电压对特性导通电阻特性的图表。此外，特性导通电阻由漏极电压为0V时的漏极电流－漏极电压曲线（curve）的斜率定义。
如在图2B中说明的那样，关于各X轴宽度Wd、Wc，n＋型漏极区域16及p＋型集电极区域17满足X轴宽度Wd＋X轴宽度Wc<<12μm的关系式。即，相对于n－型漂移区域19的Y轴厚度Td，p＋型集电极区域17的X轴宽度Wc以满足X轴宽度Wc<<2×Y轴厚度Td的关系式的方式形成。图3的由实线示出的曲线A6是在满足X轴宽度Wc<<2×Y轴厚度Td的关系式的情况下的实际特性。
如果参照曲线A6，可知若极大地设定n＋型漏极区域16相对于p＋型集电极区域17的构成比例，则其特性接近SiC－MOSFET。即，虽然能够得到良好的特性导通电阻（良好的小电流区域特性），但是在向大电流区域迁移时会需要非常高的电压。
另一方面，可知若极大地设定p＋型集电极区域17相对于n＋型漏极区域16的构成比例，则其特性接近SiC－IGBT。即，能够以比较低的漏极电压提升pn结，但是特性导通电阻显著增加（小电流特性が下降）。
曲线A6中的点P1对应于图2B的图表中的曲线A4，特性导通电阻的值为约20mΩ・cm2，pn结的上升电压所需要的漏极电压为约19V。另一方面，曲线A6中的点P2对应于图2B的图表中的曲线A5，pn结上升时的漏极电压为约5V，特性导通电阻的值为约40mΩ・cm2。
如能由曲线A6理解的那样，小电流区域的特性和大电流区域的特性处于权衡的关系。另外，即便在满足X轴宽度Wc<<2×Y轴厚度Td的关系式的范围内，改变p＋型集电极区域17相对于n＋型漏极区域16的构成比例，其特性也只是在曲线A6上向点P1的方向变动或向点P2的方向变动，不会关系到实质的权衡关系的改善。
图3的由虚线示出的曲线A7是p＋型集电极区域17的X轴宽度Wc满足X轴宽度Wc＞2×Y轴厚度Td的关系式的情况下的实际特性。如果参照曲线A7，则可知相对于曲线A6，权衡的关系实质上得到改善。即，与曲线A6相比，曲线A7接近表示pn结上升电压（SiC－IGBT）的下限值（＝约2.7V）的直线A8、及表示特性导通电阻（SiC－MOSFET）的下限值（＝约18mΩ・cm2）的直线A9。
可知在该曲线A7上，如果能够使pn结上升电压的值及特性导通电阻的值接近直线A8及直线A9相交的点P3，则能够达成优异的小电流区域的特性及大电流区域的特性。
发明人着眼于这一点，准备多个依次增大p＋型集电极区域17相对于n＋型漏极区域16的构成比例的SiC半导体装置，对各SiC半导体装置进行了模拟。
图4～图6是用于说明在改变p＋型集电极区域17相对于n＋型漏极区域16的构成比例的情况下的电位的分布的图。此外，在图4～图6中，说明的方便起见，省略主要结构以外的结构而示出。
图4中的p＋型集电极区域17的X轴宽度Wc为10μm。图5中的p＋型集电极区域17的X轴宽度Wc为50μm。图6中的p＋型集电极区域17的X轴宽度Wc为100μm。图4～图6中n＋型漏极区域16的X轴宽度Wd均为10μm，n－型漂移区域19的Y轴厚度Td均为46μm。
在图4～图6中，示出以源极电极24为基准（＝0V），对漏极电极25施加约3V的电压的情况下的电位的分布。如图4～图6所示，电位的等电位面分布成从源极电极24向漏极电极25依次变高。而且，以n＋型漏极区域16为中心，比较高的电位的等电位面以同心圆状分布。
在图4中，在p＋型集电极区域17的上端，分布有2.5V左右的等电位面。另一方面，在图5中，在p＋型集电极区域17的上端，广泛地分布有1V～2V左右的等电位面。因此，在图5中，可知p＋型集电极区域17与该等电位面之间的电位差变大。进而，在图6中，在p＋型集电极区域17的上端，进一步广泛地分布有0.5V～2V左右的等电位面。因此，在图6中，可知与图4及图5相比，p＋型集电极区域17与该等电位面之间的电位差会进一步变大。
反映这些模拟的结果的图表为图7。图7是示出改变p＋型集电极区域17相对于n＋型漏极区域16的构成比例的情况下的漏极电压（集电极电压）对漏极电流（集电极电流）特性的图表。
曲线L1是p＋型集电极区域17的X轴宽度Wc为10μm时（参照图4）的曲线，曲线L2是p＋型集电极区域17的X轴宽度Wc为20μm时的曲线，曲线L3是p＋型集电极区域17的X轴宽度Wc为50μm时（参照图5）的曲线，曲线L4是p＋型集电极区域17的X轴宽度Wc为100μm时（参照图6）的曲线。
如图7的图表所示，随着较宽地形成p＋型集电极区域17的X轴宽度Wc，向大电流区域迁移所需要的漏极电压变小。
图4所示的构造中，在p＋型集电极区域17的上端分布有与施加在n＋型漏极区域16的漏极电压几乎没有差异的等电位面。在该情况下，由于n＋型漏极区域16及p＋型集电极区域17为同电位，即便增加漏极电压，在p＋型集电极区域17与该等电位面之间也不会出现pn结上升电压（即，约2.7V）以上的电位差。
因此，必须增加漏极电压，直至p＋型集电极区域17与该等电位面之间的电位差成为pn结上升电压以上为止，在从小电流区域向大电流区域迁移时会需要非常高的电压。如图7所示，可知在图4的构造中，若不将漏极电压增加到约19V，则p＋型集电极区域17与覆盖p＋型集电极区域17的等电位面之间的电位差不会成为pn结上升电压以上。
相对于此，如果为图6所示的构造，能够在p＋型集电极区域17的上端广泛地分布比较低的等电位面。在该情况下，由于能够使p＋型集电极区域17与该等电位面之间的电位差接近pn结上升电压，通过比较小的漏极电压（3.0V～3.5V），能够使pn结部（寄生二极管D）导通。因此，从小电流区域迅速迁移到大电流区域。
在将p＋型集电极区域17的X轴宽度Wc维持在100μm的状态下，调查了将n＋型漏极区域16的X轴宽度Wd从10μm变更到100μm的情况下的漏极电压（集电极电压）对漏极电流（集电极电流）特性，这就是图8及图9所示的图表。
图8是示出变更n＋型漏极区域16的X轴宽度Wd的情况下的漏极电压（集电极电压）对漏极电流（集电极电流）特性的图表。图9是用于说明图8中的大电流区域的特性的图表。
在图8及图9的各图表中以实线表示的曲线L5是p＋型集电极区域17的X轴宽度Wc为100μm、n＋型漏极区域16的X轴宽度Wd为100μm时的曲线。此外，在图8及图9的各图表，分别以虚线示出图7的图表中示出的曲线L1、L4。
由图8的图表，能够确认通过扩大n＋型漏极区域16的X轴宽度Wd，使p＋型集电极区域17的X轴宽度Wc的构成比例相对减小，从而小电流区域中的漏极电流（集电极电流）增加。换言之，能够确认通过使n＋型漏极区域16的X轴宽度Wd的构成比例相对增大，降低特性导通电阻的值，因此小电流区域中的漏极电流（集电极电流）增加。另外，如图9所示，能够确认关于大电流区域的特性，几乎没有变化。
由该结果能够确认：通过使p＋型集电极区域17的X轴宽度Wc的构成比例相对减小，能够维持良好的pn结上升电压（3.0V～3.5V），并且，能够改善小电流区域的特性。因而，可知通过将n＋型漏极区域16的X轴宽度Wd以与p＋型集电极区域17的X轴宽度Wc相同或其以上的宽度形成，能够提高小电流区域的特性。
如以上那样，依据SiC半导体装置1，在沿着SiC半导体层10的表面的X轴上，以至少覆盖包括两个单位单元11的区域的方式形成p＋型集电极区域17，能够使比较低的等电位面广泛分布在p＋型集电极区域17的上端。
若提出其他见解，则通过使p＋型集电极区域17的沿着SiC半导体层10的表面的X轴宽度Wc为n－型漂移区域19的沿着SiC半导体层10的厚度方向的Y轴厚度Td的2倍以上，能够使比较低的等电位面广泛分布在p＋型集电极区域17的上端。
在该情况下，能够使p＋型集电极区域17与该等电位面之间的电位差接近pn结上升电压，因此如图7所示，通过比较小的漏极电压的增加，能够使pn结部（寄生二极管D）导通。由此能够通过比较小的漏极电压来从小电流区域迁移到大电流区域，因此能够改善小电流区域的特性及大电流区域的特性的权衡的关系。其结果，能够提供小电流区域的特性及大电流区域的特性都优异的SiC半导体装置1。
另外，如图8及图9所示，通过将n＋型漏极区域16以与p＋型集电极区域17的X轴宽度Wc相同或其以上的X轴宽度Wd形成，能够维持大电流区域的特性，并且，能够提高小电流区域的特性。
另外，如图1所示，以横跨n＋型漏极区域16及p＋型集电极区域17的方式形成FS区域18。由此，能够提供FS（Field Stop：场终止）型的SiC半导体装置1。对于FS型的SiC半导体装置1，已知不具有FS区域18的NPT（Non－Punch Through：非穿通）型的SiC半导体装置。
在NPT型的SiC半导体装置的情况下，必须以使从与p型主体区域12与n－型漂移区域19的界面产生的耗尽层到达SiC半导体层10的下表面而不会穿通的方式，比较厚地形成该SiC半导体层10。相对于此，在FS型的SiC半导体装置1的情况下，由于能够以FS区域18阻止该耗尽层的扩展，所以能够抑制穿通的发生。因而，依据FS型的SiC半导体装置1，能够使SiC半导体层10比NPT型的SiC半导体装置薄。
图10是本发明的一个实施方式所涉及的SiC半导体装置2的示意性的截面图。
SiC半导体装置2与前述的SiC半导体装置1的不同点在于取代p＋型集电极区域17而形成p＋型集电极区域31这一点。其他的构成与前述的SiC半导体装置1同样。在图10中，对于与前述的图1所示的各部分对应的部分标注同一参照标号，并省略说明。
如图10所示，在SiC半导体层10的背面侧，以彼此相邻的方式形成有多个p＋型集电极区域31及n＋型漏极区域16。各p＋型集电极区域31形成在各单位单元11（p型主体区域12）的正下方的区域，夹着n－型漂移区域19而与单位单元11对置。关于沿着SiC半导体层10的表面的X轴，p＋型集电极区域31的X轴宽度Wc为例如10μm。
在图10中，示出p＋型集电极区域31的X轴宽度Wc以比p型主体区域12的宽度窄的方式形成的例子。p＋型集电极区域31的X轴宽度Wc（p＋型集电极区域31相对于n＋型漏极区域16的构成比例），能够根据n－型漂移区域19的Y轴厚度Td而适当变更。因而，在较厚地形成n－型漂移区域19的Y轴厚度Td的情况下，p＋型集电极区域31也可以形成为比p型主体区域12的宽度宽。
关于沿着SiC半导体层10的厚度方向的Y轴，p＋型集电极区域31的上端位于比n＋型漏极区域16的上端更靠SiC半导体层10的表面侧。关于该Y轴，从n＋型漏极区域16的上端到p＋型集电极区域31的上端为止的Y轴厚度Dp，例如为0μm～10μm（0μm＜Y轴厚度Dp≤10μm）。此外，本实施方式中的FS区域18沿着p＋型集电极区域31的上端及侧部、以及n＋型漏极区域16的上端而形成。
这样的p＋型集电极区域31能够以与前述的实施方式中描述的方法同样的方法来形成。即，p＋型集电极区域31能够通过调节注入p型的杂质时的注入条件（例如，掺杂能量、剂量等）及退火处理条件（例如，退火温度及时间等）来形成。
以与前述的图4～图6同样的方法调查SiC半导体装置2的电位的分布，从而得到了图11所示的结果。图11是用于说明图10所示的SiC半导体装置2的电位的分布的图。此外，在图11中，示出从n＋型漏极区域16的上端到p＋型集电极区域31的上端为止的Y轴厚度Dp为10μm的例子。
如图11所示，由于p＋型集电极区域31的上端位于比n＋型漏极区域16的上端更靠SiC半导体层10的表面侧，所以能够抑制从n＋型漏极区域16扩展的比较高的等电位面到达p＋型集电极区域31的上端的情况。
而且，在p＋型集电极区域31的上端，分布有比较低的等电位面。更具体而言，在p＋型集电极区域31的上端分布有1.5V～2V的等电位面。因而，可知与前述的图4的构造相比，p＋型集电极区域17与覆盖该p＋型集电极区域17的等电位面之间的电位差变大。
试着调查在改变从n＋型漏极区域16的上端到p＋型集电极区域31的上端为止的Y轴厚度Dp的情况下的pn结上升电压与特性导通电阻的关系，得到了图12所示的结果。图12是用于说明图10所示的SiC半导体装置2的pn结上升电压对特性导通电阻的图表。
在图12的图表中，示出将从n＋型漏极区域16的上端到p＋型集电极区域31的上端为止的Y轴厚度Dp依次改变为0μm、2μm、4μm、6μm、8μm、10μm的结果。
如图12的图表所示，能够确认到关于SiC－IGBT，pn结上升电压的下限值没有变化，但是随着Y轴厚度Dp变厚，关于SiC－MOSFET，特性导通电阻的下限值下降。
如以上那样，依据SiC半导体装置2，由于p＋型集电极区域31的上端位于n＋型漏极区域16的上端更靠所述半导体层的表面侧，能够抑制从n＋型漏极区域16扩展的等电位面到达p＋型集电极区域31的上端。由此，能够抑制在p＋型集电极区域31分布比较高的等电位面，同时，能够在p＋型集电极区域31分布比较低的等电位面。在该情况下，由于能够使p＋型集电极区域31与该等电位面之间的电位差接近pn结上升电压，通过比较小的漏极电压的增加，能够使pn结部（寄生二极管D）导通。
进而，通过较厚地形成从n＋型漏极区域16的上端到p＋型集电极区域31的上端为止的厚度，比以相同厚度形成n＋型漏极区域16及p＋型集电极区域31的情况，更能改善导通电阻的特性。
在此，n－型漂移区域19作为用于维持器件耐压（即，SiC半导体装置2的耐压）的耐压维持层而发挥功能。因此，若较大地形成Y轴厚度Dp，则n－型漂移区域19的Y轴厚度Td变小，因此有可能难以优良地体现本来所具有的器件耐压。因此，发明人发现的就是图13所示的SiC半导体装置3。
图13是本发明的一个实施方式所涉及的SiC半导体装置3的示意性的截面图。
SiC半导体装置3与前述的SiC半导体装置1的不同点在于取代p＋型集电极区域17而形成p＋型集电极区域32这一点，以及在SiC半导体层10的背面部形成作为本发明的绝缘层的一个例子的绝缘膜33这一点。其他的构成与前述的SiC半导体装置1同样。在图13中，对于与前述的图1所示的各部分对应的部分标注相同的参照标号，并省略说明。
如图13所示，在SiC半导体层10的背面部，彼此隔着间隔而交替地形成有p＋型集电极区域32及n＋型漏极区域16。
p＋型集电极区域32形成在单位单元11（p型主体区域12）的正下方的区域，夹着n－型漂移区域19而与单位单元11对置。本实施方式中的p＋型集电极区域32的X轴宽度Wc为例如10μm。
在图13中，示出p＋型集电极区域32的X轴宽度Wc形成为比p型主体区域12的宽度还宽的例子。p＋型集电极区域32的X轴宽度Wc（p＋型集电极区域32相对于n＋型漏极区域16的构成比例），能够根据n－型漂移区域19的Y轴厚度Td而适当变更。因而，在较厚地形成n－型漂移区域19的Y轴厚度Td的情况下，p＋型集电极区域32也可以比p型主体区域12的宽度更宽地形成。
另一方面，各n＋型漏极区域16形成在彼此相邻的单位单元11（p型主体区域12）间的正下方的区域。本实施方式中的n＋型漏极区域16的X轴宽度Wd为例如10μm。另外，n＋型漏极区域16的上端位于与p＋型集电极区域32的上端相同的深度。而且，以覆盖n＋型漏极区域16及p＋型集电极区域32的各上端的方式，形成FS区域18。
关于沿着SiC半导体层10的厚度方向的Y轴，在n＋型漏极区域16与p＋型集电极区域32之间，形成有埋设在分离用沟槽34的绝缘膜33。关于该Y轴，分离用沟槽34以对SiC半导体层10从背面侧向表面侧挖掘的方式形成。分离用沟槽34比n＋型漏极区域16及p＋型集电极区域32更深地形成。n＋型漏极区域16的上端及分离用沟槽34的上端间的Y轴深度Dt，例如为0μm～15μm（0μm＜Y轴深度Dt≤15μm。在本实施方式中，5μm）。另一方面，关于沿着SiC半导体层10的表面的X轴，分离用沟槽34比p＋型集电极区域32的X轴宽度Wc及n＋型漏极区域16的X轴宽度Wd更窄地形成。
绝缘膜33优选由具有比SiC低的介电常数的绝缘材料构成，作为该绝缘材料，能够例示SiO2。绝缘膜33以与分离用沟槽34的深度相同的厚度形成。
这样的绝缘膜33能够用以下的方法形成。即，在通过前述的实施方式所描述的方法形成n＋型漏极区域16及p＋型集电极区域32后，在SiC半导体层10的背面形成在应该形成绝缘膜33的区域有选择地具有开口的硬掩模。
接着，通过隔着该硬掩模的蚀刻，将SiC半导体层10从背面侧向表面侧挖掘而形成分离用沟槽34。接着，例如通过CVD法，以回填该分离用沟槽34而覆盖SiC半导体层10的背面的方式形成绝缘膜33。接着，绝缘膜33的不要部分被回蚀刻（etch back）除去。由此，能得到埋入分离用沟槽34的绝缘膜33。取代这样的绝缘膜33，也可以采用高电阻层。
已知在利用SiC的半导体层中，存在既定密度的点缺陷（格子缺陷），因而存在本来不存在于传导带与价电子带之间的禁带的能级。这样的能级一般被称为“深能级（deeplevel）”。深能级作为捕获载流子的捕获中心（载流子陷阱）而发挥功能，因此点缺陷（格子缺陷）密度比较大的区域被高电阻化。
高电阻层是通过这样的深能级的引入而被高电阻化的区域。高电阻层中，因后述的离子等的注入而在该高电阻层内形成既定密度的点缺陷（格子缺陷），由此，形成深能级。高电阻层内的深能级是比因n－型漂移区域19内的掺杂剂而形成的能级更接近中间间隙（即，传导带的最小能量与价电子带的最大能量的中间的能量）的能级。高电阻层内的深能级的密度（点缺陷的密度）优先为与n－型漂移区域19内的杂质（施主）密度相同（相同程度）、或其以上。
这样的高电阻层能够用以下方法形成。即，在以前述的实施方式所描述的方法形成n＋型漏极区域16及p＋型集电极区域32后，在SiC半导体层10的背面形成在应该形成高电阻层的区域有选择地具有开口的掩模。接着，执行离子照射或电子束照射。
离子照射的情况下，隔着掩模，向SiC半导体层10中注入轻元素离子。作为轻元素离子，能够例示氢离子（质子）、氦离子、硼离子等。如果为轻元素离子，则对于密度比Si半导体层高的SiC半导体层10，能够将离子注入到比n＋型漏极区域16等更深的位置。由此，能够容易形成具有既定Y轴深度Dt（0μm＜Y轴深度Dt≤15μm。在本实施方式中，5μm）的高电阻层。
另一方面，在通过电子束照射来形成高电阻层的情况下，隔着掩模，向SiC半导体层10照射电子束。电子束照射的条件根据应该形成的高电阻层的深度而有所不同，但是也可为例如照射能量为100keV～600keV，电子束的照射量为1×1015cm－2～1×1018cm－2。电子束的照射也可为仅照射一次的一阶段照射，也可为照射多次的多阶段照射。
当然，只要能以上述Y轴深度Dt形成高电阻层，也可以取代离子照射或电子束照射而向SiC半导体层10注入p型的杂质（硼、铝等）或n型的杂质（磷、砷等）。在该情况下，以不被激活的程度（例如，激活率小于1％）执行退火处理。在杂质不被激活的情况下，SiC半导体层10中的该杂质所注入的区域成为高电阻的SiC。
用与前述的图4～图6同样的方法调查SiC半导体装置3的电位，得到了图14所示的结果。图14是用于说明图13所示的SiC半导体装置3的电位的分布的图。
如图14所示，能够确认通过在n＋型漏极区域16与p＋型集电极区域32之间形成绝缘膜33（高电阻层），能够由该绝缘膜33（高电阻层）截断从该n＋型漏极区域16以同心圆状扩展的比较高的等电位面。
另外，可知由于能够以绝缘膜33（高电阻层）截断从n＋型漏极区域16扩展的等电位面，所以在p＋型集电极区域32的上端分布有比较低的等电位面。更具体而言，在p＋型集电极区域32的上端分布有1.5V～2V的等电位面。因此，可知与前述的图4的构造相比，p＋型集电极区域17与覆盖该p＋型集电极区域17的等电位面之间的电位差变大。由该模拟结果能够确认依据SiC半导体装置3，能够达成与前述的SiC半导体装置2相等的电特性。
如以上那样，依据SiC半导体装置3，由于在n＋型漏极区域16与p＋型集电极区域32之间形成绝缘膜33（高电阻层），所以能够由该绝缘膜33（高电阻层）截断从n＋型漏极区域16扩展的比较高的等电位面。由此，能够抑制在p＋型集电极区域32分布比较高的等电位面，同时能够在p＋型集电极区域32分布比较低的等电位面。
在该情况下，能够使p＋型集电极区域32与该等电位面之间的电位差接近pn结上升电压，因此通过比较小的漏极电压的增加，能够使pn结部（寄生二极管D）导通。由此，能够从小电流区域迁移到大电流区域，因此能够改善小电流区域的特性及大电流区域的特性的权衡的关系。其结果，能够提供小电流区域的特性及大电流区域的特性均优异的SiC半导体装置3。
进而，与前述的SiC半导体装置2不同，p＋型集电极区域32及p型主体区域12间的n－型漂移区域19的Y轴厚度Td，不会比n＋型漏极区域16及p型主体区域12间的n－型漂移区域19的层厚还薄，因此能够有效地抑制器件耐压下降。
图15是本发明的一个实施方式所涉及的SiC半导体装置4的示意性的截面图。
SiC半导体装置4与前述的SiC半导体装置1的不同点在于没有p＋型接触部区域14这一点、以及在p型主体区域12的下方形成有p型柱（column）区域35这一点。其他的构成与前述的SiC半导体装置1同样。在图15中，对于与前述的图1所示的各部分对应的部分标注相同的参照标号，并省略说明。
p型柱区域35在p型主体区域12的内侧区域，与该p型主体区域12相连地形成。更具体而言，p型柱区域35关于沿着SiC半导体层10的厚度方向的Y轴，形成为从p型主体区域12的底部向n－型漂移区域19延伸，在与该n－型漂移区域19之间形成pn结。p型柱区域35的底部位于p型主体区域12与FS区域18之间。
如以上那样，依据SiC半导体装置4，不仅形成Hybrid－MOS构造，还形成有SJ（超级结：Super Junction）构造。通过该SJ构造，能够使耗尽层在沿着p型柱区域35与n－型漂移区域19的界面的方向（即，n－型漂移区域19的厚度方向）扩展到该界面整体。其结果，能够防止n－型漂移区域19中的局部的电场集中，因此能够降低导通电阻值，并且能够提高耐压。
通过该导通电阻的减少效果及耐压的提高效果，能够进一步改善前述的图3所示的pn结上升电压对特性导通电阻的特性。进而，能够改善该特性，因此能够更加减薄n－型漂移区域19的杂质浓度。另外，能够更薄地形成n－型漂移区域19的Y轴厚度Td。因而，能够提供不仅提高设计的自由度，而且小电流区域的特性及大电流区域的特性均优异的SiC半导体装置4。
图16是本发明的一个实施方式所涉及的SiC半导体装置5的示意性的截面图。
SiC半导体装置5与前述的SiC半导体装置1的不同点在于取代栅极电极21而形成向栅极沟槽36埋入栅极电极37的沟槽栅构造这一点。其他的构成与前述的SiC半导体装置1同样。在图16中，对于与前述的图1所示的各部分对应的部分标注相同的参照标号，并省略说明。
如图16所示，关于沿着SiC半导体层10的厚度方向的Y轴，从SiC半导体层10的表面侧向背面侧形成有多个栅极沟槽36。各栅极沟槽36的底部位于SiC半导体层10（n－型漂移区域19）的厚度方向中途部。各栅极沟槽36的侧面与底部相交的边缘部，形成为朝向各栅极沟槽36的外侧弯曲的形状，各栅极沟槽36以截面视U字状形成。如果各栅极沟槽36的边缘部为弯曲状，则能够缓冲集中到该边缘部的电场。
在各栅极沟槽36中，隔着栅极绝缘膜38埋入有栅极电极37。栅极电极37具有与SiC半导体层10的表面共面的表面。栅极绝缘膜38及栅极电极37的材料与前述的实施方式同样。在彼此相邻的栅极沟槽36间的区域形成有构成单位单元11的p型主体区域40。在各栅极沟槽36的底部与FS区域18的上端之间的区域，形成有p型区域39。
p型区域39沿着各栅极沟槽36的底部而形成。p型区域39覆盖各栅极沟槽36的边缘部，通过该p型区域39，能够缓冲各栅极沟槽36的边缘部中的电场集中。p型区域39也可以形成在从各栅极沟槽36的底部隔开间隔的位置。
关于沿着SiC半导体层10的厚度方向的Y轴，p型主体区域40的底部位于SiC半导体层10的表面与栅极沟槽36的底部之间。在沿着SiC半导体层10的表面的X轴中，p型主体区域40的端部形成栅极沟槽36的一部分。即，p型主体区域40夹着栅极绝缘膜38而与栅极电极37电连接。在本实施方式中，该p型主体区域40与FS区域18之间的区域为n－型漂移区域19。在p型主体区域40的内侧区域形成有n型源极区域41。
关于沿着SiC半导体层10的厚度方向的Y轴，n型源极区域41比p型主体区域40更浅地形成。在沿着SiC半导体层10的表面的X轴中，n型源极区域41的端部形成栅极沟槽36的一部分。即，n型源极区域41夹着栅极绝缘膜38而与栅极电极37电连接。关于沿着SiC半导体层10的厚度方向的Y轴，沿着栅极沟槽36的n型源极区域41的下端与p型主体区域40的下端之间的区域为p型通道区域42。以贯通n型源极区域41的方式形成p＋型接触部区域43。
p＋型接触部区域43贯通n型源极区域41，并以横切n型源极区域41与p型主体区域40的边界的方式形成。p＋型接触部区域43具有比p型主体区域40还高的杂质浓度。
在SiC半导体层10上，形成有覆盖栅极电极37的绝缘膜44。在绝缘膜44形成有使n型源极区域41的一部分及p＋型接触部区域43选择性地露出的接触孔45。源极电极24在接触孔45内，与p型主体区域40、n型源极区域41的一部分及p＋型接触部区域43电连接。
如以上那样，依据SiC半导体装置5，不仅形成Hybrid－MOS构造，还形成有沟槽栅构造。通过这样的结构，也能起到与前述的实施方式中描述的效果同样的效果。
图17是本发明的一个实施方式所涉及的SiC半导体装置6的示意性的截面图。
SiC半导体装置6与前述的SiC半导体装置5的不同点在于形成不仅包含栅极沟槽36而且包含源极沟槽46的双沟槽构造这一点、在栅极沟槽36的底部没有形成p型区域39这一点、以及取代p型主体区域40、n型源极区域41及p＋型接触部区域43而形成p型主体区域47、n型源极区域48及p＋型接触部区域50这一点。其他的构成与前述的SiC半导体装置6同样。在图17中，对于与前述的图16所示的各部对应的部分标注相同的参照标号，并省略说明。
如图17所示，在各单位单元11的中央部形成有源极沟槽46。关于沿着SiC半导体层10的厚度方向的Y轴，源极沟槽46从SiC半导体层10的表面侧向背面侧形成多个。源极沟槽46与栅极沟槽36以相同深度形成。源极沟槽46的侧部与底部相交的边缘部，形成为朝向源极沟槽46的外侧而弯曲的形状，源极沟槽46以截面视U字状形成。如果源极沟槽46的边缘部为弯曲状，能够缓冲集中于该边缘部的电场。
p型主体区域47沿着SiC半导体层10的表面、源极沟槽46的侧部及底部而形成。沿着源极沟槽46的侧部及底部而形成的p型主体区域47，形成源极沟槽46的侧部及底部的一部分。此外，在图17中，示出沿着源极沟槽46的侧部而形成的p型主体区域47，比沿着源极沟槽46的底部而形成的p型主体区域47更薄地形成的例子，但也可以按同一厚度形成。
n型源极区域48形成在栅极沟槽36及源极沟槽46间的SiC半导体层10的表面部。在沿着SiC半导体层10的表面的X轴，n型源极区域48的端部形成栅极沟槽36的一部分及源极沟槽46的一部分。关于沿着SiC半导体层10的厚度方向的Y轴，n型源极区域48比p型主体区域47更浅地形成。关于该Y轴，沿着栅极沟槽36的n型源极区域48的下端与p型主体区域47的下端之间的区域为p型通道区域49。
p＋型接触部区域50形成在源极沟槽46的底部。即，p＋型接触部区域50形成源极沟槽46的底部的一部分。p＋型接触部区域50的底部位于源极沟槽46的底部与沿着该源极沟槽46的底部而形成的p型主体区域47的底部之间。
源极电极24从绝缘膜44的表面进入接触孔45内，进而，从该接触孔45进入源极沟槽46内。源极电极24在接触孔45及源极沟槽46内，与p型主体区域47、n型源极区域48及p＋型接触部区域50电连接。
如以上那样，依据SiC半导体装置6，不仅形成Hybrid－MOS构造，还形成包含栅极沟槽36及源极沟槽46的双沟槽构造。通过这样的结构，也能起到与前述的实施方式中描述的效果同样的效果。
此外，在本实施方式中，对在栅极沟槽36的底部没有形成p型区域39的例子进行了说明，但与前述的SiC半导体装置5同样，也可以在各栅极沟槽36的底部形成p型区域39。在该情况下，p型区域39及p＋型接触部区域50也可以同一浓度及同一深度形成。如果是该结构，能够以同一工序改善p型区域39及p＋型接触部区域50。
＜p＋型集电极区域的平面形状＞
前述的SiC半导体装置1～6的p＋型集电极区域17、31、32，也可以具有图18～图20所示的平面形状。图18～图20是用于说明前述的实施方式所涉及的p＋型集电极区域17、31、32的单一平面形状的平面图。此外，平面形状是指从法线方向观看SiC半导体层10的俯视图中的p＋型集电极区域17、31、32的形状。
如图18所示，p＋型集电极区域17、31、32也可为矩形状（条纹状）。在图18中，示出以长方形状形成的p＋型集电极区域17、31、32的例子。在该情况下，p＋型集电极区域17、31、32的X轴宽度Wc被定义为该长方形状的短边方向的宽度。
另外，如图19所示，p＋型集电极区域17、31、32也可为多边形状。在图19中，示出以六边形状形成的p＋型集电极区域17、31、32的例子。在该情况下，p＋型集电极区域17、31、32的X轴宽度Wc被定义为连结两个边的垂直线的宽度。此外，如五边形那样，在不收回垂直连结两个边的直线的情况下，以对角线的宽度定义p＋型集电极区域17、31、32的X轴宽度Wc也可以。
另外，如图20所示，p＋型集电极区域17、31、32也可为圆形状。在该情况下，p＋型集电极区域17、31、32的X轴宽度Wc被定义为该圆的直径。当然，p＋型集电极区域17、31、32也可为椭圆形状。在椭圆形状的情况下，p＋型集电极区域17、31、32的X轴宽度Wc被定义为短轴的宽度。
在前述的SiC半导体装置1～6中，这样的p＋型集电极区域17、31、32选择性地形成在SiC半导体层10的背面部。
＜p＋型集电极区域及n＋型漏极区域的配置例＞
另外，前述的SiC半导体装置1～6的p＋型集电极区域17、31、32及n＋型漏极区域16，也可以如图21及图22所示那样配置。图21及图22是用于说明p＋型集电极区域17、31、32及n＋型漏极区域16的配置例51、52的平面图。
如图21的配置例51所示那样，多个p＋型集电极区域17、31、32隔开间隔而以条纹状形成。而且，在彼此相邻的p＋型集电极区域17、31、32间以条纹状形成有n＋型漏极区域16。多个p＋型集电极区域17、31、32选择性地包含宽度比较宽地形成的区域和相对于该宽度宽的区域形成为宽度窄地形成的区域。该配置例51中，p＋型集电极区域17、31、32的X轴宽度Wc，被定义为关于与条纹方向正交的方向，多个p＋型集电极区域17、31、32的宽度之中以最宽的宽度形成的区域的宽度。
图22的配置例52中，俯视下四边形状的多个p＋型集电极区域17、31、32形成为矩阵状。在该四边形状的p＋型集电极区域17、31、32的周围，沿着该四边形状的p＋型集电极区域17、31、32，俯视下四边环状的n＋型漏极区域16/p＋型集电极区域17、31、32/n＋型漏极区域16按照该顺序形成。而且，以划分相对于四边形状的p＋型集电极区域17、31、32形成在最外周的n＋型漏极区域16的方式，形成格子状的p＋型集电极区域17、31、32。在该配置例51中，p＋型集电极区域17、31、32的X轴宽度Wc，被定义为四边形状的p＋型集电极区域17、31、32的宽度。
依据配置例51、52，以源极电极24为基准，在漏极电极25施加既定pn结上升电压的情况下，首先，以比较宽的宽度形成的p＋型集电极区域17、31、32成为导通状态。然后，宽度宽的p＋型集电极区域17、31、32向导通状态的迁移成为触发点，以比较窄的宽度形成的p＋型集电极区域17、31、32依次向导通状态迁移。
因而，在宽度窄的p＋型集电极区域17、31、32中被施加通常不可能成为导通状态的pn结上升电压的情况下，也因宽度宽的p＋型集电极区域17、31、32成为导通状态，能够使宽度窄的p＋型集电极区域17、31、32迁移到导通状态。其结果，能够使pn结上升时的特性良好。
以上，对本发明的实施方式进行了说明，但本发明还能以其他方式实施。
例如，也可以选择性地组合前述各实施方式中的SiC半导体装置1～6的构造。因此，例如，也可以将SiC半导体装置2、3的p＋型集电极区域17或绝缘膜33（高电阻层）组成SiC半导体装置1、4～6。
另外，在前述的各实施方式中，对于n＋型漏极区域16形成在彼此相邻的单位单元11间的正下方的区域的例子进行了说明，但是也可以采用形成在单位单元11间的正下方的区域以外的区域（例如，单位单元11的正下方的区域）的例子。
另外，在前述的实施方式中，对于形成相对于SiC半导体层10的背面具有垂直的侧部的分离用沟槽34的例子进行了说明，但是分离用沟槽34也可以形成为开口宽度从开口向底部变窄的截面视梯形状（锥状）。同样地，分离用沟槽34也可以形成为开口宽度从开口向底部变宽的截面视梯形状（锥状）。进而，分离用沟槽34也可以形成为在截面视下，向n＋型漏极区域16的内侧区域侧倾斜。另外，关于沿着SiC半导体层10的表面的X轴，分离用沟槽34也可以宽度比p＋型集电极区域32的X轴宽度Wc及/或n＋型漏极区域16的X轴宽度Wd更宽地形成。
另外，在前述的实施方式中，高电阻层也可以形成为在截面视下，向n＋型漏极区域16的内侧区域侧倾斜。另外，高电阻层也可以形成为关于沿着SiC半导体层10的表面的X轴，宽度比p＋型集电极区域32的X轴宽度Wc及/或n＋型漏极区域16的X轴宽度Wd更宽地形成。
另外，在前述的实施方式中，对于形成相对于SiC半导体层10的表面具有垂直的侧部的栅极沟槽36及/或源极沟槽46的例子进行了说明，但是栅极沟槽36及/或源极沟槽46也可以形成为开口宽度从开口向底部变窄的截面视梯形状（锥状）。
另外，在前述的各实施方式中，也可以采用将各半导体部分的导电型反转后的结构。即，在前述的各实施方式中，也可以p型的部分为n型、n型的部分为p型。
本发明的SiC半导体装置1～6能够装入构成用于驱动例如作为电汽车（包括混合动力车）、电车、产业用机器人等的动力源而利用的电动马达的驱动电路的逆变器电路所使用的功率模块。另外，也能装入用于转换太阳能电池、风力发电机及其他的发电装置（特别是自家发电装置）产生的电力以与商用电源的电力匹配的逆变器电路的功率模块。
此外，能够在权利要求书所记载的事项的范围内实施各种设计变更。
本申请对应于2014年4月17日向日本国专利厅提出的特愿2014－085615号，在此该申请的全部公开内容通过引用而进行结合。
标号说明
1　SiC半导体装置；2　SiC半导体装置；3　SiC半导体装置；4　SiC半导体装置；5SiC半导体装置；6　SiC半导体装置；10　SiC半导体层；11　单位单元；12　p型主体区域；13　n型源极区域；16　n＋型漏极区域；17　p＋型集电极区域；18　FS（场终止）区域；19　n－型漂移区域；20　栅极绝缘膜；21　栅极电极；31　p＋型集电极区域；32　p＋型集电极区域；33　绝缘膜；36　栅极沟槽；37　栅极电极；38　栅极绝缘膜；40　p型主体区域；41　n型源极区域；47　p型主体区域；48　n型源极区域；Td　Y轴厚度；Wc　X轴宽度；Wd　X轴宽度。

Claims (12)

1.一种半导体装置，包括：
由第1导电型的SiC构成的半导体层；
在所述半导体层的表面部形成多个并分别构成单位单元的第2导电型的主体区域；
形成在所述主体区域的内侧的第1导电型的源极区域；
隔着栅极绝缘膜而与所述主体区域对置的栅极电极；
在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及
所述主体区域与所述漏极区域之间的漂移区域，
所述集电极区域以在沿着所述半导体层的表面的X轴上覆盖至少包含两个所述单位单元的区域的方式形成。
2.一种半导体装置，包括：
由第1导电型的SiC构成的半导体层；
在所述半导体层的表面部形成的第2导电型的主体区域；
在所述主体区域的内侧形成的第1导电型的源极区域；
隔着栅极绝缘膜而与所述主体区域对置的栅极电极；
在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及
所述主体区域与所述漏极区域之间的漂移区域，
所述集电极区域的沿着所述半导体层的表面的X轴宽度Wc为所述漂移区域的沿着所述半导体层的厚度方向的Y轴厚度Td的2倍以上。
3.如权利要求1或2所述的半导体装置，所述漏极区域具有与所述集电极区域相同或其以上的X轴宽度Wd。
4.一种半导体装置，包括：
由第1导电型的SiC构成的半导体层；
在所述半导体层的表面部形成的第2导电型的主体区域；
在所述主体区域的内侧形成的第1导电型的源极区域；
隔着栅极绝缘膜而与所述主体区域对置的栅极电极；
在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；
所述主体区域与所述漏极区域之间的漂移区域；以及
绝缘层，在沿着所述半导体层的厚度方向的Y轴上配置所述漏极区域与所述集电极区域之间，并且相对于所述半导体层的背面比所述漏极区域及所述集电极区域更深地形成。
5.如权利要求4所述的半导体装置，所述绝缘层由绝缘膜或高电阻层构成。
6.如权利要求4或5所述的半导体装置，所述绝缘层由具有比SiC低的介电常数的绝缘材料构成。
7.如权利要求6所述的半导体装置，所述绝缘层由SiO2构成。
8.一种半导体装置，包括：
由第1导电型的SiC构成的半导体层；
在所述半导体层的表面部形成的第2导电型的主体区域；
在所述主体区域的内侧形成的第1导电型的源极区域；
隔着栅极绝缘膜而与所述主体区域对置的栅极电极；
在所述半导体层的背面部相邻地形成的第1导电型的漏极区域及第2导电型的集电极区域；以及
所述主体区域与所述漏极区域之间的漂移区域，
在沿着所述半导体层的厚度方向的Y轴上，所述集电极区域的上端相比所述漏极区域的上端位于所述半导体层的表面侧。
9.如权利要求8所述的半导体装置，所述半导体层的背面在所述漏极区域及所述集电极区域的边界共面地连续。
10.如权利要求1～9的任一项所述的半导体装置，还包括场终止区域，在沿着所述半导体层的表面的X轴上以横跨所述漏极区域及所述集电极区域的方式形成，配置在所述漂移区域与所述漏极区域及所述集电极区域之间。
11.如权利要求1～10的任一项所述的半导体装置，所述半导体装置包含在所述半导体层上配置有所述栅极电极的平面栅构造。
12.如权利要求1～10的任一项所述的半导体装置，所述半导体装置包含向形成在所述半导体层的沟槽埋入所述栅极电极的沟槽栅构造。
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