JP2006156962A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】トレンチを深くしなくても、ベース領域とトレンチ下のベース領域と同導電型の層との電気的分離を行え、かつ、製造工程の簡略化が図れるＳｉＣ半導体装置を提供する。
【解決手段】トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させ、トレンチ５の底面においてＮ−型チャネル層６を２つのＰ＋型ベース領域３で両側から挟みこんだジャンクション構造とする。これにより、オフ時のドレイン電位がジャンクション構造によって遮られ、ドレインの電位に基づく高電位がＮ−型チャネル層６の上方に入り込み難くなる。よって、トレンチ５の底面と側壁面との角部での電界集中を防止でき、その部分の酸化膜８を破壊から保護できる。このような構成では、トレンチ５がＮ−型ドリフト層２とＰ＋型ベース領域３の界面のあたりまで掘られていれば済むため、トレンチ５の深さが増大することもない。
【選択図】図１

Description

本発明は、炭化珪素（以下、ＳｉＣという）を用いたトレンチ型のパワーデバイスを形成してなるＳｉＣ半導体装置およびその製造方法に関するものである。
ＳｉＣは、半導体材料として、物理的性質および電気的性質が現在主流のシリコンよりも優れている。具体的には、シリコンと比べると禁制帯幅が３倍、絶縁破壊電界が７倍、熱伝導率が３倍となる。このため、ＳｉＣは、次世代のハイパワー・超低損素子を実現するための半導体材料として期待されている。
このＳｉＣを用いたトレンチ型の縦型パワーＭＯＳＦＥＴとして、例えば特許文献１に示されるものがある。このパワーＭＯＳＦＥＴの断面構成を図１６に示す。
図１６に示されるように、特許文献１に示されるパワーＭＯＳＦＥＴでは、Ｎ＋型ＳｉＣ基板１０１の表面にＮ−型ドリフト層１０２が形成され、Ｎ−型ドリフト層１０２の上にＮ型領域１０３およびＰ型ベース領域１０４が順に形成されている。また、Ｐ型ベース領域１０４の表層部には、Ｎ＋型ソース領域１０５が形成されている。さらに、Ｎ＋型ソース領域１０５、Ｐ型ベース領域１０４およびＮ型領域１０３を貫通してＮ−型ドリフト層１０２まで達するようにトレンチ１０６が形成され、このトレンチ１０６内にゲート酸化膜１０７を介してゲート電極１０８が形成されている。そして、トレンチ１０６の底面にＰ＋型層１０９が形成された構成となっている。
このような構成のパワーＭＯＳＦＥＴでは、トレンチ１０６の底面にＰ＋型層１０９が形成されているため、ゲート電極１０８に電圧を印加した際にＰ型ベース領域１０４に形成されるチャネルを通じて流れる電流がＮ型領域１０３を通じて流れることになる。このため、Ｎ型領域１０３が形成されていない場合と比べて、Ｎ型領域１０３が高不純物濃度、つまり低抵抗とされている分、パワーＭＯＳＦＥＴのオン抵抗の低減を図ることが可能となる。
また、トレンチ１０６の底面にＰ＋型層１０９が形成されているため、トレンチ１０６の底面と側壁面との角部で電界集中が発生することを防止でき、その部分のゲート酸化膜１０７が破壊されることから保護することも可能となる。
米国特許第６，５７０，１８５号公報
しかしながら、トレンチ１０６の底面にＰ＋型層１０９を形成する場合、Ｐ＋型層１０９がＰ型ベース領域１０４から電気的に分離されるように、これらの間の間隔を十分に空けなければならないか、または、図１６に示したように、Ｐ型ベース領域１０４の下方にＮ型層１０３を形成しなければならない。このため、前者の場合には、トレンチ深さの増大に繋がり、後者の場合には、Ｎ型層１０３を形成するための工程が必要になるという問題がある。
本発明は上記点に鑑みて、トレンチ深さを深くしなくても、ベース領域とトレンチ下のベース領域と同導電型の層との電気的分離を行え、かつ、製造工程の簡略化を図ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、トレンチ（５）内での酸化膜（８）における最下方位置よりも第１半導体層（２）と第２半導体（３）との境界位置の方が下方に位置していることを特徴としている。
このような構成によれば、トレンチ（５）の両側に位置する第２半導体層（３）が酸化膜（８）の最下方位置よりも下方に位置していることから、トレンチ（５）の底面において第１導電型のチャネル層（６）を２つの第２導電型の第２半導体層（３）３で両側から挟みこんだジャンクション構造となる。このため、ドレインの電位がジャンクション構造によって遮られ、ドレインの電位に基づく高電位がチャネル層（６）の上方に入り込み難くなる。
したがって、トレンチ（５）の底面と側壁面との角部で電界集中が発生することを防止でき、その部分の酸化膜（８）が破壊されることから保護することが可能となる。
そして、このような構成の場合、トレンチ（５）が第１半導体層（２）と第２半導体層（３）の界面のあたりまで掘られていれば済むため、トレンチ（５）の深さが増大することもない。さらに、従来のように、Ｐ＋型ベース領域の下層にＮ型層を形成する必要がないため、そのための工程が必要とされず、縦型パワーＭＯＳＦＥＴの製造工程の簡略化を図ることも可能となる。
この場合において、請求項２に示すように、第２半導体層（３）における第２導電型の不純物濃度が、トレンチ（５）の底面部における酸化膜（８）の高さ位置から、第１半導体層（２）と第２半導体層（３）の界面に至るまでの領域において、徐々に低濃度となるようにし、さらに、チャネル層（６）における第１導電型の不純物濃度が、第１半導体層（２）の第１導電型の不純物濃度よりも濃くなるようにすると好ましい。
このような構造により、ゲートチャネルの閾値を維持したまま、耐圧を向上させることが可能である。
請求項３に記載の発明では、トレンチ（５）の底面において、酸化膜（８）の下方に形成された第１導電型の低抵抗層（７）を備え、酸化膜（８）の最下方位置からトレンチ（５）の底面までの長さが低抵抗層（７）の膜厚とチャネル層（６）の膜厚との和に相当していることを特徴としている。
このように、トレンチ（５）の底面において、酸化膜（８）の下方に形成された第１導電型の低抵抗層（７）を備えることができる。これにより、低抵抗層（７）を通じて電流が流れることになるため、炭化珪素半導体装置のオン抵抗を低減することができる。そして、このような構造とした場合、酸化膜（８）の最下方位置からトレンチ（５）の底面までの長さが低抵抗層（７）の膜厚とチャネル層（６）の膜厚との和となる。
この場合において、請求項４に示すように、第２半導体層（３）における第２導電型の不純物濃度が、低抵抗層（７）の底部に相当する高さ位置から、第１半導体層（２）と第２半導体層（３）の界面に至るまでの領域において、徐々に低濃度になるようにし、さらに、チャネル層（６）の第１導電型不純物濃度が、低抵抗層（７）の第１導電型不純物濃度よりも低濃度で、且つ第１半導体層（２）の第１導電型不純物濃度よりも高濃度になるようにすると好ましい。
このような構造により、ゲートチャネルの閾値を維持したまま、耐圧を向上させることが可能である。
なお、上記請求項に示す構造を実現するためには、例えば、請求項５に示されるように、トレンチ（５）の側壁面の面方位を（１−１００）面または（１１−２０）面として、トレンチ（５）の側壁面上よりも底面上の方でチャネル層（６）が厚くなるようにすればよい。
このようにした場合、例えば請求項６に示されるように、チャネル層（６）の膜厚は、トレンチ（５）の底面上に形成される部分が側壁面上に形成される部分の１〜５倍となる。また、例えば請求項７に示されるように、チャネル層（６）における第１導電型不純物のドーパント濃度は、トレンチ（５）の側壁面上に形成される部分が底面上に形成される部分の１〜５倍となる。
請求項８に記載の発明では、炭化珪素基板（１）が第１導電型であり、該炭化珪素基板（１）の裏面から第１半導体層（２）に達する複数のトレンチ（４０）が形成されていると共に、該複数のトレンチ（４０）内が第２導電型の不純物層（４１）で埋め込まれ、第２電極（１９）が炭化珪素基板（１）および不純物層（４１）と接した構成となっていることを特徴としている。
炭化珪素半導体装置がＩＧＢＴである場合、炭化珪素基板（１）を第１導電型とし、それに複数のトレンチ（４０）を形成すると共に、その複数のトレンチ（４０）内を第２導電型の不純物層（４１）で埋め込むようにすれば、ＰＮポテンシャルのしきい値を無くすことが可能となる。
また、請求項９に示されるように、炭化珪素基板（６１）を第２導電型として、炭化珪素基板（６１）の裏面から第１半導体層（２）に達する複数のトレンチ（５０）を形成し、その複数のトレンチ（５０）内を第１導電型の不純物層（５１）で埋め込むようにしても、請求項８と同様の効果を得ることができる。
請求項１０ないし１６は、請求項１ないし９に記載の発明を方法の発明として記載したものである。これら各請求項に示されるように、本発明は、物の発明としてだけでなく、製造方法の発明としても把握される。これら各請求項に記載の発明により、請求項１ないし９に記載の発明を製造することが可能であり、これら各請求項に示した効果を得ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１に、本発明の第１実施形態におけるトレンチ型の縦型パワーＭＯＳＦＥＴのセル領域の断面構成を示す。以下、この図を本実施形態の縦型パワーＭＯＳＦＥＴの構造について説明する。
図１に示されるように、Ｎ＋型基板１の上にＮ−型ドリフト層２が備えられている。このＮ−型ドリフト層２の表面には、Ｐ＋型ベース領域３とＮ＋型ソース領域４とが形成されている。本実施形態では、これらＮ＋型基板１、Ｎ−型ドリフト層２、Ｐ＋型ベース領域３およびＮ＋型ソース領域４により、半導体基板が構成されている。
Ｎ＋型ソース領域４およびＰ＋型ベース領域３を貫通し、Ｎ−型ドリフト層２に達するトレンチ５が形成されている。このトレンチ５の内壁には、Ｎ−型チャネル層６が形成されており、トレンチ５の底面に位置する部分において、このＮ−型チャネル層６の表層部にはＮ＋型低抵抗層７が形成されている。
また、Ｎ−型チャネル層６およびＮ＋型低抵抗層７およびＮ＋型ソース領域４の一部を覆うように、酸化膜８が形成されている。この酸化膜８のうち、トレンチ５内に位置する部分、具体的にはトレンチ５における側壁面に形成された部分がゲート酸化膜として機能する。この酸化膜８のうち、ゲート酸化膜として機能する部分の表面には、ポリシリコンまたは金属で構成されたゲート電極９が形成され、このゲート電極９によってトレンチ５内が埋め込まれている。
ゲート電極９の上には、図示しない層間絶縁膜を介して、ゲート配線１１が形成されており、ゲート電極９と電気的に接続されている。
また、基板のうちトレンチ５が形成された場所とは異なる場所において、Ｎ＋型ソース領域４を貫通してＰ＋型ベース領域３まで達するように、コンタクト用トレンチ１２が形成されている。このコンタクト用トレンチ１２の上には、ソース電極を構成する第１電極１４が形成されており、図示しない層間絶縁膜およびコンタクト用トレンチ１２を介して、Ｐ＋型ベース領域３およびＮ＋型ソース領域４と電気的に接続されている。
そして、Ｎ＋型基板１の裏面側にドレイン電極として機能する第２電極１９が形成されている。
このような構造により、本実施形態のトレンチ型の縦型パワーＭＯＳＦＥＴが構成されている。このような構成において、縦型パワーＭＯＳＦＥＴを構成する各部の不純物濃度および寸法は、以下のようになっている。
Ｎ＋型基板１のドーパント濃度は１×１０１９ｃｍ−３、Ｎ−型ドリフト層２のドーパント濃度は５×１０１５ｃｍ−３、Ｐ＋型ベース領域３のドーパント濃度は５×１０１８ｃｍ−３、Ｎ＋型ソース領域４のドーパント濃度は１×１０２０ｃｍ−３となっている。
また、Ｐ＋型ベース領域３とＮ＋型ソース領域４とを合わせた膜厚が、トレンチ５の深さ方向の寸法よりも若干小さくなっているが、ほぼ同等とされ、例えば４〜５μｍとされている。
Ｎ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８に関しては、図２を参照して説明する。図２（ａ）、（ｂ）は、図１中のＡ−Ｂ線とＣ−Ｄ線上におけるＮ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示したものである。
図１中のＡ−Ｂ線上においては、Ｎ−型チャネル層６は、膜厚が０．２〜０．５μｍ、不純物濃度が１×１０１６〜１×１０１７ｃｍ−３程度となっており、例えば、図２（ａ）に示されるように本実施形態では２×１０１６ｃｍ−３となっている。酸化膜８は、膜厚が０．１μｍ以下、不純物濃度が１×１０１７ｃｍ−３以上となっており、例えば、図２（ａ）に示されるように本実施形態では１×１０１９ｃｍ−３となっている。また、Ｃ−Ｄ線上においては、Ｎ−型チャネル層６は、膜厚が０．６〜１．５μｍ、不純物濃度が２×１０１５〜２×１０１６ｍ−３程度となっており、例えば、図２（ｂ）に示されるように本実施形態では４×１０１５ｃｍ−３となっている。Ｎ＋型低抵抗層７は、膜厚が０．２μｍ以下、不純物濃度が２×１０１６ｃｍ−３以上となっており、例えば、図２（ｂ）に示されるように本実施形態では２×１０１８ｃｍ−３となっている。そして、酸化膜８は、膜厚が１μｍ以下、不純物濃度が２×１０１６ｃｍ−３以上となっており、例えば、図２（ｂ）に示されるように本実施形態では２×１０１８ｃｍ−３となっている。
このように、本実施形態の縦型パワーＭＯＳＦＥＴでは、トレンチ５内において、酸化膜８の最下方位置（つまりトレンチ５の底面と対向する面）からトレンチ５の底面に至るまでの長さが、酸化膜８のうちゲート酸化膜として機能する部分からトレンチ５の側壁に至るまでの長さよりも長くなっている。具体的には、酸化膜８の最下方位置からトレンチ５の底面に至るまでの長さは、トレンチ５の底面におけるＮ−型チャネル層６とＮ＋型低抵抗層７の膜厚を足し合わせたものとなり、例えば０．８〜１．７μｍ程度となる。また、酸化膜８のうちゲート酸化膜として機能する部分からトレンチ５の側壁に至るまでの長さは、トレンチ５の側面におけるＮ−型チャネル層６の膜厚となり、例えば０．２〜０．５μｍとなる。
このような構成の縦型パワーＭＯＳＦＥＴでは、ゲート電極９に対して電圧を印加すると、Ｎ−型チャネル層６に蓄積型のチャネル領域が設定され、このチャネル領域を通じて第１電極１４と第２電極１９との間に電流が流れることになる。
ここで、本実施形態の縦型パワーＭＯＳＦＥＴでは、トレンチ５の両側に位置するＰ＋型ベース領域３が酸化膜８の最下方位置よりも下方に位置していることから、トレンチ５の底面においてＮ−型チャネル層６を２つのＰ＋型ベース領域３で両側から挟みこんだジャンクション構造となる。このため、オフ時、ドレインの電位が図３に示すようにジャンクション構造によって遮られ、ドレインの電位に基づく高電位がＮ−型チャネル層６の上方に入り込み難くなる。
したがって、トレンチ５の底面と側壁面との角部で電界集中が発生することを防止でき、その部分の酸化膜８が破壊されることから保護することが可能となる。
また、本実施形態のような構成の場合、トレンチ５がＮ−型ドリフト層２とＰ＋型ベース領域３の界面のあたりまで掘られていれば済むため、トレンチ５の深さが増大することもない。さらに、従来のように、Ｐ＋型ベース領域３の下層にＮ型層を形成する必要がないため、そのための工程が必要とされず、縦型パワーＭＯＳＦＥＴの製造工程の簡略化を図ることも可能となる。
続いて、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法について、図４〜図９に示される縦型パワーＭＯＳＦＥＴの製造工程図を参照して説明する。
［図４に示される工程］
まず、主表面が［１−１００］オフ面となっているＮ＋型基板１の表面に、Ｎ−型ドリフト層２、Ｐ＋型ベース領域３およびＮ＋型ソース領域４がエピタキシャル成長させられた基板を用意する。例えば、Ｎ＋型基板１のドーパント濃度は１×１０１９ｃｍ−３、Ｎ−型ドリフト層２のドーパント濃度は５×１０１５ｃｍ−３、Ｐ＋型ベース領域３のドーパント濃度は５×１０１８ｃｍ−３、Ｎ＋型ソース領域４のドーパント濃度は１×１０２０ｃｍ−３となっている。そして、このような基板の表面は、各層がＮ＋型基板１の表面状態を承継するため、［１−１００］オフ面となっている。
［図５に示される工程］
基板の表面にトレンチ５の形成予定位置が開口したマスクを作成し、このマスクの上から４〜５μｍエッチングを行う。これにより、トレンチ５が形成される。このとき、例えば、トレンチ５の側壁面が（１−１００）面または（１１−２０）面と一致するようなレイアウトを採用している。
［図６に示される工程］
トレンチ５の形成時に用いたマスクを除去したのち、ＣＶＤ法により、Ｎ−型層３１を形成し、そのまま続けてＮ＋型層３２を形成する。例えば、１６００℃、成長レート１．０μｍ／ｈ、Ｃ／Ｓｉ原料ガス導入比が１．０以下となる条件下においてＮ−型層３１およびＮ＋型層３２を形成している。このとき、Ｎ−型層３１およびＮ＋型層３２にＮ型不純物としてＮが導入されるように、例えば窒素（Ｎ２）を雰囲気中に導入する。
このようにして、トレンチ５の内壁面に、例えば、１×１０１６ｃｍ−３のドーパント濃度を有するＮ−型層３１と、例えば、１×１０２０ｃｍ−３のドーパント濃度を有するＮ＋型層３２を形成する
このとき、トレンチ５に関しては、トレンチ５の底面上に形成されるものと、側壁面上に形成されるもの、さらには基板の表面上に形成されるものとで、Ｎ−型層３１およびＮ＋型層３２の膜厚やドーパント濃度が変わる。具体的には、不純物層のうちトレンチ５の側壁面上に形成される部分の方が底面上に形成される部分よりも膜厚が薄く、ドーパント濃度が高くなる。また、不純物層のうちトレンチ５の底面上に形成される部分の方が基板の表面上に形成される部分よりも厚くなる。
このような関係となるのは、トレンチ５の側壁の方が底面よりも不純物層が堆積し難いこと、さらには、トレンチ５の幅が狭いために、トレンチ５の側壁に堆積できなかった不純物層によってトレンチ５の底面が埋め込まれて基板の表面よりも堆積量が増えることが挙げられる。
このときの膜厚やドーパント濃度の関係に関しては、基板の表面の面方位やトレンチの側壁面の面方位に依存するが、本実施形態の場合、以下の関係となることが判った。図１０は、この関係を説明するための図である。
Ｎ−型層３１およびＮ＋型層３２の膜厚に関しては、図１０に示されるように、トレンチ５の底面上に形成された部分の膜厚をｄ２、基板の表面上に形成された部分の膜厚をｄ１、トレンチ５の側壁面上に形成された部分の膜厚をｄ３とすると、以下の関係になることが確認された。
（数１）
ｄ２＝２×ｄ１
（数２）
ｄ２＝３×ｄ３
なお、この膜厚の関係は、成長条件などによって変わるもので、例えば、数式２ではｄ２がｄ３の３倍となるものとして示してあるが、およそ１〜５倍の範囲となる。例えば、Ｎ−型層３１およびＮ＋型層３２の成長レートが、トレンチ５の側壁面上では１００ｎｍ／ｈｒとなるのに対し、トレンチ５の底面上では１００〜５００ｎｍ／ｈｒとなるため、上記範囲となる。
また、Ｎ−型層３１およびＮ＋型層３２のドーパント濃度に関しては、トレンチ５の底面上に形成された部分の濃度に対して、トレンチ５の側壁面上に形成された部分の濃度が１〜５倍程度高くなった。
［図７に示される工程］
エッチバック処理により、Ｎ−型層３１およびＮ＋型層３２のうち基板の表面上に形成された部分を除去する。これにより、Ｎ＋型ソース領域４が露出すると共に、トレンチ５内に残されたＮ−型層３１により、Ｎ−型チャネル層６が形成される。
［図８に示される工程］
必要に応じて犠牲酸化等を行った後、熱酸化によってＮ＋型層３２を酸化させることで、Ｎ型不純物がドーピングされた酸化膜８を形成する。この酸化膜８にドーピングされたＮ型不純物の濃度は、基本的には、酸化されるＮ＋型層３２に含まれているＮ型不純物の濃度となる。
また、このとき、Ｎ＋型層３２のうち、トレンチ５の側壁面上に形成されたものがすべて酸化されるように、熱酸化の時間や温度を調整する。これにより、トレンチ５の側壁面上には、Ｎ−型チャネル層６と酸化膜８のみが残ってＮ＋型層３２が無くなり、底面上には、Ｎ−型チャネル層６と酸化膜８以外にもＮ＋型層３２が残る。このＮ＋型層３２により、Ｎ＋型低抵抗層７が形成される。
［図９に示される工程］
酸化膜８の表面に、不純物をドーピングしたポリシリコン層または金属層を配置した後、それをエッチバックすることで、トレンチ５内を埋め込むためのもののみを残すことで、ゲート電極９を形成する。
その後の工程については図示しないが、層間絶縁膜の形成工程、層間絶縁膜へのコンタクトホール形成工程、さらには配線形成工程などを行うことで、ゲート電極９と電気的に接続されるゲート配線やＮ＋型ソース領域４と電気的に接続される第１電極１４を形成したのち、Ｎ＋型基板１の裏面に第２電極１９を形成することにより、図１に示した縦型パワーＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態の縦型パワーＭＯＳＦＥＴによれば、トレンチ５の底面と側壁面との角部で電界集中が発生することを防止でき、その部分の酸化膜８が破壊されることから保護することが可能となる。
また、トレンチ５がＮ−型ドリフト層２とＰ＋型ベース領域３の界面のあたりまで掘られていれば済むため、トレンチ５の深さが増大することもない。さらに、従来のように、Ｐ＋型ベース領域３の下層にＮ型層を形成する必要がないため、そのための工程が必要とされず、縦型パワーＭＯＳＦＥＴの製造工程の簡略化を図ることも可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。図１１（ａ）は、本実施形態における炭化珪素半導体装置であるＭＯＳＦＥＴの断面構成を示したもので、図１１（ｂ）は、図１１（ａ）に示すＭＯＳＦＥＴにおけるＥ−Ｆ線上におけるＰ型不純物のドーパント濃度のプロファイルを示したものである。以下、図１１（ａ）、（ｂ）を参照して、本実施形態のＭＯＳＦＥＴについて説明するが、本実施形態のＭＯＳＦＥＴの基本構造は、第１実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第２実施形態は、上記第１実施形態と同様に、トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させているが、Ｐ＋型ベース領域３におけるＰ型の不純物濃度は、Ｎ＋型低抵抗層７の底部に相当する高さ位置から、Ｎ−型ドリフト層２とＰ＋型ベース領域３の界面に至るまでの領域で、図１１（ａ）、（ｂ）に示されるように徐々に低濃度になっている。さらに、Ｎ−型チャネル層６のＮ型不純物濃度は、Ｎ＋型低抵抗層７のＮ型不純物濃度よりも低く、Ｎ−型ドリフト層２のＮ型不純物濃度よりも高くなっている。
このような構造にすることで、第１実施形態のＭＯＳＦＥＴのゲートチャネルの閾値を維持したまま、耐圧を向上させることが可能である。
（第３実施形態）
本発明の第３実施形態について説明する。図１２（ａ）は、本実施形態における炭化珪素半導体装置であるＭＯＳＦＥＴの断面構成を示したもので、図１２（ｂ）、（ｃ）は、図１２（ａ）に示すＭＯＳＦＥＴにおけるＧ−Ｈ線上におけるＰ型不純物のドーパント濃度のプロファイルとＩ−Ｊ線上におけるＮ型不純物のドーパント濃度のプロファイルを示したものである。以下、図１２（ａ）〜（ｃ）を参照して、本実施形態のＭＯＳＦＥＴについて説明するが、本実施形態のＭＯＳＦＥＴの基本構造は、第１実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第３実施形態は、上記第１実施形態に対し、Ｎ＋型低抵抗層７が存在しない構造になっている。上記第１実施形態同様に、トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させるが、Ｐ＋型ベース領域３におけるＰ型の不純物濃度は、トレンチ５の酸化膜８の最底部に相当する高さ位置から、Ｎ−型ドリフト層２とＰ＋型ベース領域３の界面に至るまでの領域で、徐々に低濃度になっている。更に、Ｎ−型チャネル層６のＮ型不純物濃度はＮ−型ドリフト層２のＮ型不純物濃度よりも高い。
このような構造によって、第１実施形態のＭＯＳＦＥＴに対してＮ＋型低抵抗層７が存在しないためにオン抵抗は高くなってしまうが、ゲートチャネルの閾値を維持したまま、耐圧を向上させることが可能である。
（第４実施形態）
本発明の第４実施形態について説明する。図１３は、本実施形態における炭化珪素半導体装置であるＩＧＢＴの断面構成を示したものである。
上記第１実施形態では、炭化珪素半導体装置として、炭化珪素からなる基板１をＮ＋型とした縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、図１３に示されるように、基板１に代えてＰ＋型基板６１を採用することで、パワーＭＯＳＦＥＴではなくＩＧＢＴとしても構わない。なお、この場合には、第１実施形態で示したＮ＋型ソース領域４がＮ＋型エミッタ領域として機能し、第１電極１４がエミッタ電極として機能し、第２電極１９がコレクタ電極として機能することになる。
このようなＩＧＢＴを用いる場合にも、上記第１実施形態と同様に、トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させることで、トレンチ５の底面においてＮ−型チャネル層６を２つのＰ＋型ベース領域３で両側から挟みこんだジャンクション構造とすれば、ドレインの電位がジャンクション構造によって遮られ、ドレインの電位に基づく高電位がＮ−型チャネル層６の上方に入り込み難くなる。
これにより、トレンチ５の底面と側壁面との角部で電界集中が発生することを防止でき、その部分の酸化膜８が破壊されることから保護することが可能となり、第１実施形態と同様の効果を得ることが可能となる。
（第５実施形態）
本発明の第５実施形態について説明する。図１４は、本実施形態における炭化珪素半導体装置であるＩＧＢＴの断面構成を示したものである。以下、図１４を参照して、本実施形態のＩＧＢＴについて説明するが、本実施形態のＩＧＢＴの基本構造は、第４実施形態と同様であるため、異なる部分についてのみ説明する。
図１４に示されるように、本実施形態のＩＧＢＴでは、炭化珪素からなる基板１としてＮ＋型のものが用いられ、このＮ＋型基板１の裏面から垂直方向に、Ｎ−型ドリフト層２に達する複数のトレンチ４０が形成され、その複数のトレンチ４０内にＰ＋型層４１が埋め込まれた構成となっている点が第４実施形態と異なる。
複数のトレンチ４１、つまり各Ｐ＋型層４１の間隔と幅は、共に、例えば１００μｍ程度とされ、その深さは例えば６０〜３００μｍとされている。
このような構造の場合、複数のＰ＋型層４１によるコレクタ領域に複数のＮ＋型領域が備えられた構造と等価となる。したがって、基本的には、Ｐ＋型層４１をコレクタ領域としてＩＧＢＴ動作を行うが、コレクタ領域に複数のＮ＋型領域が備えられた構成となることから、ＳｉＣのＰＮジャンクション、つまりＰ＋型層４１とＮ−型ドリフト層２との間のＰＮポテンシャルで発生するしきい値電圧、例えば４Ｈ−ＳｉＣの場合には２．９ｅＶを無くすことができる。
なお、このような構造のＩＧＢＴは、第１実施形態の図４に示した基板に対して、Ｎ＋型基板１の裏面に予め複数のＰ＋型層４１を形成しておいた後に、図５以降の製造工程を行えば製造できる。すなわち、Ｎ＋型基板１の裏面に複数のトレンチ４１の形成予定位置が開口したマスクを配置したのち、Ｎ＋型基板１の裏面からエッチングを行うことで複数のトレンチ４１を形成し、その後、マスクを除去してから、Ｎ＋型基板１の裏面にＰ＋型膜を成膜、エッチバックすることでＰ＋型層４１を形成することができる。
（第６実施形態）
本発明の第６実施形態について説明する。図１５は、本実施形態における炭化珪素半導体装置であるＩＧＢＴの断面構成を示したものである。以下、図１５を参照して、本実施形態のＩＧＢＴについて説明するが、本実施形態のＩＧＢＴの基本構造は、第５実施形態と同様であるため、異なる部分についてのみ説明する。
本実施形態のＩＧＢＴは、炭化珪素からなる基板１としてＰ＋型のものが用いられ、このＰ＋型基板６１の裏面から垂直方向に、Ｎ−型ドリフト層２に達する複数のトレンチ５０が形成され、その複数のトレンチ５０内にＮ＋型層５１が埋め込まれた構成となっている点が第５実施形態と異なる。
複数のトレンチ５１、つまり各Ｎ＋型層５１の間隔と幅は、共に、例えば１００μｍ程度とされ、その深さは例えば６０〜３００μｍとされている。
このような構造の場合、複数のＰ＋型基板６１によるコレクタ領域に複数のＮ＋型領域５１が備えられた構造と等価となる。したがって、基本的には、Ｐ＋型基板６１をコレクタ領域としてＩＧＢＴ動作を行うが、コレクタ領域に複数のＮ＋型領域５１が備えられた構成となることから、ＳｉＣのＰＮジャンクション、つまりＰ＋型基板６１とＮ−型ドリフト層２との間のＰＮポテンシャルで発生するしきい値電圧を無くすことができる。
なお、このような構造のＩＧＢＴは、第５実施形態に対して、炭化珪素からなる基板１をＰ＋型のものに代え、Ｐ＋型基板１の裏面に形成したトレンチ５０にＮ＋型層５１を埋め込めば容易に製造できる。
（他の実施形態）
上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とし、Ｎ型のチャネルが構成されるＮチャネルタイプの縦型パワーＭＯＳＦＥＴやＩＧＢＴとを例に挙げて説明したが、第１導電型をＰ型、第２導電型をＮ型とし、Ｐ型のチャネルが構成されるＰチャネルタイプの縦型パワーＭＯＳＦＥＴやＩＧＢＴに対しても本発明を適用することが可能である。
また、上記実施形態では、Ｐ＋型ベース領域３やＮ＋型ソース領域４がエピタキシャル成長によって形成された基板を用いているが、これらがイオン注入によって形成されたものであっても構わない。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態における蓄積型の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。 図１中のＡ−Ｂ線とＣ−Ｄ線上におけるＮ−型チャネル層、Ｎ＋型低抵抗層および酸化膜の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す図である。 図１に示す縦型パワーＭＯＳＦＥＴにおけるオフ時の等電位線を示した図である。 図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図６に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 Ｎ−型層およびＮ＋型層の膜厚の関係を説明するための図である。 （ａ）は、第２実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示した図で、（ｂ）は、（ａ）に示す縦型パワーＭＯＳＦＥＴにおけるＥ−Ｆ線上におけるＰ型不純物のドーパント濃度のプロファイルを示した図である。 （ａ）は、第３実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示した図で、（ｂ）、（ｃ）は、（ａ）に示す縦型パワーＭＯＳＦＥＴにおけるＧ−Ｈ線上におけるＰ型不純物のドーパント濃度のプロファイルとＩ−Ｊ線上におけるＮ型不純物のドーパント濃度のプロファイルを示した図である。 本発明の第４実施形態における蓄積型のＩＧＢＴの断面構成を示す図である。 本発明の第５実施形態における蓄積型のＩＧＢＴの断面構成を示す図である。 本発明の第６実施形態における蓄積型のＩＧＢＴの断面構成を示す図である。 従来の縦型パワーＭＯＳＦＥＴの断面構造を示す図である。
符号の説明
１…Ｎ＋型基板（炭化珪素基板）、２…Ｎ−型ドリフト層（第１半導体層）、３…Ｐ＋型ベース領域（第２半導体層）、４…Ｎ＋型ソース領域（第３半導体層）、５…トレンチ、６…チャネル層、７…Ｎ＋型低抵抗層（低抵抗層）、８…酸化膜、９…ゲート電極、１４…第１電極、１９…第２電極、３１…Ｎ−型層（第５半導体層）、３２…Ｎ＋型層（第４半導体層）、４０、５０…トレンチ、４１…Ｐ＋型層、５１…Ｎ＋型層、６１…Ｐ＋型基板（炭化珪素基板）。

Claims (16)

  1. 第１導電型または第２導電型の炭化珪素基板（１、６１）の上に、該炭化珪素基板（１、６１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された半導体基板と、
    前記半導体基板のセル領域に形成された、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ（５）と、
    前記トレンチ（５）の側壁面および底面上に形成された第１導電型のチャネル層（６）と、
    前記トレンチ（５）内において、前記チャネル層（６）の上に形成された、ゲート酸化膜として機能する部分を含む酸化膜（８）と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面に形成されたゲート電極（９）と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）と、
    前記炭化珪素基板（１、６１）に電気的に接続される第２電極（１９）とを備え、
    前記トレンチ（５）内での前記酸化膜（８）における最下方位置よりも前記第１半導体層（２）と前記第２半導体（３）との境界位置の方が下方に位置していることを特徴とする炭化珪素半導体装置。
  2. 前記第２半導体層（３）における第２導電型の不純物濃度は、前記トレンチ（５）の底面部における前記酸化膜（８）の高さ位置から、前記第１半導体層（２）と前記第２半導体層（３）の界面に至るまでの領域において、徐々に低濃度になっており、
    前記チャネル層（６）における第１導電型の不純物濃度は、前記第１半導体層（２）の第１導電型の不純物濃度よりも高いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記トレンチ（５）の底面において、前記酸化膜（８）の下方に形成された第１導電型の低抵抗層（７）を備え、
    前記酸化膜（８）の最下方位置から前記トレンチ（５）の底面までの長さが前記低抵抗層（７）の膜厚と前記チャネル層（６）の膜厚との和に相当していることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 前記第２半導体層（３）における第２導電型の不純物濃度は、前記低抵抗層（７）の底部に相当する高さ位置から、前記第１半導体層（２）と前記第２半導体層（３）の界面に至るまでの領域において、徐々に低濃度になっており、
    前記チャネル層（６）の第１導電型不純物濃度は、前記低抵抗層（７）の第１導電型不純物濃度よりも低濃度で、且つ前記第１半導体層（２）の第１導電型不純物濃度よりも高濃度になっていることを特徴とする請求項３に記載の炭化珪素半導体装置。
  5. 前記トレンチ（５）の側壁面の面方位が（１−１００）面または（１１−２０）面であり、
    前記チャネル層（６）は、前記トレンチ（５）の側壁面上よりも底面上の方が厚くなっていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記チャネル層（６）の膜厚は、前記トレンチ（５）の底面上に形成される部分が側壁面上に形成される部分の１〜５倍となっていることを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 前記チャネル層（６）における第１導電型不純物のドーパント濃度は、前記トレンチ（５）の側壁面上に形成される部分が底面上に形成される部分の１〜５倍となっていることを特徴とする請求項５または６に記載の炭化珪素半導体装置。
  8. 前記炭化珪素基板（１）が第１導電型であり、該炭化珪素基板（１）の裏面から前記第１半導体層（２）に達する複数のトレンチ（４０）が形成されていると共に、該複数のトレンチ（４０）内が第２導電型の不純物層（４１）で埋め込まれ、前記第２電極（１９）が前記炭化珪素基板（１）および前記不純物層（４１）と接した構成となっていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
  9. 前記炭化珪素基板（６１）が第２導電型であり、該炭化珪素基板（６１）の裏面から前記第１半導体層（２）に達する複数のトレンチ（５０）が形成されていると共に、該複数のトレンチ（５０）内が第１導電型の不純物層（５１）で埋め込まれ、前記第２電極（１９）が前記炭化珪素基板（６１）および前記不純物層（５１）と接した構成となっていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
  10. 第１導電型または第２導電型の炭化珪素基板（１、６１）の上に、該炭化珪素基板（１、６１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された、前記炭化珪素基板（１、６１）と前記第１〜第３半導体層（２〜４）とを有してなる半導体基板を用意する工程と、
    前記半導体基板のセル領域において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ（５）を形成する工程と、
    前記トレンチ（５）内に、エピタキシャル成長によって、前記トレンチ（５）における側壁面上よりも底面上の方が厚くなるように第１導電型の第４半導体層（３１）を形成する工程と、
    熱酸化により、前記トレンチ（５）の内壁に、前記第４半導体層（３１）と接するゲート酸化膜として機能する部分を含む酸化膜（８）を形成し、前記第４半導体層（３１）によってチャネル層（６）を構成する工程と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面にゲート電極（９）を形成する工程と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）を形成する工程と、
    前記炭化珪素基板（１）に電気的に接続される第２電極（１９）を形成する工程とを含み、
    前記酸化膜（８）を形成する工程では、前記トレンチ（５）内における前記酸化膜（８）の最下方位置よりも前記第１半導体層（２）と前記第２半導体（３）との境界位置の方が下方に位置するように、前記熱酸化を行うことを特徴とする炭化珪素半導体装置の製造方法。
  11. 前記トレンチ（５）の側壁面および底面上において、前記第４半導体層（３１）の上に該第４半導体層（３１）よりも第１導電型不純物のドーパント濃度が高い第５半導体層（３２）を形成する工程を含み、
    前記酸化膜（８）を形成する工程では、前記第５半導体層（３２）のうちの前記トレンチ（５）の側壁面上に形成された部分が完全に酸化するまで熱酸化を行うことで、前記酸化膜（８）を形成し、これにより、前記トレンチ（５）の底面において、前記第５半導体層（３２）を酸化させないまま残すことで前記酸化膜（８）の下方に第１導電型の低抵抗層（７）を形成するようになっていることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記トレンチ（５）を形成する工程では、前記トレンチ（５）の側壁面の面方位を（１−１００）面または（１１−２０）面とすることを特徴とする請求項１０または１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記第４半導体層（３２）を形成する工程では、該第４半導体層（３２）の膜厚のうち、前記トレンチ（５）の底面上に形成される部分を側壁面上に形成される部分の１〜５倍とすることを特徴とする請求項１1または１２に記載の炭化珪素半導体装置の製造方法。
  14. 前記第４半導体層（３２）を形成する工程では、前記トレンチ（５）の側壁面上に形成される部分が底面上に形成される部分の１〜５倍となるように、該第４半導体層（３２）における第１導電型不純物のドーパント濃度を設定することを特徴とする請求項１２または１３に記載の炭化珪素半導体装置の製造方法。
  15. 前記半導体基板を用意する工程において、前記炭化珪素基板（１）として第１導電型のものを用意した場合において、
    前記炭化珪素基板（１）の裏面に、前記第１半導体層（２）に達する複数のトレンチ（４０）を形成する工程と、
    前記複数のトレンチ（４０）内を第２導電型の不純物層（４１）で埋め込む工程と、を含んでいることを特徴とする請求項１０ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  16. 前記半導体基板を用意する工程において、前記炭化珪素基板（６１）として第２導電型のものを用意した場合において、
    前記炭化珪素基板（６１）の裏面に、前記第１半導体層（２）に達する複数のトレンチ（５０）を形成する工程と、
    前記複数のトレンチ（５０）内を第１導電型の不純物層（５１）で埋め込む工程と、を含んでいることを特徴とする請求項１０ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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