CN113540223A - 绝缘栅极场效双极性晶体管及其制造方法 - Google Patents

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Abstract

本发明公开一种绝缘栅极场效双极性晶体管及其制造方法。所述绝缘栅极场效双极性晶体管包括基底、形成于基底内的深阱区及其上方的第一导电型阱区、形成于基底上的栅极结构、位于栅极结构两侧的第一导电型阱区上的源极区与漏极区、阳极以及阴极。源极区包括第一掺杂区以及介于第一掺杂区与栅极结构之间的第二掺杂区、漏极区包括第三掺杂区以及形成于第三掺杂区上的第四掺杂区。基底、第一掺杂区与第四掺杂区为第一导电型，深阱区、第二掺杂区与第三掺杂区为第二导电型。阳极电性耦接至第四掺杂区，阴极则电性耦接至第一与第二掺杂区。

Description

绝缘栅极场效双极性晶体管及其制造方法
技术领域
本发明涉及一种半导体元件及其制造技术，且特别是涉及一种绝缘栅极场效双极性晶体管及其制造方法。
背景技术
绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor，IGBT)为一个阴极短路的硅控整流器(SCR)与一个连接n+-阴极到n-基底的金属氧化物半导体场效晶体管(MOSFET)构成的功率半导体元件，常用于电动车辆、铁路机车及动车组的交流电电动机的输出控制。
常见的绝缘栅极双极性晶体管有垂直和横向两种类型的元件设计。然而，目前无论是垂直式绝缘栅极双极性晶体管(Vertical IGBT)或者横向绝缘栅极双极性晶体管(Lateral IGBT)，都需要执行特定的制作工艺来制作，而不容易整合至一般半导体制作工艺。
发明内容
本发明提供一种绝缘栅极场效双极性晶体管，能在单极性场效晶体管(FET)的元件结构里，电性上实现双极性载流子传输。
本发明另提供一种绝缘栅极场效双极性晶体管的制造方法，可整合至现有半导体制作工艺中，并将横向绝缘栅极双极性晶体管更加紧致地实现在MOSFET的元件结构。
本发明的一种绝缘栅极场效双极性晶体管，包括基底、形成于基底内的深阱区、形成于深阱区上方的基底内的第一导电型阱区、形成于基底上的栅极结构、位于栅极结构两侧的第一导电型阱区上的源极区与漏极区、阳极以及阴极。源极区包括第一掺杂区以及介于第一掺杂区与栅极结构之间的第二掺杂区、漏极区包括第三掺杂区以及形成于第三掺杂区上的第四掺杂区。基底、第一掺杂区与第四掺杂区为第一导电型，深阱区、第二掺杂区与第三掺杂区为第二导电型。阳极电性耦接至第四掺杂区，阴极则电性耦接至第一掺杂区与第二掺杂区。
在本发明的一实施例中，上述第一导电型为P型，且上述第二导电型为N型。
在本发明的一实施例中，上述第一导电型为N型，且上述第二导电型为P型。
在本发明的一实施例中，上述第一掺杂区与上述第四掺杂区可为离子注入区或外延结构。
在本发明的一实施例中，上述第二掺杂区与上述第三掺杂区可为离子注入区或外延结构。
在本发明的一实施例中，上述漏极区与上述第一导电型阱区形成PNP双极性晶体管或NPN双极性晶体管。
在本发明的一实施例中，上述栅极结构包括一栅极、一栅极绝缘层与数个间隙壁。栅极绝缘层形成于栅极与基底之间，间隙壁则形成于所述栅极的侧壁。
在本发明的一实施例中，上述栅极绝缘层包括氧化层、高介电常数(high-k)材料层或其组合。
在本发明的一实施例中，上述栅极包括多晶硅或金属。
在本发明的一实施例中，上述绝缘栅极场效双极性晶体管还可包括数个源极/漏极扩展区(source/drain extension region)，位于间隙壁下方的基底内，所述源极/漏极扩展区为第二导电型。
在本发明的一实施例中，上述绝缘栅极场效双极性晶体管还可包括数个口袋型掺杂区，分别邻接第二掺杂区与第三掺杂区，所述口袋型掺杂区为第一导电型。
在本发明的一实施例中，上述基底具有一鳍部，且所述第一导电型阱区形成于鳍部，栅极结构则横跨所述鳍部。
本发明的一种绝缘栅极场效双极性晶体管的制造方法，包括在第一导电型的一基底中形成隔离结构，以定义出至少一主动区。然后，在所述基底内形成第二导电型的一深阱区，在深阱区上方的基底内形成一第一导电型阱区。在基底表面形成一栅极结构跨过主动区。在栅极结构两侧的第一导电型阱区上分别形成一第二掺杂区与一第三掺杂区，其中第二以及第三掺杂区为第二导电型。然后，进行一选择性外延成长(Selective EpitaxyGrowth，SEG)，以于第二掺杂区外侧的第一导电型阱区上形成一第一掺杂区，并于所三掺杂区上形成一第四掺杂区，其中第一以及第四掺杂区为第一导电型。之后，形成电性耦接至第四掺杂区的一阳极，并形成电性耦接至第一与第二掺杂区的一阴极。
在本发明的另一实施例中，形成上述第二掺杂区与上述第三掺杂区的方法包括离子注入法或另一选择性外延成长。
在本发明的另一实施例中，形成上述栅极结构的步骤包括在形成上述第一导电型阱区之后，在基底表面形成一栅极绝缘层，在所述栅极绝缘层上形成一栅极，并于栅极两侧的侧壁形成数个间隙壁。
在本发明的另一实施例中，其中上述栅极绝缘层包括氧化层。
在本发明的另一实施例中，在形成上述间隙壁之前还可在栅极两侧的基底内形成数个源极/漏极扩展区。
在本发明的另一实施例中，形成上述栅极结构的步骤包括在形成上述第一掺杂区以及上述第四掺杂区之后，在基底表面形成一内层介电(ILD)层，在ILD层中形成一开口，露出预定形成栅极结构的主动区，再在开口中共形地沉积一栅极绝缘层，并在所述开口内形成于栅极。
在本发明的另一实施例中，其中上述栅极绝缘层包括高介电常数(high-k)材料层，上述栅极包括金属。
在本发明的另一实施例中，在形成上述第二掺杂区与上述第三掺杂区之后，还可在第二掺杂区与第三掺杂区的面对的侧边形成数个口袋型掺杂区，所述口袋型掺杂区为第一导电型。
在本发明的另一实施例中，在形成上述隔离结构之前，还可图案化所述基底，以形成至少一鳍部，且主动区位于鳍部内。
基于上述，本发明通过结构设计将双极性IGBT整合至MOSFET的结构中，且其等效电路的结构为一个双极性晶体管镶嵌在场效晶体管(FET)的漏极端(Drain)，其中双极性晶体管的集极(Collector)只连接FET的基体(Body)。上述设计能使绝缘栅极场效双极性晶体管的制作工艺整合至现有半导体制作工艺中，并将横向绝缘栅极双极性晶体管更加紧致地实现在MOSFET的元件结构。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明的第一实施例的一种绝缘栅极场效双极性晶体管的剖面示意图；
图2是图1的绝缘栅极场效双极性晶体管附上电路的示意图；
图3是本发明的第二实施例的一种绝缘栅极场效双极性晶体管的剖面示意图；
图4是本发明的第三实施例的一种绝缘栅极场效双极性晶体管的剖面示意图；
图5是本发明的第四实施例的一种绝缘栅极场效双极性晶体管的立体透视图；
图6是图5的I-I’线段的剖面示意图；
图7A至图7G是本发明的第五实施例的一种绝缘栅极场效双极性晶体管的制造流程步骤图；
图8A至图8F是本发明的第六实施例的一种绝缘栅极场效双极性晶体管的制造流程步骤图。
符号说明
10、50:绝缘栅极场效双极性晶体管
100、500、700:基底
101、501、701:隔离结构
102、502、702:深阱区
104、504、704:第一导电型阱区
106、506、714:栅极结构
108、508:源极区
110、510:漏极区
112、512:阳极
114、514:阴极
116、300、400、516、726:第一掺杂区
118、402、518、716、804:第二掺杂区
120、404、520、718、806:第三掺杂区
122、302、406、522、728:第四掺杂区
124、524、708、812:栅极
126、526、706、810:栅极绝缘层
128、528、712:间隙壁
130、710:源极/漏极扩展区
132、720:口袋型掺杂区
134、530、730:硅化金属层
136、734:接触窗
703:主动(有源)区
708a:侧壁
722:掩模
724:开口
732、808、814:内层介电层
800:中间层
802:假栅极
J:载流子流
Jn:电子流
Jp:空穴流
具体实施方式
下文列举一些实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。另外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：「上」、「下」等，仅是用以参考附图的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。
图1是依照本发明的第一实施例的一种绝缘栅极场效双极性晶体管的剖面示意图。
请参照图1，绝缘栅极场效双极性晶体管10包括基底100、形成于基底100内的深阱区102、形成于深阱区102上方的基底100内的第一导电型阱区104、形成于基底100上的栅极结构106、位于栅极结构106一侧的第一导电型阱区104上的源极区108、位于栅极结构106另一侧的第一导电型阱区104上的漏极区110、阳极112以及阴极114。在一实施例中，通过隔离结构101(如STI)定义出主动区，且深阱区102会延伸到隔离结构101底下，而第一导电型阱区104则位于隔离结构101定义出的主动区内。源极区108包括第一掺杂区116以及介于第一掺杂区116与栅极结构106之间的第二掺杂区118，漏极区110则包括第三掺杂区120以及形成于第三掺杂区120上的第四掺杂区122。在本实施例中，第一掺杂区116与第四掺杂区122是离子注入区；第二掺杂区118与第三掺杂区120也是离子注入区。其中，基底100、第一掺杂区116与第四掺杂区122为第一导电型，深阱区102、第二掺杂区118与第三掺杂区120为第二导电型。在一实施例中，所述第一导电型为P型，且所述第二导电型为N型；在另一实施例中，所述第一导电型为N型，且所述第二导电型为P型。因此，漏极区110与第一导电型阱区104可形成PNP双极性晶体管或NPN双极性晶体管，且PNP双极性晶体管或NPN双极性晶体管可由离子注入(ion implantation)形成，或由选择性外延成长(Selective Epitaxy Growth，SEG)来形成同质结构(homostructure)或异质结构(heterostructure)的双极性晶体管(例如SiGe HBT)。
在图1中，阳极112电性耦接至第四掺杂区122，阴极114则电性耦接至第一掺杂区116与第二掺杂区118。因此不同导电型的第一掺杂区116与第二掺杂区118会彼此短路，而与第一导电型阱区104相同导电型的第一掺杂区116因为掺杂浓度较高，可降低阻值，使空穴被吸引到此处，并由此减少流经第一导电型阱区104的电流，如果以N型通道(N-channel)IGBT为例，这样的电路能减少导通寄生NPN晶体管基极-射极(base-emitter)两端的电压降，进而达到抑制闩锁(latch up)发生的效果。至于栅极结构106可包括一栅极124、形成于栅极124与基底100之间的一栅极绝缘层126以及形成于栅极124侧壁的间隙壁128，其中所述栅极124例如多晶硅栅极；栅极绝缘层126可为氧化层，如氧化硅。另外，在间隙壁128下方的基底100内还可设置数个源极/漏极扩展区(source/drain extension region)130，或者改用高电压双扩散漏极(double diffused drain，DDD)，来提高击穿电压，其中源极/漏极扩展区130为第二导电型。此外为了有效减少漏电流以及改善短通道效应，还可设置数个口袋型掺杂区132在通道下方，口袋型掺杂区132分别邻接第二掺杂区118与第三掺杂区120，其中所述口袋型掺杂区132为第一导电型。而阳极112以及阴极114一般可通过形成在源极区108表面以及形成在漏极区110的第四掺杂区122表面的硅化金属层134与后续形成的接触窗136构成电性耦接的连接。
另一方面，若将等效电路显示于第一实施例的绝缘栅极场效双极性晶体管10，则如图2所示。以N型通道IGBT为例，PNP的射极与PN二极管即为FET的漏极(漏极区110)、PNP基极只连接FET通道、PNP集极(Collector)只连接FET Body(第一掺杂区116)、FET的源极(第二掺杂区118)与Body短路。以P型通道IGBT为例，NPN的射极与PN二极管即为FET的漏极、NPN基极只连接FET通道、NPN集极只连接FET Body、FET的源极同样与Body短路。
若是以载流子流J的观点(carrier flow viewpoint)来说明第一实施例的绝缘栅极场效双极性晶体管10，则包括单极性与双极性组成部份，其中漏极区110内嵌的双极性晶体管(BJT)，在EB(射极与基极)接面顺偏BC(基极与集极)接面反偏的情况下，使单极性场效晶体管(FET)的通道输出等于双极性接面晶体管的基极输入(FET channel output＝BJTBase input)，双极性接面晶体管的集极与单极性场效晶体管的基体共用(BJT Collector＝FET body)，FET的源极(第二掺杂区118)与基体(Body)短路以抑制闩锁效应。此时，FET的作用像一个极性分离器(Polar Filter)，将电子流Jn与空穴流Jp分开，使之分别流入通道与基体(第一掺杂区116)。如果电子流经FET，空穴会注入BJT基极导致电导调变(conductivity modulation)，反之亦然。
图3是依照本发明的第二实施例的一种绝缘栅极场效双极性晶体管的剖面示意图，其中使用与第一实施例相同的元件符号来代表相同或相似的构件，且所省略的部分技术说明，如各层或区域的位置、导电型、材料等均可参照第一实施例中相关的内容，故于下文不再赘述。
请参照图3，本实施例与第一实施例的主要差异在于第一掺杂区300与第四掺杂区302是由选择性外延成长(SEG)来形成的同质外延结构或异质外延结构。因此，第一掺杂区300与第四掺杂区302的材料包括硅、硅锗(SiGe)等。
图4是依照本发明的第三实施例的一种绝缘栅极场效双极性晶体管的剖面示意图，其中使用与第一实施例相同的元件符号来代表相同或相似的构件，且所省略的部分技术说明，如各层或区域的位置、导电型、材料等均可参照第一实施例中相关的内容，故于下文不再赘述。
请参照图4，本实施例与第一实施例的主要差异在于源极区108的第一掺杂区400以及第二掺杂区402都是由选择性外延成长(SEG)来形成的同质外延结构或异质外延结构。同样地，漏极区110的第三掺杂区404以及第四掺杂区406也是由选择性外延成长(SEG)来形成的同质外延结构或异质外延结构。因此，在本实施例可整合至40奈米以下的制作工艺。
图5是依照本发明的第四实施例的一种绝缘栅极场效双极性晶体管的立体透视图，其中部分构件为了可透视的关系而未加上图样。图6是图5的I-I’线段的剖面示意图。
请参照图5和图6，绝缘栅极场效双极性晶体管50是一种在鳍式场效晶体管(FinFET)的架构中嵌入双极性晶体管的结构，包括基底500、形成于基底500内的深阱区502、形成于深阱区502上方的基底500内的第一导电型阱区504、形成于基底500上的栅极结构506、位于栅极结构506一侧的第一导电型阱区504上的源极区508、位于栅极结构506另一侧的第一导电型阱区504上的漏极区510、阳极512以及阴极514。在图5中，通过隔离结构501(如STI)定义出主动区，且深阱区502是形成于隔离结构501底下，因此基底500具有的鳍部就是第一导电型阱区504形成的位置，栅极结构506则横跨所述鳍部。源极区508包括第一掺杂区516以及介于第一掺杂区516与栅极结构506之间的第二掺杂区518，漏极区510则包括第三掺杂区520以及形成于第三掺杂区520上的第四掺杂区522。在本实施例中，第一掺杂区516、第二掺杂区518、第三掺杂区520与第四掺杂区522都是外延结构。其中，基底500、第一掺杂区516与第四掺杂区522为第一导电型，深阱区502、第二掺杂区518与第三掺杂区520为第二导电型。在一实施例中，所述第一导电型为P型，且所述第二导电型为N型；在另一实施例中，所述第一导电型为N型，且所述第二导电型为P型。因此，漏极区510与第一导电型阱区504可形成PNP双极性晶体管或NPN双极性晶体管，且PNP双极性晶体管或NPN双极性晶体管例如是以选择性外延成长(SEG)来形成同质结构或异质结构的双极性晶体管(例如SiGeHBT)。
在图6中，阳极512电性耦接至第四掺杂区522，阴极514则电性耦接至第一掺杂区516与第二掺杂区518。因此不同导电型的第一掺杂区516与第二掺杂区518会彼此短路，以抑制闩锁(latch up)发生。至于栅极结构506可包括一栅极524、形成于栅极524与基底500之间的一栅极绝缘层526以及形成于栅极524侧壁的间隙壁528，其中所述栅极524例如金属栅极；栅极绝缘层526可为高介电常数(high-k)材料层或氧化层与高介电常数(high-k)材料层的组合。而阳极552以及阴极514一般可通过形成在源极区508表面以及形成在漏极区510的第四掺杂区522表面的硅化金属层530构成电性耦接的连接。因此，第四实施例的绝缘栅极场效双极性晶体管50一样具有如图2所示的等效电路。
图7A至图7G是依照本发明的第五实施例的一种绝缘栅极场效双极性晶体管的制造流程步骤图。
请参照图7A先在第一导电型的一基底700中形成隔离结构701，以定义出至少一主动区。然后，在基底700内形成第二导电型的一深阱区702，在深阱区702上方的基底700内形成一第一导电型阱区704。在一实施例中，第一导电型为P型，且第二导电型为N型。在另一实施例中，第二导电型为P型，且第一导电型为N型。
接着，请参照图7B，进行栅极先制(gate first)的制作工艺，以于基底700表面形成一栅极绝缘层706，再于栅极绝缘层706上形成一栅极708，其中栅极绝缘层706例如氧化层、栅极708例如多晶硅栅极。
然后，请参照图7C，可在栅极708两侧的基底700内先形成数个源极/漏极扩展区710，再于栅极708两侧的侧壁708a形成数个间隙壁712，以完成跨过主动区703的一栅极结构714。之后，利用离子注入法于栅极结构714两侧的第一导电型阱区704上分别形成一第二掺杂区716与一第三掺杂区718，其中第二以及第三掺杂区716与718为第二导电型。此外，可在第二掺杂区716与第三掺杂区718的面对的侧边形成数个口袋型掺杂区720，所述口袋型掺杂区720为第一导电型。
随后，请参照图7D，为了进行选择性外延成长(Selective Epitaxy Growth，SEG)，先在基底700表面形成图案化的掩模722，其中具有露出预定形成外延结构的部分基底700的开口724，再蚀刻去除部分露出的基底700(即部分第一导电型阱区704与部分第三掺杂区718)。
然后，请参照图7E，进行选择性外延成长(SEG)，以于第二掺杂区716外侧的第一导电型阱区704上形成一第一掺杂区726，并于第三掺杂区718上形成一第四掺杂区728，其中第一以及第四掺杂区726与728为第一导电型的外延结构，且第一以及第四掺杂区726与728可为同质结构(homostructure)或异质结构(heterostructure)。接着，可将图7D所示的掩模722移除。
之后，请参照图7F，为了后续的电连接，可先在第四掺杂区728表面、第一掺杂区726表面以及第二掺杂区716表面形成硅化金属层730，再沉积一层内层介电(ILD)层732。
然后，请参照图7G，在ILD层732中制作接触窗734，以形成电性耦接至第四掺杂区728的阳极，并形成电性耦接至第一与第二掺杂区726与716的阴极。因此，根据第五实施例可制作出类似第二实施例的绝缘栅极场效双极性晶体管。
图8A至图8F是依照本发明的第六实施例的一种绝缘栅极场效双极性晶体管的制造流程步骤图，其中使用与第五实施例相同的元件符号来代表相同或相似的构件，且所省略的部分技术说明，如各层或区域的位置、导电型、材料等均可参照第五实施例中相关的内容，故于下文不再赘述。
请参照图8A，本实施例是栅极后制(gate last)的制作工艺，所以在形成第一导电型阱区704之后会在基底700表面形成一中间层800，再于中间层800上形成一假栅极802，其中假栅极802例如是多晶硅，中间层800则是可增加假栅极802与基底700之间附着性的材料层，例如氧化硅层。此外，若是要制作如第四实施例的绝缘栅极场效双极性晶体管，可在形成隔离结构701之前，先图案化基底700，以形成至少一鳍部，且主动区703是位于鳍部内。
然后，请参照图8B，可先在假栅极802两侧的基底700内形成数个源极/漏极扩展区710，再形成间隙壁712。
接着，请参照图8C，利用两道选择性外延成长(SEG)分别形成第二掺杂区804与第三掺杂区806以及第一掺杂区726与第四掺杂区728。第二掺杂区804与第三掺杂区806为第二导电型的外延结构，且可为同质结构或异质结构。
之后，请参照图8D，为了后续的电连接，可先在第四掺杂区728表面、第一掺杂区726表面以及第二掺杂区804表面形成硅化金属层730。
然后，请参照图8E，在基底700表面形成一层内层介电(ILD)层808，并露出图8D的假栅极802，再移除假栅极802及其下方的中间层800，而在ILD层808中形成一开口，露出预定形成栅极结构的主动区703，再在开口中共形地沉积一栅极绝缘层810，并在开口内形成于栅极812，其中栅极绝缘层810例如高介电常数(high-k)材料层，栅极812例如金属。
接着，请参照图8F，形成另一ILD层814覆盖栅极812与ILD层808，再于ILD层808与814中制作接触窗734，以形成电性耦接至第四掺杂区728的阳极，并形成电性耦接至第一与第二掺杂区726与804的阴极。因此，根据第六实施例可制作出类似第三或四实施例的绝缘栅极场效双极性晶体管。
综上所述，本发明将双极性IGBT整合至类似MOSFET的结构中，能使等效电路成为一个双极性晶体管镶嵌在场效晶体管的漏极端以及集极只连接FET的基体的电路。因此本发明的结构不但能将横向绝缘栅极双极性晶体管更加紧致地实现在MOSFET的元件结构，还能整合至现有半导体制作工艺中。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (21)

1.一种绝缘栅极场效双极性晶体管，其特征在于，包括：
基底，为第一导电型；
深阱区，形成于所述基底内，所述深阱区为第二导电型；
第一导电型阱区，形成于所述深阱区上方的所述基底内；
栅极结构，形成于所述基底上；
源极区，位于所述栅极结构一侧的所述第一导电型阱区上，且所述源极区包括第一掺杂区以及介于所述第一掺杂区与所述栅极结构之间的第二掺杂区，其中所述第一掺杂区为所述第一导电型，所述第二掺杂区为所述第二导电型；以及
漏极区，位于所述栅极结构另一侧的所述第一导电型阱区上，且所述漏极区包括第三掺杂区以及形成于所述第三掺杂区内的第四掺杂区，其中所述第三掺杂区为所述第二导电型，所述第四掺杂区为所述第一导电型；
阳极，电性耦接至所述第四掺杂区；以及
阴极，电性耦接至所述第一掺杂区与所述第二掺杂区。
2.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述第一导电型为P型，且所述第二导电型为N型。
3.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述第一导电型为N型，且所述第二导电型为P型。
4.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述第一掺杂区与所述第四掺杂区包括离子注入区或外延结构。
5.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述第二掺杂区与所述第三掺杂区包括离子注入区或外延结构。
6.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述漏极区与所述第一导电型阱区形成PNP双极性晶体管或NPN双极性晶体管。
7.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述栅极结构包括：
栅极；
栅极绝缘层，形成于所述栅极与所述基底之间；以及
多个间隙壁，形成于所述栅极的侧壁。
8.如权利要求7所述的绝缘栅极场效双极性晶体管，其中所述栅极绝缘层包括氧化层、高介电常数(high-k)材料层或其组合。
9.如权利要求7所述的绝缘栅极场效双极性晶体管，其中所述栅极包括多晶硅或金属。
10.如权利要求7所述的绝缘栅极场效双极性晶体管，还包括：多个源极/漏极扩展区(source/drain extension region)，位于所述间隙壁下方的所述基底内，所述多个源极/漏极扩展区为所述第二导电型。
11.如权利要求1所述的绝缘栅极场效双极性晶体管，还包括：多个口袋型掺杂区，分别邻接所述第二掺杂区与所述第三掺杂区，所述多个口袋型掺杂区为所述第一导电型。
12.如权利要求1所述的绝缘栅极场效双极性晶体管，其中所述基底具有鳍部，且所述第一导电型阱区形成于所述鳍部，所述栅极结构横跨所述鳍部。
13.一种绝缘栅极场效双极性晶体管的制造方法，包括：
在第一导电型的基底中形成隔离结构，以定义出至少一主动区；
在所述基底内形成第二导电型的深阱区；
在所述深阱区上方的所述基底内形成第一导电型阱区；
在所述基底表面形成栅极结构跨过所述主动区；
在所述栅极结构两侧的所述第一导电型阱区上分别形成第二掺杂区与第三掺杂区，其中所述第二掺杂区以及所述第三掺杂区为所述第二导电型；
进行选择性外延成长(Selective Epitaxy Growth，SEG)，以于所述第二掺杂区外侧的所述第一导电型阱区上形成第一掺杂区，并于所述第三掺杂区上形成第四掺杂区，其中所述第一掺杂区以及所述第四掺杂区为所述第一导电型；
形成电性耦接至所述第四掺杂区的阳极；以及
形成电性耦接至所述第一掺杂区与所述第二掺杂区的一阴极。
14.如权利要求13所述的绝缘栅极场效双极性晶体管的制造方法，其中形成所述第二掺杂区与所述第三掺杂区的方法包括离子注入法或另一选择性外延成长。
15.如权利要求13所述的绝缘栅极场效双极性晶体管的制造方法，其中形成所述栅极结构的步骤包括：
在形成所述第一导电型阱区之后，在所述基底表面形成栅极绝缘层；
在所述栅极绝缘层上形成栅极；以及
在所述栅极两侧的侧壁形成多个间隙壁。
16.如权利要求15所述的绝缘栅极场效双极性晶体管的制造方法，其中所述栅极绝缘层包括氧化层。
17.如权利要求15所述的绝缘栅极场效双极性晶体管的制造方法，其中形成所述间隙壁之前还包括在所述栅极两侧的所述基底内形成多个源极/漏极扩展区，所述多个源极/漏极扩展区为所述第二导电型。
18.如权利要求13所述的绝缘栅极场效双极性晶体管的制造方法，其中形成所述栅极结构的步骤包括：
在形成所述第一掺杂区以及所述第四掺杂区之后，在所述基底表面形成内层介电(ILD)层；
在内层介电层中形成一开口，露出预定形成所述栅极结构的所述主动区；
在所述开口中共形地沉积一栅极绝缘层；以及
在所述开口内形成于栅极。
19.如权利要求18所述的绝缘栅极场效双极性晶体管的制造方法，其中所述栅极绝缘层包括高介电常数(high-k)材料层，所述栅极包括金属。
20.如权利要求13所述的绝缘栅极场效双极性晶体管的制造方法，其中在形成所述第二掺杂区与所述第三掺杂区之后，还包括在所述第二掺杂区与所述第三掺杂区的面对的侧边形成多个口袋型掺杂区，所述口袋型掺杂区为所述第一导电型。
21.如权利要求13所述的绝缘栅极场效双极性晶体管的制造方法，其中在形成所述隔离结构之前，还包括图案化所述基底，以形成至少一鳍部，且所述主动区位于所述鳍部内。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730814B (zh) * 2020-06-16 2021-06-11 力晶積成電子製造股份有限公司 絕緣閘雙極電晶體結構及其製造方法
US11949004B2 (en) * 2021-08-27 2024-04-02 Globalfoundries U.S. Inc. Lateral bipolar transistors with gate structure aligned to extrinsic base

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101504916A (zh) * 2008-02-04 2009-08-12 力晶半导体股份有限公司 晶体管的制造方法、形成沟道阻绝的方法以及半导体元件
JP2011108797A (ja) * 2009-11-17 2011-06-02 Ptek Technology Co Ltd トレンチ型パワーｍｏｓトランジスタおよびその製造方法
CN102983162A (zh) * 2011-09-05 2013-03-20 旺宏电子股份有限公司 半导体装置及其制造方法
CN103946953A (zh) * 2011-10-26 2014-07-23 砧半导体有限公司 碳化硅外延
CN104733457A (zh) * 2013-12-18 2015-06-24 旺宏电子股份有限公司 半导体元件及其制造方法
US20150179631A1 (en) * 2013-12-24 2015-06-25 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
US20160359040A1 (en) * 2015-06-05 2016-12-08 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
CN106298930A (zh) * 2015-06-29 2017-01-04 新唐科技股份有限公司 金属氧化物半导体场效应晶体管及其制造方法
CN106531777A (zh) * 2015-09-11 2017-03-22 旺宏电子股份有限公司 具有栅极结构的半导体元件及其制造方法
CN108321188A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263436B2 (en) * 2014-04-30 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN108807543B (zh) * 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101504916A (zh) * 2008-02-04 2009-08-12 力晶半导体股份有限公司 晶体管的制造方法、形成沟道阻绝的方法以及半导体元件
JP2011108797A (ja) * 2009-11-17 2011-06-02 Ptek Technology Co Ltd トレンチ型パワーｍｏｓトランジスタおよびその製造方法
CN102983162A (zh) * 2011-09-05 2013-03-20 旺宏电子股份有限公司 半导体装置及其制造方法
CN103946953A (zh) * 2011-10-26 2014-07-23 砧半导体有限公司 碳化硅外延
CN104733457A (zh) * 2013-12-18 2015-06-24 旺宏电子股份有限公司 半导体元件及其制造方法
US20150179631A1 (en) * 2013-12-24 2015-06-25 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
US20160359040A1 (en) * 2015-06-05 2016-12-08 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
CN106298930A (zh) * 2015-06-29 2017-01-04 新唐科技股份有限公司 金属氧化物半导体场效应晶体管及其制造方法
CN106531777A (zh) * 2015-09-11 2017-03-22 旺宏电子股份有限公司 具有栅极结构的半导体元件及其制造方法
CN108321188A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法

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