JP2014150113A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2014150113A
JP2014150113A JP2013016943A JP2013016943A JP2014150113A JP 2014150113 A JP2014150113 A JP 2014150113A JP 2013016943 A JP2013016943 A JP 2013016943A JP 2013016943 A JP2013016943 A JP 2013016943A JP 2014150113 A JP2014150113 A JP 2014150113A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
semiconductor substrate
conductivity type
type impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013016943A
Other languages
English (en)
Inventor
Shinya Yamazaki
信也 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2013016943A priority Critical patent/JP2014150113A/ja
Priority to US14/166,031 priority patent/US9006823B2/en
Publication of JP2014150113A publication Critical patent/JP2014150113A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 半導体装置の体格の増大を抑制しつつ、半導体装置内の温度分布を均一化することができる技術を提供する。
【解決手段】
本明細書で開示する半導体装置は、素子領域が形成された半導体基板を備えている。素子領域は、半導体基板の表面側に位置する第１導電型の第１領域と、第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備えている。第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている。
【選択図】図４

Description

本明細書に開示の技術は、半導体装置及び半導体装置の製造方法に関する。
電流のオン／オフを制御する半導体装置では、半導体基板に電流が流れると発熱して温度が上昇する。半導体基板の中央部は、半導体基板の周辺部と比較して発生した熱が放出され難く、温度が上昇し易い。特許文献１の半導体装置では、半導体基板の中央部の動作セルの間隔が広げられている。これにより、中央部に動作セルが形成される密度が、半導体基板の周辺部に動作セルが形成される密度よりも小さくされている。このため、半導体基板の中央部での単位面積当たりの発熱量が抑制され、半導体基板の温度分布が均一化されている。
特開２００７−２７４４０号公報
しかしながら、特許文献１の技術では、半導体基板に形成される動作セルの個数を減らすことなく中央部の動作セルの間隔を広げた場合には、半導体基板の体格が増大する。
本明細書は上記の課題を解決する技術を開示する。本明細書は半導体装置の体格の増大を抑制しつつ、半導体装置内の温度分布を均一化することができる技術を提供する。
本明細書で開示する半導体装置は、素子領域が形成された半導体基板を備えている。素子領域は、半導体基板の表面側に位置する第１導電型の第１領域と、第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備えている。第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている。
上記の半導体装置では、第２領域の深さ方向の厚みは、素子領域の周辺部から中央部に向かって徐々に大きくなっている。このため、半導体装置の素子領域に流れる電流を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。その結果、素子領域の発熱量を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。これにより、半導体装置内の温度分布を均一化することができる。また、第２領域の深さ方向の厚みを変えることにより発熱量を調整するだけなので、半導体装置の体格の増大を抑制することができる。
また、本明細書は、上記の半導体装置を製造するために適した製造方法を開示する。この製造方法は、互いに間隔を空けて配置された複数の開口部を有するレジストマスクを半導体基板の表面に形成するレジストマスク形成工程を備えている。その製造方法は、レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第２領域を形成する深さに、第２導電型の不純物を導入する第２導電型不純物導入工程を備えている。レジストマスクの各開口部の面積は、素子領域の周辺部から中央部に向かって徐々に大きくなっている。
上記の半導体装置の製造方法では、レジストマスクの開口部の面積を変えることで、第２領域の深さ方向の厚みを、素子領域の周辺部から中央部に向かって徐々に大きくすることができる。レジストマスクの開口部の面積を変えるだけなので、従来と比較して特別な工程を追加することなく、上記の半導体装置を製造することができる。
実施例１の半導体装置１００の平面図である。 実施例１の半導体装置１００のII−II断面における断面図である。 実施例１の半導体装置１００のIII−III断面における断面図である。 実施例１の半導体装置１００のIV−IV断面における断面図である。 実施例１の半導体装置１００のＶ−Ｖ断面における断面図である。 実施例１の半導体装置１００のVI−VI断面における断面図である。 実施例１の半導体装置１００のVII−VII断面における断面図である。 実施例１の半導体装置１００のVIII−VIII断面における断面図である。 実施例１の半導体装置１００の製造工程を示す平面図である。 図９のＸ−Ｘ断面における断面図である。 図９のXI−XI断面における断面図である。 図９のXII−XII断面における断面図である。 図９のXIII−XIII断面における断面図である。 図９のXIV−XIV断面における断面図である。 図９のXV−XV断面における断面図である。 図１０の断面図の熱処理後の状態を示す断面図である。 図１１の断面図の熱処理後の状態を示す断面図である。 図１２の断面図の熱処理後の状態を示す断面図である。 図１３の断面図の熱処理後の状態を示す断面図である。 図１４の断面図の熱処理後の状態を示す断面図である。 図１５の断面図の熱処理後の状態を示す断面図である。
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（特徴１） 本明細書で開示する半導体装置の素子領域には、複数のトレンチが形成されていてもよい。複数のトレンチは、半導体基板を平面視したときに、第１方向に間隔を空けて配置されると共に、第１方向に直交する第２方向に伸びていてもよい。各トレンチ内にはゲートが配置されており、第１方向と平行となり、かつ、半導体基板の表面に直交する断面において、トレンチに接する第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっていてもよい。
上記の半導体装置では、半導体装置の素子領域に流れる電流を、第１方向と平行となり、かつ、半導体基板の表面に直交する断面において、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。すなわち、ゲートが伸びる方向と直交する方向において、半導体基板の温度分布を均一化することができる。
（特徴２） 本明細書で開示する半導体装置では、第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっていてもよい。
上記の半導体装置では、半導体装置の素子領域に流れる電流を、第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。すなわち、ゲートが伸びる方向と平行となる方向において、半導体基板の温度分布を均一化することができる。
（特徴３） 素子領域は、平面視したときに、第２方向に間隔を空けて配置された複数の素子部を有していてもよい。各素子部は、第1領域と第２領域と第３領域とゲートを備えていてもよい。第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、各素子部のトレンチに接する第２領域の深さ方向の厚みは、素子領域の周辺部に位置する素子部から素子領域の中央部に位置する素子部に向かって徐々に大きくなっていてもよい。
上記の半導体装置では、各素子部の第２領域の深さ方向の厚みを変えることで、素子領域に流れる電流を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。
（特徴４） 本明細書で開示する半導体装置の製造方法は、レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第１領域を形成する深さに、第１導電型不純物を導入する第１導電型不純物導入工程をさらに備えていてもよい。
上記の半導体装置の製造方法では、レジストマスク使用して第１導電型不純物を導入する。また、第１導電型不純物を導入したレジストマスクと同一のレジストマスクを使用して第２導電型不純物を導入する。この為、第２導電型不純物を導入することのみの為にレジストマスクを設ける必要が無い。これにより、半導体装置の製造コストの増加を抑制することができる。
以下に、図１〜図８を用いて半導体装置１００の構造を説明する。半導体装置１００は、半導体基板２と、半導体基板２の表裏面に形成された電極及び絶縁膜（図１〜８において不図示）を備えている。半導体基板２には素子領域４０が形成されている。素子領域４０は、図１において、フィールドリミッティングリング８の内側に位置する領域である。（フィールドリミッティングリング８については後述する。）素子領域４０は、複数の素子部３１〜３５を備えている。素子部３１〜３５は、それぞれ、図１において、横長の矩形形状であり、図１上下方向に並んで配置されている。素子部３１は、複数の動作セル６０１〜６０５を備えている。同様に、素子部３２は複数の動作セル６０６〜６１０を、素子部３３は複数の動作セル６０６〜６１０を、素子部３４は複数の動作セル６１１〜６１５を、素子部３５は複数の動作セル６１６〜６２０を備えている。動作セル６０１〜６２０のそれぞれは、いわゆるＩＧＢＴを構成している。すなわち、動作セル６０１〜６２０のそれぞれは、ゲート６、エミッタ領域４、ボディコンタクト領域（不図示）、ボディ領域１０１〜１３０、ドリフト領域２２、コレクタ領域１０を有する。
半導体基板２の表面には、各動作セル６０１〜６２５のエミッタ領域４及びボディコンタクト領域に接続されたエミッタ電極（不図示）を有する。また、半導体基板２の裏面には、コレクタ領域１０に接続されたコレクタ電極（不図示）を有する。また、半導体基板２の表面には、各動作セル６０１〜６２５のゲート６に接続されたゲートパッド（不図示）を有する。
半導体装置１００のエミッタ電極とコレクタ電極との間に、コレクタ電極の電位がエミッタ電極の電位より高くなる電圧が印加された状態で、ゲート電極にオン電圧が印加されると、エミッタ電極とコレクタ電極との間に電流が流れる。また、エミッタ電極とコレクタ電極との間に電流が流れている状態で、ゲート電極へのオン電圧の印加が停止されると、エミッタ電極とコレクタ電極との間を流れる電流が遮断される。
なお、図１〜図８では、上述したようにボディコンタクト領域の図示を省略している。すなわち、図１〜図８は、後述するエミッタ領域４、及びボディ領域１０１〜１３０を形成後、ボディコンタクト領域を形成する前の状態を示している。
次に、図１〜図８を用いて半導体装置１００の詳細な構造を説明する。半導体基板２は、具体的にはＳｉＣ基板である。但し、半導体基板２は、例えばＳｉ基板等であってもよい。半導体基板２の上面に露出する位置には、ｎ型半導体のエミッタ領域４が形成されている。各エミッタ領域４には、上述したエミッタ電極（不図示）が接続されている。エミッタ領域４よりも深い位置（図２〜図８中下側の位置）にｐ型半導体のボディ領域１０１〜１３０が形成されている。ボディ領域１０１〜１３０は、エミッタ領域４に接している。
また、半導体基板２には、ｐ型半導体であるボディコンタクト領域（不図示）が形成されている。ボディコンタクト領域は、図２〜図８において各エミッタ領域４が形成されている部分の一部に形成されている。ボディコンタクト領域は、各エミッタ領域４毎に形成されている。ボディコンタクト領域に導入されているｐ型不純物の濃度は、ボディ領域１０１〜１３０に導入されているｐ型不純物の濃度よりも濃い。ボディコンタクト領域はボディ領域１０１〜１３０と接しており、ボディ領域１０１〜１３０はボディコンタクト領域を介してエミッタ電極と接続されている。
ボディ領域１０１〜１３０よりも深い位置にｎ型半導体であるドリフト領域２２が形成されている。ボディ領域１０１〜１３０は、エミッタ領域４とドリフト領域２２とを分離している。ボディ領域１０１〜１３０はドリフト領域２２と接している。ドリフト領域２２の下側（半導体基板２の下端）には、ｐ型半導体であるコレクタ領域１０が設けられている。ドリフト領域２２は、コレクタ領域１０と接している。
半導体基板２の上面には複数のトレンチ１６が形成され、各トレンチ１６の内部にゲート６が形成されている。トレンチ１６は、半導体基板２の上面から、エミッタ領域４、ボディ領域１０１〜１３０を貫通してドリフト領域２２に達している。トレンチ１６の内側は、ゲート絶縁膜１８に覆われている。ゲート絶縁膜１８の内側にはポリシリコン２０が充填されている。ゲート６は、平面視（図１）で縦長の長方形である。ゲート６は、横に５列、縦に５列形成されている。各ゲート６は、図示されないゲートラインによってゲートパッドに接続されている。半導体基板２の上面に臨む範囲には、フィールドリミッティングリング８が形成されている。フィールドリミッティングリング８は、平面視（図１）で略長方形の枠状に形成され、素子領域４０を取り囲むように配置されている。フィールドリミッティングリング８は、ボディ領域１０１〜１３０よりも低濃度のｐ型半導体である。フィールドリミッティングリング８は、素子領域４０のいわゆる周辺領域となっている。
図２〜図６に示すように、図１左右方向に隣接するボディ領域１０１〜１３０は、ゲート６によって分離されている。また、図１、図８に示すように、図１上下方向に隣接するボディ領域１０１〜１３０は、ｐ−層１２によって分離されている。換言すると、図１上下方向に隣接する素子部３１〜３５は、ｐ−層１２によって分離されている。ｐ−層１２は、ボディ領域１０１〜１３０よりも低濃度のｐ型半導体である。図２〜図６に示すように、半導体基板２に形成されている各エミッタ領域４の上下方向の厚みは、すべて等しい。なお、平面視したときに（図１）、ボディ領域１０１〜１３０のそれぞれの周囲は、フィールドリミッティングリング８とｐ−層１２とを合わせた領域に取り囲まれている。フィールドリミッティングリング８とｐ−層１２とを合わせた領域は、ボディ領域１０１〜１３０のそれぞれのいわゆる周辺領域となっている。
図２〜図６に示すように、半導体装置１００の（図１中での）周辺部に位置するボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の上下方向の厚み（すなわち、半導体基板２の深さ方向の厚み）は、半導体装置１００の各ボディ領域の中で最も小さい。ボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の（図１中での）内側に位置するボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３の上下方向の厚みは、ボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の上下方向の厚みよりも大きい。また、ボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３のさらに内側（すなわち、半導体装置１００の中央）に位置するボディ領域１１５、１１６の上下方向の厚みは、ボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３の上下方向の厚みよりもさらに大きい。つまり、本実施例の半導体装置１００では、ボディ領域の上下方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
半導体装置１００がオンしている状態について詳細に説明する。ゲート電極にオン電圧を印加すると、各動作セル６０１〜６２５のゲート６にオン電圧が印加される。このため、各ゲート６にゲート絶縁膜１８を介して対向しているボディ領域１０１〜１３０にチャネルが形成される。
上述のように、ボディ領域の上下方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。このため、ボディ領域に形成されるチャネルのチャネル長は、半導体装置１００の周辺部から中央部に向かって徐々に長くなっている。各ゲート６にある大きさのオン電圧が印加された時に、チャネル長が長い動作セルに流れる電流の量は少なく、チャネル長が短い動作セルに流れる電流の量は多い。
つまり、本実施例の半導体装置１００では、半導体装置１００がオンされた際に半導体装置１００の各動作セルに流れる電流は、半導体装置１００の周辺部から中央部に向かって徐々に小さくされている。その結果、半導体装置１００の各動作セルの発熱量は、半導体装置１００の周辺部から中央部に向かって徐々に小さくされている。これにより、半導体装置１００内の温度分布を均一化することができる。半導体装置１００内の温度分布が均一化されることにより、半導体装置１００に流すことができる電流を増加させることができる。図２〜図６に示すように、半導体装置１００の周辺部と中央部とで、ゲート６の間隔（図１の左右方向の間隔）は変わらない。このため、半導体装置１００内の温度分布を均一化しても、半導体装置１００の体格が増大することを抑制することができる。
また、本実施例の半導体装置１００では、半導体装置１００の周辺部に位置する動作セルのチャネル長が短くされている。このため、その動作セルのゲート容量が低減されている。これにより、その動作セルのスイッチング損失が低減される。その結果、半導体装置１００のスイッチング損失を低減することができる。
なお、半導体装置１００のスイッチング損失が低減されることよって、発熱が低減される。これによっても、半導体装置１００に流すことができる電流を増加させることができる。
本実施例の半導体装置１００を製造する方法を説明する。まず、半導体基板２の全体にｎ型不純物を導入する。ｎ型不純物としては、例えばリン（Ｐ）が使用できる。ｎ型不純物の導入は、従来公知の方法で行うことができる。次に、ｐ−層１２を形成する。ｐ−層１２の形成は、従来公知の方法で行うことができる。
次に、エミッタ領域４、及びボディ領域１０１〜１３０を形成する。まず、図９〜図１５に示すように、半導体基板２の上面に、レジストマスク１４を形成する。レジストマスク１４は、開口部３０１〜３３０を有している。図９に示すように、開口部は、左右方向に６列、上下方向に５列形成されている。各開口部３０１〜３３０は、上下方向に長い長方形である。各開口部３０１〜３３０の上下方向の長さはすべて等しい。
図９に示すように、レジストマスク１４の周辺部に位置する開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０は、左右方向の幅が最も小さい。すなわち、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の面積（開口面積）は、各開口部の中で最も小さい。同様に、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の（図９中での）内側に位置している、開口部３０８〜３１１、３１４、３１７、３２０〜３２３の面積は、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の面積よりも小さい。開口部３０８〜３１１、３１４、３１７、３２０〜３２３のさらに内側（すなわち、半導体装置１００の中央）に位置している、開口部３１５、３１６の面積は、開口部３０８〜３１１、３１４、３１７、３２０〜３２３の面積よりも小さい。つまり、開口部の面積は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
レジストマスク１４を形成すると、開口部３０１〜３３０の内側に露出している範囲の半導体基板２にｎ型不純物２４を導入する。ｎ型不純物２４としては、例えばリン（Ｐ）が使用できる。ｎ型不純物２４の導入は、例えばイオン注入法で行うことができる。ｎ型不純物２４は、半導体基板２の上面の表面に近い位置に導入される。
次に、開口部３０１〜３３０の内側に露出している範囲の半導体基板２にｐ型不純物４０１〜４３０を導入する。ｐ型不純物４０１〜４３０としては、例えばボロン（Ｂ）が使用できる。ｐ型不純物４０１〜４３０の導入には、例えばイオン注入法が使用できる。図１０〜図１５に示すように、ｐ型不純物４０１〜４３０は、上述のｎ型不純物２４よりも深い位置に導入される。また、各開口部３０１〜３３０にｐ型不純物４０１〜４３０が導入される量は、その開口部にｎ型不純物２４が導入された量よりも多い。
なお、各開口部３０１〜３３０にｐ型不純物４０１〜４３０が導入される量は、その開口部の面積が大きいほど大きい。上述のように、開口部の面積は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。このため、ｐ型不純物４０１〜４３０が導入される量は、半導体装置１００の周辺部から中央部に向かって徐々に多くなっている。
次に、半導体基板２を熱処理する。熱処理によりｎ型不純物２４が活性化するとともに拡散する。ｎ型不純物２４が拡散することによりエミッタ領域４が形成される。
また、熱処理により、ｐ型不純物が活性化するとともに拡散する。これにより、ｐ型不純物領域５０１〜５３０が形成される（図１６〜図２１）。半導体基板２に形成されるｐ型不純物領域５０１〜５３０の下端が位置する深さは、半導体基板２に導入されたｐ型不純物の量が多いほど深くなる。このため、ｐ型不純物領域５０１〜５３０の下端が位置する深さは、半導体装置１００の周辺部から中央部に向かって徐々に深くなっている。
なお、上述のように、各開口部３０１〜３３０から導入されたｐ型不純物４０１〜４３０の量は、その開口部から導入されたｎ型不純物２４の量よりも多い。このため、各開口部３０１〜３３０から導入されたｐ型不純物４０１〜４３０が拡散して深さが増加する量は、その開口部から導入されたｎ型不純物２４が拡散して深さが増加する量よりも大きい。このため、各開口部３０１〜３３０に形成されるｐ型不純物領域５０１〜５３０の下端と、その開口部に形成されるエミッタ領域４の下端との距離（すなわち、後述のボディ領域の上下方向の厚み）は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
次に、半導体基板２の上面にボディコンタクト領域（不図示）を形成する。ボディコンタクト領域は、それぞれのボディ領域１０１〜１３０毎に形成される。ボディコンタクト領域は、それぞれのボディ領域１０１〜１３０に対応するエミッタ領域４の一部にｐ型不純物を導入することにより形成される。各エミッタ領域４へのｐ型不純物の導入は、従来公知の方法によって行われる。各ボディコンタクト領域のそれぞれに導入されるｐ型不純物の濃度は、ボディ領域１０１〜１３０のそれぞれに導入されるｐ型不純物の濃度よりも濃い。ボディコンタクト領域が形成されることにより、各ボディ領域１０１〜１３０のそれぞれとエミッタ電極との間がボディコンタクト領域によって接続される。
次に、半導体基板２の上面にゲート６を形成する。ゲート６を形成するために、まず、半導体基板２の上面にトレンチ１６を形成する。トレンチ１６は、半導体基板２の上面から、エミッタ領域４、ｐ型不純物領域５０１〜５３０を貫通してドリフト領域２２に達するように形成する。次に、トレンチ１６の内側を覆うようにゲート絶縁膜１８を形成する。次に、ゲート絶縁膜１８の内部にポリシリコン２０を充填する。以上により、ゲート６が形成される。半導体基板２にエミッタ領域４、ゲート６が形成されことにより、ｐ型不純物領域５０１〜５３０の一部がボディ領域１０１〜１３０となる。ボディ領域１０１〜１３０の深さ方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
次に、フィールドリミッティングリング８を形成する。フィールドリミッティングリング８の形成は、従来公知の方法で行うことができる。
なお、半導体基板２にボディ領域１０１〜１３０、エミッタ領域４、フィールドリミッティングリング８、ｐ−層１２が形成されることにより、これらが形成されていない部分の半導体基板２（半導体基板２の下側の部分）がドリフト領域２２となる。次に、半導体基板２の下面（ドリフト領域２２の下面）に従来公知の方法によってｐ型半導体のコレクタ領域１０が形成される。さらに、従来公知の方法によって、半導体基板２の上面にエミッタ電極が形成されるとともに、半導体基板２の下面にコレクタ電極が形成される。以上により、半導体装置１００が完成し、図１〜図８の状態となる。
本実施例の半導体装置１００の製造方法では、開口部３０１〜３３０の面積が変化するレジストマスク１４を利用してイオン注入することによって、半導体装置１００の動作セル６０１〜６２５のボディ領域の厚みを、半導体装置１００の周辺部から中央部に向かって徐々に大きくすることができる。このため、各動作セル６０１〜６２５のボディ領域の厚みを変えるために特別な工程を行う必要は無く、従来と同様の工程で形成することができる。
本実施例の半導体装置１００の製造方法では、レジストマスク１４を使用してｎ型不純物２４を導入する。また、ｎ型不純物２４を導入したレジストマスク１４と同一のレジストマスク１４を使用してｐ型不純物領域５０１〜５３０を導入する。この為、ｐ型不純物領域５０１〜５３０を導入することのみの為にレジストマスクを設ける必要が無い。これにより、半導体装置１００の製造コストの増加を抑制することができる。
なお、半導体装置１００のボディ領域１０１〜１３０の厚みは、ボディ領域１０１〜１３０の下端の頂点をつないだ線が直線となる様に、周辺部から中央部に向かって徐々に大きくなっていてもよい。半導体装置１００のボディ領域１０１〜１３０の厚みは、ボディ領域１０１〜１３０の下端の頂点をつないだ線が任意のカーブ（例えば下側に凸なカーブ）を描くように、周辺部から中央部に向かって徐々に大きくなっていてもよい。
上記の実施例の素子領域４０は、素子部３１〜３５を有していた。素子領域４０は、例えば一つの素子部のみを有していてもよい。その一つの素子部は、例えば、素子部３１〜３５を分離しているｐ−層１２を省略することにより、素子部３１〜３５が互いに連結されたものであってもよい。この場合にも、図１の上下方向において、ボディ領域の深さ方向の厚みを、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくすることができる。また、この場合に、素子領域４０に形成される動作セルの図１の左右方向における個数に制限は無い。例えば、素子領域４０は、図１の左右方向に一つの動作セルが形成されていてもよい。また、ゲート６は、図１の上下方向に隣接するゲート６が互いに連列されたものであってもよい。この場合、例えば、素子部３１〜３５のすべてのゲートが上下方向に互いに連結されていてもよい。
上記の実施例では、ボディ領域１０１〜１３０は、図１の上下方向と、左右方向の両方で、ボディ領域１０１〜１３０の厚みを変化させた。しかしながら、ボディ領域１０１〜１３０の厚みを変化させる方向は、上下方向と左右方向のうちのいずれか一方向であってもよい。さらに、ボディ領域１０１〜１３０の厚みを変化させる方向は、図１の紙面に平行な任意の方向であってよい。
上記の実施例では、開口部３０１〜３３０のそれぞれは長方形であった。しかしながら、開口部３０１〜３３０のそれぞれは、任意の形状であってよい。例えば、開口部３０１〜３３０のそれぞれの左右（図９）の輪郭線は緩やかなカーブであってもよい。上下に隣接する開口部３０１〜３３０の左右の輪郭線が、全体としてひとつの大きなカーブを描くように形成されていてもよい。
上記の実施例では、各動作セル６０１〜６１５は、ＩＧＢＴを構成していた。しかし、各動作セル６０１〜６１５は、ＭＯＳＦＥＴを構成していてもよい。
上記の実施例では、半導体基板２の上面に、レジストマスク１４を形成した。しかし、半導体基板２の上面にＳｉＯ２マスクを形成してもよい。また、半導体基板２の上面にＳｉを含有する他の構造体を使用してもよい。
上記の実施例と請求項との対応を説明する。エミッタ領域４は、請求項でいう「第１領域」の、ボディ領域１０１〜１３０は、請求項でいう「第２領域」の、ドリフト領域２２は、請求項でいう「第３領域」の一例である。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２ 半導体基板
４ エミッタ領域
６ ゲート
８ フィールドリミッティングリング
１０ コレクタ領域
１２ Ｐ−層
１４ レジストマスク
１６ トレンチ
１８ ゲート絶縁膜
２２ ドリフト領域
３１〜３５ 素子部
４０ 素子領域
１００ 半導体装置
１０１〜１３０ ボディ領域
３０１〜３３０ 開口部
４０１〜４３０ ｐ型不純物
５０１〜５３０ ｐ型不純物領域
６０１〜６１５ 動作セル

Claims (3)

  1. 素子領域が形成された半導体基板を備えている半導体装置であり、
    素子領域は、
    半導体基板の表面側に位置する第１導電型の第１領域と、
    第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、
    第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、
    半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備え、
    第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている半導体装置。
  2. 請求項１に記載の半導体装置を製造する方法であり、
    互いに間隔を空けて配置された複数の開口部を有するレジストマスクを半導体基板の表面に形成するレジストマスク形成工程と、
    レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第２領域を形成する深さに、第２導電型の不純物を導入する第２導電型不純物導入工程と、を備え、
    レジストマスクの各開口部の面積は、
    素子領域の周辺部から中央部に向かって徐々に大きくなっている半導体装置の製造方法。
  3. レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第１領域を形成する深さに、第１導電型の不純物を導入する第１導電型不純物導入工程を、さらに備える請求項２に記載の半導体装置の製造方法。
JP2013016943A 2013-01-31 2013-01-31 半導体装置及び半導体装置の製造方法 Pending JP2014150113A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013016943A JP2014150113A (ja) 2013-01-31 2013-01-31 半導体装置及び半導体装置の製造方法
US14/166,031 US9006823B2 (en) 2013-01-31 2014-01-28 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013016943A JP2014150113A (ja) 2013-01-31 2013-01-31 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2014150113A true JP2014150113A (ja) 2014-08-21

Family

ID=51221993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013016943A Pending JP2014150113A (ja) 2013-01-31 2013-01-31 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9006823B2 (ja)
JP (1) JP2014150113A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207716A (ja) * 2015-04-16 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた回路装置
WO2018173477A1 (ja) * 2017-03-22 2018-09-27 トヨタ自動車株式会社 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
CN106477514B (zh) * 2015-08-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 Mems器件及其形成方法
US10083873B1 (en) * 2017-06-05 2018-09-25 Globalfoundries Inc. Semiconductor structure with uniform gate heights
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
CN117594658A (zh) * 2023-11-16 2024-02-23 深圳芯能半导体技术有限公司 一种沟槽型场效应晶体管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274399A (ja) * 2000-03-23 2001-10-05 Toyota Motor Corp 半導体装置とその製造方法
JP2008171891A (ja) * 2007-01-09 2008-07-24 Toyota Motor Corp 半導体装置とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027440A (ja) 2005-07-15 2007-02-01 National Institute Of Advanced Industrial & Technology 半導体装置
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US8030702B2 (en) * 2008-04-29 2011-10-04 Force Mos Technology Co., Ltd. Trenched MOSFET with guard ring and channel stop
JP5647420B2 (ja) 2010-02-10 2014-12-24 株式会社豊田中央研究所 半導体装置
JP5229288B2 (ja) 2010-09-20 2013-07-03 株式会社デンソー 半導体装置およびその制御方法
US8723317B2 (en) * 2012-09-14 2014-05-13 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274399A (ja) * 2000-03-23 2001-10-05 Toyota Motor Corp 半導体装置とその製造方法
JP2008171891A (ja) * 2007-01-09 2008-07-24 Toyota Motor Corp 半導体装置とその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207716A (ja) * 2015-04-16 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた回路装置
US10250255B2 (en) 2015-04-16 2019-04-02 Renesas Electronics Corporation Semiconductor device and circuit arrangement using the same
WO2018173477A1 (ja) * 2017-03-22 2018-09-27 トヨタ自動車株式会社 半導体装置
JP2018160488A (ja) * 2017-03-22 2018-10-11 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
US20140210001A1 (en) 2014-07-31
US9006823B2 (en) 2015-04-14

Similar Documents

Publication Publication Date Title
JP2014150113A (ja) 半導体装置及び半導体装置の製造方法
US10062753B2 (en) Semiconductor device
US9263572B2 (en) Semiconductor device with bottom gate wirings
JP5867606B2 (ja) 半導体装置および半導体装置の製造方法
JP2018174295A (ja) 半導体装置
JP2014523122A (ja) 絶縁ゲート型トランジスタおよびその製造方法
JP6304221B2 (ja) Ｉｇｂｔ
JP2020077800A (ja) 半導体装置
JP2018082158A5 (ja)
CN105321999B (zh) 半导体装置以及半导体装置的制造方法
JP2022000920A (ja) 半導体装置
JP5971218B2 (ja) 半導体装置
JP2011199101A (ja) 絶縁ゲートバイポーラトランジスタ
JP2017098359A (ja) 逆導通ｉｇｂｔ
JP2016527722A (ja) Ｍｏｓ−バイポーラ素子
JP2015023115A (ja) ショットキーダイオードを内蔵するｆｅｔ
JP6854598B2 (ja) 半導体装置
JP2018142578A (ja) Ｍｏｓｆｅｔ
JP2015028994A (ja) 半導体装置の製造方法および半導体装置
JP6494733B2 (ja) 半導体装置
JP4127751B2 (ja) 半導体装置及びその製造方法
JP2020043101A (ja) 半導体装置
JP3731523B2 (ja) 半導体素子
JP7439465B2 (ja) 半導体装置
JP4264316B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150507