JP2001274399A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2001274399A JP2001274399A JP2000082692A JP2000082692A JP2001274399A JP 2001274399 A JP2001274399 A JP 2001274399A JP 2000082692 A JP2000082692 A JP 2000082692A JP 2000082692 A JP2000082692 A JP 2000082692A JP 2001274399 A JP2001274399 A JP 2001274399A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- trench
- peripheral portion
- igbt
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Abstract
(57)【要約】
【課題】 蓄熱が少なく安定な動作を行える半導体装置
を提供すること。 【解決手段】 ＩＧＢＴが行列状に配置された半導体装
置１００における中央部のＩＧＢＴのトレンチ６２を周
辺部のＩＧＢＴのトレンチより浅く形成する。中央部の
ＩＧＢＴではトレンチ６２が浅いため、周辺部のＩＧＢ
Ｔより第二導電型低濃度ドリフト領域５４のゲート絶縁
膜６４に沿う部分に蓄積する多数キャリアの量が少なく
なり、中央部の領域へのコレクタ電極からの少数キャリ
アの量も少なくなる。従って、中央部のＩＧＢＴ４０，
４２，４４のオン抵抗は周辺部のＩＧＢＴより高くな
る。この結果、半導体装置１００の中央部の領域は周辺
部の領域と比較すると電流密度が低くなり、中央部の領
域の温度上昇を小さくし、蓄熱を緩和することができ
る。
を提供すること。 【解決手段】 ＩＧＢＴが行列状に配置された半導体装
置１００における中央部のＩＧＢＴのトレンチ６２を周
辺部のＩＧＢＴのトレンチより浅く形成する。中央部の
ＩＧＢＴではトレンチ６２が浅いため、周辺部のＩＧＢ
Ｔより第二導電型低濃度ドリフト領域５４のゲート絶縁
膜６４に沿う部分に蓄積する多数キャリアの量が少なく
なり、中央部の領域へのコレクタ電極からの少数キャリ
アの量も少なくなる。従って、中央部のＩＧＢＴ４０，
４２，４４のオン抵抗は周辺部のＩＧＢＴより高くな
る。この結果、半導体装置１００の中央部の領域は周辺
部の領域と比較すると電流密度が低くなり、中央部の領
域の温度上昇を小さくし、蓄熱を緩和することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳しくは、ゲート電極を有する半導
体素子が複数配置されたゲート電極型の半導体装置及び
その製造方法に関する。
の製造方法に関し、詳しくは、ゲート電極を有する半導
体素子が複数配置されたゲート電極型の半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、ＩＧ
ＢＴ（Insulated Gate Bipolar Transistor）とＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）とでトレンチの深さが異なるものが提案され
ている（例えば、特開平９−８２９５４号公報）。この
半導体装置では、ＭＯＳＦＥＴのトレンチの深さをＩＧ
ＢＴのベースに達しない深さにすることで、ＩＧＢＴの
短絡耐量を確保することができる。
ＢＴ（Insulated Gate Bipolar Transistor）とＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）とでトレンチの深さが異なるものが提案され
ている（例えば、特開平９−８２９５４号公報）。この
半導体装置では、ＭＯＳＦＥＴのトレンチの深さをＩＧ
ＢＴのベースに達しない深さにすることで、ＩＧＢＴの
短絡耐量を確保することができる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置、特に、ＩＧＢＴが行列状に複数配置さ
れている半導体装置では、複数のＩＧＢＴのうち周辺部
より内側にあるＩＧＢＴはその周囲を他のＩＧＢＴで囲
まれているため、蓄熱が起こりやすく安定な動作が阻害
されることがある。
うな半導体装置、特に、ＩＧＢＴが行列状に複数配置さ
れている半導体装置では、複数のＩＧＢＴのうち周辺部
より内側にあるＩＧＢＴはその周囲を他のＩＧＢＴで囲
まれているため、蓄熱が起こりやすく安定な動作が阻害
されることがある。
【０００４】本発明の半導体装置は、半導体装置の蓄熱
を防ぎ安定な動作を行なうことを目的の一つとする。ま
た、本発明の半導体装置の製造方法は、蓄熱を防ぐこと
ができる半導体装置を製造することを目的の一つとす
る。
を防ぎ安定な動作を行なうことを目的の一つとする。ま
た、本発明の半導体装置の製造方法は、蓄熱を防ぐこと
ができる半導体装置を製造することを目的の一つとす
る。
【０００５】
【課題を解決するための手段およびその作用・効果】本
発明の半導体装置とその製造方法は、上述の目的の少な
くとも一部を達成するために以下の手段を採った。
発明の半導体装置とその製造方法は、上述の目的の少な
くとも一部を達成するために以下の手段を採った。
【０００６】本発明の第１の半導体装置は、ゲート電極
を有する半導体素子が複数配置されたゲート電極型の半
導体装置であって、前記複数の半導体素子のうち周辺部
より内側に配置された少なくとも一つの半導体素子を、
前記複数の半導体素子のうち周辺部に配置された半導体
素子のオン抵抗より高くなるように形成してなることを
要旨とする。
を有する半導体素子が複数配置されたゲート電極型の半
導体装置であって、前記複数の半導体素子のうち周辺部
より内側に配置された少なくとも一つの半導体素子を、
前記複数の半導体素子のうち周辺部に配置された半導体
素子のオン抵抗より高くなるように形成してなることを
要旨とする。
【０００７】この本発明の第１の半導体装置では、周辺
部より内側に配置された半導体素子のオン抵抗が複数の
半導体素子のうち周辺部に配置された半導体素子のオン
抵抗より高いため、周辺部より内側の領域の電流密度を
減らすことができる。この結果、周辺部より内側の領域
の過度の温度上昇を防ぐことができる。
部より内側に配置された半導体素子のオン抵抗が複数の
半導体素子のうち周辺部に配置された半導体素子のオン
抵抗より高いため、周辺部より内側の領域の電流密度を
減らすことができる。この結果、周辺部より内側の領域
の過度の温度上昇を防ぐことができる。
【０００８】本発明の第２の半導体装置は、トレンチに
形成されたゲート電極を有する半導体素子が複数配置さ
れたゲート電極型の半導体装置であって、前記複数の半
導体素子のうち周辺部より内側に配置された少なくとも
一つの半導体素子のトレンチを、前記複数の半導体素子
のうち周辺部に配置された半導体素子のトレンチより浅
く形成してなることを要旨とする。
形成されたゲート電極を有する半導体素子が複数配置さ
れたゲート電極型の半導体装置であって、前記複数の半
導体素子のうち周辺部より内側に配置された少なくとも
一つの半導体素子のトレンチを、前記複数の半導体素子
のうち周辺部に配置された半導体素子のトレンチより浅
く形成してなることを要旨とする。
【０００９】この本発明の第２の半導体装置では、周辺
部より内側に配置された半導体素子のトレンチを周辺部
に配置された半導体素子のトレンチより浅く形成してい
るため、周辺部より内側の領域のオン抵抗が高くなり、
周辺部より内側の領域の電流密度を減らすことができ
る。その結果、周辺部より内側の領域の過度の温度上昇
を防ぐことができる。
部より内側に配置された半導体素子のトレンチを周辺部
に配置された半導体素子のトレンチより浅く形成してい
るため、周辺部より内側の領域のオン抵抗が高くなり、
周辺部より内側の領域の電流密度を減らすことができ
る。その結果、周辺部より内側の領域の過度の温度上昇
を防ぐことができる。
【００１０】本発明の第３の半導体装置は、ゲート電極
を有する半導体素子が複数配置されたゲート電極型の半
導体装置であって、前記複数の半導体素子のうち周辺部
より内側に配置され隣接する半導体素子のゲート電極の
間隔のうち少なくとも一つを、前記複数の半導体素子の
うち周辺部に配置され隣接する半導体素子のゲート電極
の間隔より大きく形成してなることを要旨とする。
を有する半導体素子が複数配置されたゲート電極型の半
導体装置であって、前記複数の半導体素子のうち周辺部
より内側に配置され隣接する半導体素子のゲート電極の
間隔のうち少なくとも一つを、前記複数の半導体素子の
うち周辺部に配置され隣接する半導体素子のゲート電極
の間隔より大きく形成してなることを要旨とする。
【００１１】この本発明の第３の半導体装置では、周辺
部より内側に配置される半導体素子のゲート電極の間隔
を周辺部に配置された半導体素子のゲート電極間隔より
大きく形成しているため、周辺部より内側の領域のオン
抵抗が高くなり、周辺部より内側の領域の電流密度が減
る。その結果、周辺部より内側の領域の過度の温度上昇
を防ぐことができる。
部より内側に配置される半導体素子のゲート電極の間隔
を周辺部に配置された半導体素子のゲート電極間隔より
大きく形成しているため、周辺部より内側の領域のオン
抵抗が高くなり、周辺部より内側の領域の電流密度が減
る。その結果、周辺部より内側の領域の過度の温度上昇
を防ぐことができる。
【００１２】これらの態様の本発明の半導体装置におい
て、前記半導体素子は、ＩＧＢＴ，ＭＯＳＦＥＴ，ＧＴ
Ｏ（Gate Turn-Off）サイリスタのいずれかとすること
ができる。
て、前記半導体素子は、ＩＧＢＴ，ＭＯＳＦＥＴ，ＧＴ
Ｏ（Gate Turn-Off）サイリスタのいずれかとすること
ができる。
【００１３】本発明の半導体装置の製造方法は、トレン
チに形成されたゲート電極を有する半導体素子が複数配
置されたゲート電極型の半導体装置の製造方法であっ
て、前記複数の半導体素子のうち周辺部より内側に配置
された少なくとも一つの半導体素子のトレンチを、前記
複数の半導体素子のうち周辺部に配置された半導体素子
のトレンチより浅く形成するトレンチ形成工程を備える
ことを要旨とする。
チに形成されたゲート電極を有する半導体素子が複数配
置されたゲート電極型の半導体装置の製造方法であっ
て、前記複数の半導体素子のうち周辺部より内側に配置
された少なくとも一つの半導体素子のトレンチを、前記
複数の半導体素子のうち周辺部に配置された半導体素子
のトレンチより浅く形成するトレンチ形成工程を備える
ことを要旨とする。
【００１４】この本発明の半導体装置の製造方法では、
周辺部より内側に配置された半導体素子のトレンチを周
辺部に配置された半導体素子のトレンチより浅く形成す
ることができるため、半導体装置において周辺部より内
側の領域のオン抵抗が高くなり、周辺部より内側の領域
の電流密度を減らすことができる。その結果、周辺部よ
り内側の領域の過度の温度上昇を防ぐことができる半導
体装置を製造することができる。
周辺部より内側に配置された半導体素子のトレンチを周
辺部に配置された半導体素子のトレンチより浅く形成す
ることができるため、半導体装置において周辺部より内
側の領域のオン抵抗が高くなり、周辺部より内側の領域
の電流密度を減らすことができる。その結果、周辺部よ
り内側の領域の過度の温度上昇を防ぐことができる半導
体装置を製造することができる。
【００１５】また、この態様の本発明の半導体装置の製
造方法において、前記トレンチ形成工程は、周辺部より
内側に形成された開口部の幅が周辺部に配置された開口
部の幅より狭いマスク材を用いて前記トレンチを形成す
る工程であってもよい。このようなマスク材を用いるこ
とで、一つの製造工程で深さが異なるトレンチを形成す
ることができ、製造工程の増加を抑えることができる。
造方法において、前記トレンチ形成工程は、周辺部より
内側に形成された開口部の幅が周辺部に配置された開口
部の幅より狭いマスク材を用いて前記トレンチを形成す
る工程であってもよい。このようなマスク材を用いるこ
とで、一つの製造工程で深さが異なるトレンチを形成す
ることができ、製造工程の増加を抑えることができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を実施
例を用いて説明する。図１は、本発明の一実施例である
半導体装置１００の工程の一例を示す平面図である。実
施例の半導体装置１００は、行列状に配置された複数の
ＩＧＢＴを備えており、各ＩＧＢＴは、行方向に配列さ
れたエミッタ電極１０，１２，１４，１６，１８の下に
各々列方向に配置されている。例えば、エミッタ電極１
４の下に、半導体装置の端部の方向から中央部へ向かっ
て順にＩＧＢＴ３０，３２，３４，４０，４２，４４が
一列に配置されている。各ＩＧＢＴのゲート電極はゲー
ト電極パッド２０に共通接続され、コレクタはコレクタ
電極５８（図２参照）に共通接続されている。また、各
ＩＧＢＴのエミッタは、その上部のエミッタ電極に接続
されている。
例を用いて説明する。図１は、本発明の一実施例である
半導体装置１００の工程の一例を示す平面図である。実
施例の半導体装置１００は、行列状に配置された複数の
ＩＧＢＴを備えており、各ＩＧＢＴは、行方向に配列さ
れたエミッタ電極１０，１２，１４，１６，１８の下に
各々列方向に配置されている。例えば、エミッタ電極１
４の下に、半導体装置の端部の方向から中央部へ向かっ
て順にＩＧＢＴ３０，３２，３４，４０，４２，４４が
一列に配置されている。各ＩＧＢＴのゲート電極はゲー
ト電極パッド２０に共通接続され、コレクタはコレクタ
電極５８（図２参照）に共通接続されている。また、各
ＩＧＢＴのエミッタは、その上部のエミッタ電極に接続
されている。
【００１７】図２は、図１の半導体装置１００のＡＡ’
線での断面図である。半導体装置１００は、第一導電型
高濃度基板５０上に、第二導電型高濃度ドリフト層５２
と、第二導電型低濃度ドリフト領域５４と、第一導電型
ボディ領域５６とを形成して構成されている。第一導電
型高濃度基板５０の下面には全面にコレクタ電極５８が
形成されている。ＩＧＢＴ３０，３２，３４，４０，４
２，４４は、エミッタ電極１４と電気的に接続される第
二導電型エミッタ領域６０と、第二導電型エミッタ領域
６０から第一導電型ボディ領域５６を貫いて第二導電型
低濃度ドリフト領域５４に達するトレンチ６２と、トレ
ンチ６２内壁に形成されたシリコン酸化物からなるゲー
ト絶縁膜６４と、ゲート絶縁膜６４上に形成されたポリ
シリコンからなる埋め込みゲート電極６６と、埋め込み
ゲート電極６６とエミッタ電極１４とを絶縁する層間絶
縁膜６８とを各々備える。半導体装置１００において、
中央部に配置されているＩＧＢＴ４０，４２，４４の各
トレンチは、周辺部に配置されているＩＧＢＴ３０，３
２，３４のトレンチより１０％程度浅く形成されてい
る。
線での断面図である。半導体装置１００は、第一導電型
高濃度基板５０上に、第二導電型高濃度ドリフト層５２
と、第二導電型低濃度ドリフト領域５４と、第一導電型
ボディ領域５６とを形成して構成されている。第一導電
型高濃度基板５０の下面には全面にコレクタ電極５８が
形成されている。ＩＧＢＴ３０，３２，３４，４０，４
２，４４は、エミッタ電極１４と電気的に接続される第
二導電型エミッタ領域６０と、第二導電型エミッタ領域
６０から第一導電型ボディ領域５６を貫いて第二導電型
低濃度ドリフト領域５４に達するトレンチ６２と、トレ
ンチ６２内壁に形成されたシリコン酸化物からなるゲー
ト絶縁膜６４と、ゲート絶縁膜６４上に形成されたポリ
シリコンからなる埋め込みゲート電極６６と、埋め込み
ゲート電極６６とエミッタ電極１４とを絶縁する層間絶
縁膜６８とを各々備える。半導体装置１００において、
中央部に配置されているＩＧＢＴ４０，４２，４４の各
トレンチは、周辺部に配置されているＩＧＢＴ３０，３
２，３４のトレンチより１０％程度浅く形成されてい
る。
【００１８】次にこうして構成された実施例の半導体装
置１００の動作について説明する。埋め込みゲート電極
６６と第二導電型エミッタ領域６０との間に電位差が生
じると、第一導電型ボディ領域５６のゲート絶縁膜６４
に沿った部分にチャネルが形成され、第二導電型低濃度
ドリフト領域５４に多数キャリアが注入される。この多
数キャリアの注入を受けて、コレクタ電極５８から第一
導電型高濃度基板５０と第二導電型高濃度ドリフト層５
２とを介して第二導電型低濃度ドリフト領域５４へ少数
キャリアが注入されることで、第二導電型エミッタ領域
６０からコレクタ電極５８へ電流が流れる。
置１００の動作について説明する。埋め込みゲート電極
６６と第二導電型エミッタ領域６０との間に電位差が生
じると、第一導電型ボディ領域５６のゲート絶縁膜６４
に沿った部分にチャネルが形成され、第二導電型低濃度
ドリフト領域５４に多数キャリアが注入される。この多
数キャリアの注入を受けて、コレクタ電極５８から第一
導電型高濃度基板５０と第二導電型高濃度ドリフト層５
２とを介して第二導電型低濃度ドリフト領域５４へ少数
キャリアが注入されることで、第二導電型エミッタ領域
６０からコレクタ電極５８へ電流が流れる。
【００１９】実施例の半導体装置１００の中央部のＩＧ
ＢＴ４０，４２，４４では、トレンチを浅く形成してい
るため、周辺部のＩＧＢＴより第二導電型低濃度ドリフ
ト領域５４の絶縁膜６４に沿う部分に蓄積する多数キャ
リアの量が少なくなり、コレクタ電極から中央部のＩＧ
ＢＴ４０，４２，４４の領域へ注入される少数キャリア
の量も少なくなる。従って、中央部のＩＧＢＴ４０，４
２，４４のオン抵抗は周辺部のＩＧＢＴより高くなる。
この結果、半導体装置１００の中央部の領域は周辺部の
領域と比較すると電流密度が低くなり、中央部の領域の
温度上昇を小さくし、蓄熱を緩和することができる。
ＢＴ４０，４２，４４では、トレンチを浅く形成してい
るため、周辺部のＩＧＢＴより第二導電型低濃度ドリフ
ト領域５４の絶縁膜６４に沿う部分に蓄積する多数キャ
リアの量が少なくなり、コレクタ電極から中央部のＩＧ
ＢＴ４０，４２，４４の領域へ注入される少数キャリア
の量も少なくなる。従って、中央部のＩＧＢＴ４０，４
２，４４のオン抵抗は周辺部のＩＧＢＴより高くなる。
この結果、半導体装置１００の中央部の領域は周辺部の
領域と比較すると電流密度が低くなり、中央部の領域の
温度上昇を小さくし、蓄熱を緩和することができる。
【００２０】図３は、トレンチの深さが中央部と周辺部
と同一の比較例としての半導体装置３００の表面温度分
布の一例を示す説明図であり、図４は、半導体装置１０
０の表面温度分布の一例を示す説明図である。図３及び
図４において、「高」は表面温度が高温である領域を結
ぶ等温線、「中」は表面温度が中温である領域を結ぶ等
温線、「低」は表面温度が低温な領域を結ぶ等温線であ
る。比較例の半導体装置３００は、トレンチの深さが異
なっている他は実施例の半導体装置１００と同じ構成と
なっている。図３及び図４に示すように、半導体装置１
００の中央部は、半導体装置３００の中央部に比して表
面温度が低くなっている。これは、上述したように、実
施例の半導体装置１００の中央部のＩＧＢＴ４０，４
２，４４では、トレンチを浅く形成しているため、周辺
部のＩＧＢＴより第二導電型低濃度ドリフト領域５４に
蓄積する多数キャリアの量が少なくなり、コレクタ電極
からの少数キャリアの注入量が少なくなり、中央部のＩ
ＧＢＴ４０，４２，４４のオン抵抗が周辺部のＩＧＢＴ
より高くなることによる。
と同一の比較例としての半導体装置３００の表面温度分
布の一例を示す説明図であり、図４は、半導体装置１０
０の表面温度分布の一例を示す説明図である。図３及び
図４において、「高」は表面温度が高温である領域を結
ぶ等温線、「中」は表面温度が中温である領域を結ぶ等
温線、「低」は表面温度が低温な領域を結ぶ等温線であ
る。比較例の半導体装置３００は、トレンチの深さが異
なっている他は実施例の半導体装置１００と同じ構成と
なっている。図３及び図４に示すように、半導体装置１
００の中央部は、半導体装置３００の中央部に比して表
面温度が低くなっている。これは、上述したように、実
施例の半導体装置１００の中央部のＩＧＢＴ４０，４
２，４４では、トレンチを浅く形成しているため、周辺
部のＩＧＢＴより第二導電型低濃度ドリフト領域５４に
蓄積する多数キャリアの量が少なくなり、コレクタ電極
からの少数キャリアの注入量が少なくなり、中央部のＩ
ＧＢＴ４０，４２，４４のオン抵抗が周辺部のＩＧＢＴ
より高くなることによる。
【００２１】なお、実施例の半導体装置１００では、周
辺部に配置されたＩＧＢＴと中央部に配置されたＩＧＢ
Ｔとは、第一導電型ボディ領域５６に形成されるチャネ
ル長はほぼ等しいため、ＩＧＢＴの耐圧や破壊耐量が低
下することなく、中央部における蓄熱を緩和することが
できる。
辺部に配置されたＩＧＢＴと中央部に配置されたＩＧＢ
Ｔとは、第一導電型ボディ領域５６に形成されるチャネ
ル長はほぼ等しいため、ＩＧＢＴの耐圧や破壊耐量が低
下することなく、中央部における蓄熱を緩和することが
できる。
【００２２】実施例の半導体装置１００では、２段階の
深さのトレンチを周辺部と中央部に形成したが、深さは
２段階に限定されるものでなく、３段階以上あってもよ
い。また、中央部から周辺部へトレンチの深さを順次深
くしてもよい。なお、トレンチの深さは、半導体装置１
００内の温度分布により設定すればよい。
深さのトレンチを周辺部と中央部に形成したが、深さは
２段階に限定されるものでなく、３段階以上あってもよ
い。また、中央部から周辺部へトレンチの深さを順次深
くしてもよい。なお、トレンチの深さは、半導体装置１
００内の温度分布により設定すればよい。
【００２３】また、半導体装置１００の中央部の蓄熱を
緩和するため、中央部のトレンチを浅く形成したが、半
導体装置１００内の温度分布によっては、中央部以外の
場所の蓄熱を緩和する必要が生じることもある。このと
き、蓄熱を緩和したい場所に配置されているＩＧＢＴの
トレンチを、その周辺部に配置されているＩＧＢＴのト
レンチより浅く形成すればよい。
緩和するため、中央部のトレンチを浅く形成したが、半
導体装置１００内の温度分布によっては、中央部以外の
場所の蓄熱を緩和する必要が生じることもある。このと
き、蓄熱を緩和したい場所に配置されているＩＧＢＴの
トレンチを、その周辺部に配置されているＩＧＢＴのト
レンチより浅く形成すればよい。
【００２４】次に、実施例の半導体装置１００の製造方
法について説明する。図５は半導体装置１００の製造方
法の一例を示す製造工程図である。
法について説明する。図５は半導体装置１００の製造方
法の一例を示す製造工程図である。
【００２５】半導体装置１００の製造は、まず、第一導
電型高濃度基板５０上に、第二導電型高濃度ドリフト層
５２と、第二導電型低濃度ドリフト領域５４と、第一導
電型ボディ領域５６とを形成し、第一導電型ボディ領域
５６内に複数の第二導電型エミッタ領域６０をイオン注
入法または熱拡散法で形成する工程から始まる（工程Ｓ
１０）。次に、トレンチをエッチングするときに用いる
マスク材８０を全面に成膜し、マスク材８０上にレジス
ト８２を塗布し、フォトリソグラフィ法を用いてトレン
チを形成する部分のレジストに複数の開口部を形成する
（工程Ｓ１２）。マスク材８０として、例えばＨＴＯの
ようにトレンチをエッチングする際にシリコンに対する
選択比が高く、且つ、成膜した際に平坦性の高い材料を
用いる。図６は、工程Ｓ１２の終了時における半導体装
置１００の断面図である。フォトリソグラフィ法を用い
てレジストを部分的に除去する際に、半導体装置１００
の中央部の開口部８４を、その開口幅Ｗ１が周辺部の開
口部８６の開口幅Ｗ２より狭くなるよう形成する。
電型高濃度基板５０上に、第二導電型高濃度ドリフト層
５２と、第二導電型低濃度ドリフト領域５４と、第一導
電型ボディ領域５６とを形成し、第一導電型ボディ領域
５６内に複数の第二導電型エミッタ領域６０をイオン注
入法または熱拡散法で形成する工程から始まる（工程Ｓ
１０）。次に、トレンチをエッチングするときに用いる
マスク材８０を全面に成膜し、マスク材８０上にレジス
ト８２を塗布し、フォトリソグラフィ法を用いてトレン
チを形成する部分のレジストに複数の開口部を形成する
（工程Ｓ１２）。マスク材８０として、例えばＨＴＯの
ようにトレンチをエッチングする際にシリコンに対する
選択比が高く、且つ、成膜した際に平坦性の高い材料を
用いる。図６は、工程Ｓ１２の終了時における半導体装
置１００の断面図である。フォトリソグラフィ法を用い
てレジストを部分的に除去する際に、半導体装置１００
の中央部の開口部８４を、その開口幅Ｗ１が周辺部の開
口部８６の開口幅Ｗ２より狭くなるよう形成する。
【００２６】次に、レジスト８２をマスクとして、ＲＩ
Ｅ（Reactive Ion Etcning）法を用いてマスク材８０を
ドライエッチングして、レジスト８２の開口部８４，８
６の開口幅とほぼ同じ寸法の開口部８４ａ、８６ａをマ
スク材８０に形成する（工程Ｓ１４）。図７は、この工
程Ｓ１４の終了時における半導体装置１００の断面図で
ある。このとき、半導体装置１００の中央部の開口部８
４ａの開口幅はほぼＷ１となり、周辺部の開口部８６ａ
の開口幅はほぼＷ２とる。
Ｅ（Reactive Ion Etcning）法を用いてマスク材８０を
ドライエッチングして、レジスト８２の開口部８４，８
６の開口幅とほぼ同じ寸法の開口部８４ａ、８６ａをマ
スク材８０に形成する（工程Ｓ１４）。図７は、この工
程Ｓ１４の終了時における半導体装置１００の断面図で
ある。このとき、半導体装置１００の中央部の開口部８
４ａの開口幅はほぼＷ１となり、周辺部の開口部８６ａ
の開口幅はほぼＷ２とる。
【００２７】そして、マスク材８０をマスクとして、Ｒ
ＩＥ法を用いたドライエッチングを行ない、各開口部８
４ａ、８６ａにトレンチ６２を形成するとともに、マス
ク材８０を除去する（工程Ｓ１６）。図８は、この工程
Ｓ１６の終了時における半導体装置１００の断面図であ
る。一般的に、ＲＩＥ法を用いたドライエッチングで
は、マスク材の開口幅が広いほど反応ガスが供給されや
すく、また反応生成物が排気されやすいために、より深
いトレンチが形成される。本実施例の半導体装置１００
の製造方法では、マスク材８０の中央部の開口部８４ａ
の開口幅は周辺部の開口部８６ａの開口幅より狭いの
で、周辺部より中央部のほうのトレンチ６２を浅く形成
することができる。このようにトレンチ６２を形成した
後、トレンチにゲート絶縁膜６４、埋め込みゲート電極
６６を形成し、層間絶縁膜６８，エミッタ電極１４、コ
レクタ電極５８を形成し（工程Ｓ１８）、半導体装置１
００を完成する。
ＩＥ法を用いたドライエッチングを行ない、各開口部８
４ａ、８６ａにトレンチ６２を形成するとともに、マス
ク材８０を除去する（工程Ｓ１６）。図８は、この工程
Ｓ１６の終了時における半導体装置１００の断面図であ
る。一般的に、ＲＩＥ法を用いたドライエッチングで
は、マスク材の開口幅が広いほど反応ガスが供給されや
すく、また反応生成物が排気されやすいために、より深
いトレンチが形成される。本実施例の半導体装置１００
の製造方法では、マスク材８０の中央部の開口部８４ａ
の開口幅は周辺部の開口部８６ａの開口幅より狭いの
で、周辺部より中央部のほうのトレンチ６２を浅く形成
することができる。このようにトレンチ６２を形成した
後、トレンチにゲート絶縁膜６４、埋め込みゲート電極
６６を形成し、層間絶縁膜６８，エミッタ電極１４、コ
レクタ電極５８を形成し（工程Ｓ１８）、半導体装置１
００を完成する。
【００２８】このような実施例の半導体装置の製造工程
によれば、マスク材の開口部の開口幅を変えるだけで異
なる深さのトレンチを形成することができる。したがっ
て、半導体装置の製造工程数を少なく抑えることができ
るとともに、深さの異なるトレンチを有する半導体装置
を製造することができる。
によれば、マスク材の開口部の開口幅を変えるだけで異
なる深さのトレンチを形成することができる。したがっ
て、半導体装置の製造工程数を少なく抑えることができ
るとともに、深さの異なるトレンチを有する半導体装置
を製造することができる。
【００２９】実施例の半導体装置１００では、中央部の
各ＩＧＢＴのトレンチ６２の深さを浅くすることによっ
て中央部の蓄熱を緩和したが、中央部の各ＩＧＢＴのゲ
ート電極間隔を周辺部のゲート電極間隔より大きくする
ことにより中央部の蓄熱を緩和するものとしてもよい。
以下にこのゲート電極間隔を変えた第２実施例の半導体
装置６００について説明する。図９は、第２実施例の半
導体装置６００の断面図である。ＩＧＢＴ３０，３２，
３４は半導体装置６００の周辺部に配置されており、Ｉ
ＧＢＴ６０，６２は半導体装置６００の中央部に配置さ
れている。中央部のＩＧＢＴ６０とＩＧＢＴ６２のトレ
ンチの深さは周辺部のＩＧＢＴ３０，３２，３４のトレ
ンチの深さと同じであるが、中央部のＩＧＢＴ６０とＩ
ＧＢＴ６２とのゲート電極の間隔Ｓ１は、周辺部のＩＧ
ＢＴ３０とＩＧＢＴ３２とのゲート電極間隔Ｓ２より大
きくなっている。このように、ＩＧＢＴ６０とＩＧＢＴ
６２とのゲート電極間隔Ｓ１を大きくすると、中央部の
第二導電型低濃度ドリフト領域５４に供給されるキャリ
ア量が少なくなり、中央部のＩＧＢＴ６０及びＩＧＢＴ
６２のオン抵抗が高くなる。したがって、半導体装置６
００の中央部の領域での電流密度が周辺部の領域と比較
して低くなり、中央部での蓄熱を緩和することができ
る。なお、半導体装置６００では、周辺部に配置された
ＩＧＢＴと中央部に配置されたＩＧＢＴとの第一導電型
ボディ領域５６に形成されるチャネル長はほぼ等しいた
め、ＩＧＢＴとしての耐圧や破壊耐量を低下させること
なく、中央部における蓄熱を緩和することができる。
各ＩＧＢＴのトレンチ６２の深さを浅くすることによっ
て中央部の蓄熱を緩和したが、中央部の各ＩＧＢＴのゲ
ート電極間隔を周辺部のゲート電極間隔より大きくする
ことにより中央部の蓄熱を緩和するものとしてもよい。
以下にこのゲート電極間隔を変えた第２実施例の半導体
装置６００について説明する。図９は、第２実施例の半
導体装置６００の断面図である。ＩＧＢＴ３０，３２，
３４は半導体装置６００の周辺部に配置されており、Ｉ
ＧＢＴ６０，６２は半導体装置６００の中央部に配置さ
れている。中央部のＩＧＢＴ６０とＩＧＢＴ６２のトレ
ンチの深さは周辺部のＩＧＢＴ３０，３２，３４のトレ
ンチの深さと同じであるが、中央部のＩＧＢＴ６０とＩ
ＧＢＴ６２とのゲート電極の間隔Ｓ１は、周辺部のＩＧ
ＢＴ３０とＩＧＢＴ３２とのゲート電極間隔Ｓ２より大
きくなっている。このように、ＩＧＢＴ６０とＩＧＢＴ
６２とのゲート電極間隔Ｓ１を大きくすると、中央部の
第二導電型低濃度ドリフト領域５４に供給されるキャリ
ア量が少なくなり、中央部のＩＧＢＴ６０及びＩＧＢＴ
６２のオン抵抗が高くなる。したがって、半導体装置６
００の中央部の領域での電流密度が周辺部の領域と比較
して低くなり、中央部での蓄熱を緩和することができ
る。なお、半導体装置６００では、周辺部に配置された
ＩＧＢＴと中央部に配置されたＩＧＢＴとの第一導電型
ボディ領域５６に形成されるチャネル長はほぼ等しいた
め、ＩＧＢＴとしての耐圧や破壊耐量を低下させること
なく、中央部における蓄熱を緩和することができる。
【００３０】また、第２実施例の半導体装置６００で
は、２段階のゲート電極間隔を持つＩＧＢＴを周辺部と
中央部に形成したが、ゲート電極間隔は２段階に限定さ
れるものでなく、３段階以上であってもよい。また、中
央部から周辺部へゲート電極間隔を連続して狭くしても
よい。ゲート電極の間隔は、半導体装置１００内の温度
分布より最適な水準に設定すればよい。
は、２段階のゲート電極間隔を持つＩＧＢＴを周辺部と
中央部に形成したが、ゲート電極間隔は２段階に限定さ
れるものでなく、３段階以上であってもよい。また、中
央部から周辺部へゲート電極間隔を連続して狭くしても
よい。ゲート電極の間隔は、半導体装置１００内の温度
分布より最適な水準に設定すればよい。
【００３１】第２実施例の半導体装置６００では、中央
部の蓄熱を緩和するため、中央部のゲート電極間隔を広
くしたが、半導体装置６００内の温度分布によっては、
中央部以外の場所の蓄熱を緩和する必要が生じることが
ある。このとき、蓄熱を緩和したい場所に配置されてい
るＩＧＢＴのゲート電極間隔を、その周辺部に配置され
ているＩＧＢＴのゲート電極間隔を大きくすればよい。
部の蓄熱を緩和するため、中央部のゲート電極間隔を広
くしたが、半導体装置６００内の温度分布によっては、
中央部以外の場所の蓄熱を緩和する必要が生じることが
ある。このとき、蓄熱を緩和したい場所に配置されてい
るＩＧＢＴのゲート電極間隔を、その周辺部に配置され
ているＩＧＢＴのゲート電極間隔を大きくすればよい。
【００３２】なお、半導体装置１００及び半導体装置６
００はＩＧＢＴを複数備えるが、これはＩＧＢＴに限定
したものではなく、ＭＯＳＦＥＴやＧＴＯサイリスタな
どのゲート電極型半導体素子と代替してもよい。
００はＩＧＢＴを複数備えるが、これはＩＧＢＴに限定
したものではなく、ＭＯＳＦＥＴやＧＴＯサイリスタな
どのゲート電極型半導体素子と代替してもよい。
【００３３】以上、本発明の実施の形態について実施例
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、本発明の要旨を逸脱しない範囲
内において、種々なる形態で実施し得ることは勿論であ
る。
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、本発明の要旨を逸脱しない範囲
内において、種々なる形態で実施し得ることは勿論であ
る。
【図１】 半導体装置１００の平面図である。
【図２】 図１の半導体装置１００のＡＡ’線での断面
図である。
図である。
【図３】 中央部と周辺部でトレンチの深さが等しい半
導体装置３００の表面温度分布の一例を示す図である。
導体装置３００の表面温度分布の一例を示す図である。
【図４】 半導体装置１００の表面温度分布の一例を示
す図である。
す図である。
【図５】 半導体装置１００の製造工程を示す製造工程
図である。
図である。
【図６】 半導体装置１００の製造工程のうちトレンチ
形成工程の際の半導体装置１００の断面図である。
形成工程の際の半導体装置１００の断面図である。
【図７】 図６に示された工程に続く工程における半導
体装置１００の断面図である。
体装置１００の断面図である。
【図８】 図７に示された工程に続く工程おける半導体
装置１００の断面図である。
装置１００の断面図である。
【図９】 半導体装置６００の断面図である。
３０，３２，３４，４０，４２，４４，７０，７４ Ｉ
ＧＢＴ、６２ トレンチ、１００，３００，６００ 半
導体装置。
ＧＢＴ、６２ トレンチ、１００，３００，６００ 半
導体装置。
Claims (6)
- 【請求項１】 ゲート電極を有する半導体素子が複数配
置されたゲート電極型の半導体装置であって、 前記複数の半導体素子のうち周辺部より内側に配置され
た少なくとも一つの半導体素子を、前記複数の半導体素
子のうち周辺部に配置された半導体素子のオン抵抗より
高くなるように形成してなる半導体装置。 - 【請求項２】 トレンチに形成されたゲート電極を有す
る半導体素子が複数配置されたゲート電極型の半導体装
置であって、 前記複数の半導体素子のうち周辺部より内側に配置され
た少なくとも一つの半導体素子のトレンチを、前記複数
の半導体素子のうち周辺部に配置された半導体素子のト
レンチより浅く形成してなる半導体装置。 - 【請求項３】 ゲート電極を有する半導体素子が複数配
置されたゲート電極型の半導体装置であって、 前記複数の半導体素子のうち周辺部より内側に配置され
隣接する半導体素子のゲート電極の間隔のうち少なくと
も一つを、前記複数の半導体素子のうち周辺部に配置さ
れ隣接する半導体素子のゲート電極の間隔より大きく形
成してなる半導体装置。 - 【請求項４】 前記半導体素子は、ＩＧＢＴ，ＭＯＳＦ
ＥＴ，ＧＴＯサイリスタのいずれかである請求項１ない
し３いずれか記載の半導体装置。 - 【請求項５】 トレンチに形成されたゲート電極を有す
る半導体素子が複数配置されたゲート電極型の半導体装
置の製造方法であって、 前記複数の半導体素子のうち周辺部より内側に配置され
た少なくとも一つの半導体素子のトレンチを、前記複数
の半導体素子のうち周辺部に配置された半導体素子のト
レンチより浅く形成するトレンチ形成工程を備える半導
体装置の製造方法。 - 【請求項６】 前記トレンチ形成工程は、周辺部より内
側に形成された開口部の幅が周辺部に配置された開口部
の幅より狭いマスク材を用いて前記トレンチを形成する
工程である請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082692A JP2001274399A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082692A JP2001274399A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274399A true JP2001274399A (ja) | 2001-10-05 |
Family
ID=18599460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000082692A Pending JP2001274399A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274399A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019558A (ja) * | 2003-06-24 | 2005-01-20 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ |
| JP2006100317A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置 |
| WO2006087775A1 (ja) * | 2005-02-16 | 2006-08-24 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
| JP2007208073A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| KR100823803B1 (ko) | 2005-08-26 | 2008-04-21 | 산켄덴키 가부시키가이샤 | 트렌치 구조 반도체장치 및 그 제조방법 |
| JP2008103683A (ja) * | 2006-08-03 | 2008-05-01 | Infineon Technologies Austria Ag | 省スペース型のエッジ構造を有する半導体素子 |
| JP2009177221A (ja) * | 2009-05-15 | 2009-08-06 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタの製造方法 |
| JP2011049272A (ja) * | 2009-08-26 | 2011-03-10 | Toyota Motor Corp | 半導体装置 |
| JP2011066121A (ja) * | 2009-09-16 | 2011-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014150113A (ja) * | 2013-01-31 | 2014-08-21 | Toyota Motor Corp | 半導体装置及び半導体装置の製造方法 |
| CN105225948A (zh) * | 2015-11-10 | 2016-01-06 | 株洲南车时代电气股份有限公司 | 一种绝缘栅双极晶体管及其制备方法 |
-
2000
- 2000-03-23 JP JP2000082692A patent/JP2001274399A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019558A (ja) * | 2003-06-24 | 2005-01-20 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ |
| JP2006100317A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置 |
| JP4896001B2 (ja) * | 2005-02-16 | 2012-03-14 | 新電元工業株式会社 | 半導体装置 |
| WO2006087775A1 (ja) * | 2005-02-16 | 2006-08-24 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
| US7573096B2 (en) | 2005-02-16 | 2009-08-11 | Shindengen Electric Manufacturing Co, Ltd. | Semiconductor device for reducing forward voltage by using OHMIC contact |
| KR100823803B1 (ko) | 2005-08-26 | 2008-04-21 | 산켄덴키 가부시키가이샤 | 트렌치 구조 반도체장치 및 그 제조방법 |
| JP2007208073A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2008103683A (ja) * | 2006-08-03 | 2008-05-01 | Infineon Technologies Austria Ag | 省スペース型のエッジ構造を有する半導体素子 |
| JP2009177221A (ja) * | 2009-05-15 | 2009-08-06 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタの製造方法 |
| JP2011049272A (ja) * | 2009-08-26 | 2011-03-10 | Toyota Motor Corp | 半導体装置 |
| JP2011066121A (ja) * | 2009-09-16 | 2011-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014150113A (ja) * | 2013-01-31 | 2014-08-21 | Toyota Motor Corp | 半導体装置及び半導体装置の製造方法 |
| US9006823B2 (en) | 2013-01-31 | 2015-04-14 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing semiconductor device |
| CN105225948A (zh) * | 2015-11-10 | 2016-01-06 | 株洲南车时代电气股份有限公司 | 一种绝缘栅双极晶体管及其制备方法 |
| CN105225948B (zh) * | 2015-11-10 | 2018-05-18 | 株洲南车时代电气股份有限公司 | 一种绝缘栅双极晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6825105B2 (en) | Manufacture of semiconductor devices with Schottky barriers | |
| US8222693B2 (en) | Trench-gate transistors and their manufacture | |
| KR102316183B1 (ko) | 반도체 장치 | |
| US7211862B2 (en) | Semiconductor device and a method of manufacturing the same | |
| KR101051507B1 (ko) | 트렌치 게이트 ｍｏｓｆｅｔ 및 그 제조 방법 | |
| US7170106B2 (en) | Power semiconductor device | |
| US6351009B1 (en) | MOS-gated device having a buried gate and process for forming same | |
| JP3971327B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2010147477A (ja) | シリコンウェハ上にパワートランジスタデバイスを製造する方法 | |
| JP2010153864A (ja) | 半導体ダイ上に製造されるパワートランジスタデバイス | |
| JP2007311557A (ja) | 半導体装置及びその製造方法 | |
| US20090096027A1 (en) | Power Semiconductor Device | |
| JP2010147475A (ja) | 半導体ダイ上に製造されるパワートランジスタデバイス | |
| JP2001024193A (ja) | トレンチゲート型半導体装置およびその製造方法 | |
| JP2002353452A (ja) | 電力用半導体素子 | |
| JP2002164541A (ja) | 半導体装置およびその製造方法 | |
| JPH10284733A (ja) | 低減された電界を備えた絶縁ゲートバイポーラトランジスタ | |
| JP2001274399A (ja) | 半導体装置とその製造方法 | |
| US6683331B2 (en) | Trench IGBT | |
| JPH09172175A (ja) | 半導体デバイスのターミネーション構造およびその製法 | |
| US20220238698A1 (en) | Mos-gated trench device using low mask count and simplified processing | |
| JP2004039655A (ja) | 半導体装置 | |
| EP1685599B1 (en) | Igbt cathode design with improved safe operating area capability | |
| US6127709A (en) | Guard ring structure for semiconductor devices and process for manufacture thereof | |
| JP2000164859A (ja) | 半導体装置及びその製造方法 |