CN110416299A - 超结器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种超结器件，包括：在半导体衬底上形成有多个沟槽；N型柱通过形成于沟槽的侧面的第一外延层和沟槽之间的半导体衬底横向叠加而成且N型柱的掺杂通过第一外延层的N型杂质扩散而成，P型柱由填充沟槽中的第二外延层组成。超结结构底部的半导体衬底的厚度由自对准形成于沟槽底部的通过氧注入和热处理形成的第一氧化层定义；超结器件的背面结构的背面掺杂区由形成于被减薄后的半导体衬底的背面的背面离子注入区组成。本发明还公开了一种超结器件的制造方法。本发明能减少外延层的厚度和降低半导体衬底的掺杂浓度，从而能降低成本，还能提高器件性能的一致性，能对背面掺杂区的掺杂进行独立调节从而能改善器件的二级管的特性。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
现有超结器件中，在电流流动区中，有交替排列的P-N柱即P型柱和N型柱，以条状的P-N柱即交替排列的P型柱和N型柱的结构为例，每个N柱的上方有一个栅极结构如多晶硅栅，该多晶硅栅可以部分覆盖周边的P柱，也可以不覆盖，每个P柱的上方有一个P型阱(PWell)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属通过经过一个高浓度的P+接触区与P区即P型阱相连，源极金属即为组成源极的正面金属层。
交替排列的P-N柱构成超结，由于相邻的P-N柱的横向耗尽，因此该结构能够采用很高的N型杂质浓度，得到很低的比导通电阻的情况下，还能得到很高的击穿电压，只要这个交替排列的P-N柱实现很好的电荷平衡。
交替排列的P-N柱的批量生产的制造方法有两种：
第一种方法是多次外延加多次光刻和注入，它的优点是工艺步骤比较易于实现，但是步骤多，成本高。
第二种方法是沟槽填充型，即在N型外延中通过刻蚀形成深沟槽，之后填充P型外延，这个工艺的制造难度比较高，但步骤不复杂，成本具有优势。
但第二种制作方法具有如下缺点：
第一个缺点是、由于超结结构需要完全形成在外延层中，故需要先淀积一层很厚的外延层，这个外延层的厚度随电压变化而变化，例如500V～600V的器件一般需要40微米～50微米厚的外延，900V～1000V的器件需要60微米～80微米厚的外延。较厚的外延层的成本较高。
第二个缺点是、超结结构对应的外延层还需要淀积在一个很高浓度的N型衬底上，一般这个N型衬底的电阻率为0.001欧姆·厘米(ohm.cm)～0.003ohm.cm,对应掺杂浓度7.36E19cm-3～2.25E19cm-3。这样高浓度的衬底，有下面的问题，一是衬底的制造成本高，二是高浓度衬底在生产线上流动时，高浓度的杂质在高温工艺可能会出现扩散，或者在清洗工艺硅片的斜面的高浓度杂质可能对清洗槽曹城污染，特别是，这样的高浓度衬底在最后的减薄工艺中，绝大部分会被研磨掉，这就造成了很大的浪费。
现有沟槽填充方法形成的超结结构无法避免上述两个缺点。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能降低外延和衬底成本。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件包括：
N型掺杂的半导体衬底，所述半导体衬底具有第一掺杂浓度。
在所述半导体衬底上形成有多个沟槽。
在所述沟槽的底部的所述半导体衬底中形成有和所述沟槽自对准的通过氧离子注入或含氧物质注入和热过程形成的第一氧化层。
在所述沟槽的底部表面和侧面形成有具有N型掺杂的第一外延层，所述第一外延层具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度，所述第一外延层的N型杂质在热过程中扩散到邻近的所述半导体衬底中并在未填满的所述沟槽之间形成N型柱。
在形成有所述第一外延层的所述沟槽中完全填充有P型掺杂的第二外延层，由所述第二外延层组成P型柱，所述P型柱和所述N型柱的电荷相匹配，由所述N型柱和所述P型柱交替排列组成超结结构。
所述第一氧化层定义出所述超结结构底部的所述半导体衬底的厚度，超结器件的正面结构形成于所述超结结构的正面，所述超结器件的正面结构形成之后，所述半导体衬底的背面被减薄且减薄通过所述第一氧化层实现终点停止；所述第一氧化层在所述半导体衬底背面减薄后被去除。
所述超结器件的背面结构的背面掺杂区由形成于被减薄后的所述半导体衬底的背面的背面离子注入区组成。
进一步的改进是，所述半导体衬底为硅衬底；所述第一外延层和所述第二外延层都为硅外延层。
进一步的改进是，所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
进一步的改进是，所述含氧物质注入的含氧物质为HO。
进一步的改进是，背面减薄后位于所述超结结构底部的所述半导体衬底的厚度为50微米～100微米。
进一步的改进是，所述超结器件为超结MOSFET，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
进一步的改进是，所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、提供N型掺杂的半导体衬底，所述半导体衬底具有第一掺杂浓度。
步骤二、在所述半导体衬底表面形成硬质掩膜层，进行光刻定义出沟槽的形成区域，采用干法刻蚀工艺在所述半导体衬底上形成有多个沟槽。
步骤三、在所述沟槽的侧面和底部表面以及所述沟槽外的所述硬质掩膜层表面形成第二掩膜层，进行回刻将所述沟槽底部表面的所述第二掩膜层完全去除以及将所述沟槽侧面的所述第二掩膜层保留。
步骤四、以回刻后的所述第二掩膜层为掩膜进行氧离子注入或含氧物质注入将氧杂质自对准的形成于所述沟槽的底部；进行热过程的处理将氧离子注入或含氧物质注入的氧和所述半导体衬底材料反应形成第一氧化层。
步骤五、去除剩余的所述第二掩膜层，所述沟槽之间顶部表面的所述硬质掩膜层保留有部分厚度。
步骤六、进行第一次外延生长，在所述沟槽的底部表面和侧面形成具有N型掺杂的第一外延层，所述第一外延层具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度。
步骤七、进行热过程处理将所述第一外延层的N型杂质扩散到邻近的所述半导体衬底中，N型杂质扩散后的所述沟槽侧面的所述第一外延层和横向接触的所述半导体衬底组成位于未填满的所述沟槽之间的N型柱。
步骤八、进行第二次外延生长在形成有所述第一外延层的所述沟槽中完全填充P型掺杂的第二外延层，由所述第二外延层组成P型柱，所述P型柱和所述N型柱的电荷相匹配，由所述N型柱和所述P型柱交替排列组成超结结构。
步骤九、在所述超结结构的正面形成超结器件的正面结构。
步骤十、对所述半导体衬底进行以所述第一氧化层为终点停止层的背面减薄，之后去除所述第一氧化层。
步骤十一、在所述半导体衬底的背面进行背面离子注入形成所述超结器件的背面结构的背面掺杂区。
进一步的改进是，所述半导体衬底为硅衬底；所述第一外延层和所述第二外延层都为硅外延层。
所述硬质掩膜层由氧化硅膜、氮化硅膜和氧化硅膜叠加而成。
所述第二掩膜层由氧化硅膜和氮化硅膜叠加而成，所述第二掩膜层的氧化硅膜通过热氧化工艺形成。
进一步的改进是，步骤四中所述氧离子注入或所述含氧物质注入的注入能量为1Mev～2Mev，所述氧离子注入或所述含氧物质注入的注入剂量确定所述第一氧化层的厚度。
进一步的改进是，所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
进一步的改进是，背面减薄后位于所述超结结构底部的所述半导体衬底的厚度为50微米～100微米。
进一步的改进是，所述超结器件为超结MOSFET，步骤九中形成的所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
步骤十一中在形成所述背面掺杂区之后还包括在所述背面掺杂区的背面形成背面金属层的步骤，由所述背面掺杂区组成的漏区，由背面金属层组成的漏极。
进一步的改进是，所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
进一步的改进是，步骤七中，所述沟槽底部表面的所述第一外延层的N型杂质扩散到所述沟槽底部的深度至少要达到所述第一氧化层的顶部表面。
本发明能取得如下有益效果：
第一、本发明通过将超结结构的沟槽直接形成于半导体衬底上，和现有技术中沟槽形成于外延层中的技术方案相比，本发明能减少外延层的厚度，仅需对填充于沟槽中的结构采用外延层，在本技术领域中，外延层的成本相对较高，减少外延层的厚度能够降低器件的成本，所以本发明能降低外延成本并从而降低器件成本。
第二、本发明之所以能够将超结结构的沟槽直接形成于半导体衬底上，是因为本发明的半导体衬底采用了较低的掺杂浓度，本发明的半导体衬底能采用较低的掺杂浓度是因为本发明的半导体衬底的掺杂浓度既独立于超结结构的N型柱的掺杂浓度，也独立于背面工艺中的背面掺杂区的掺杂浓度，故半导体衬底的掺杂浓度的设置不受N型柱和背面掺杂区的掺杂浓度的影响，使得在N型柱需要采用较高掺杂浓度以及背面掺杂区需要采用较高的掺杂浓度的条件下半导体衬底依然能采用较低的掺杂浓度，半导体衬底掺杂浓度的降低能够降低成本，而且能够防止高掺杂的半导体衬底在高温工艺中所出现的杂质扩散问题以及能防止在半导体衬底清洗工艺中半导体衬底的斜面的高掺杂浓度杂质对清洗槽产生污染的问题。
第三、由于本发明的超结结构的沟槽直接形成于半导体衬底上，本发明能够实现在沟槽的底部自对准形成通过氧离子注入或含氧物质注入加热过程形成的第一氧化层，第一氧化层能够作为半导体衬底的背面减薄的终点停止层，从而能很好的控制减薄后的半导体衬底的厚度且这种厚度的一致性较好且能够取得较小的值，半导体衬底的厚度的较好的一致性能提高器件的性能，较薄的半导体衬底的厚度能改善器件的散热性能。
第四、本发明的背面掺杂区是通过在半导体衬底减薄后通过背面离子注入形成，使得本发明的背面掺杂区的掺杂浓度和半导体衬底的掺杂浓度相互独立，这样有利于背面掺杂区的掺杂浓度的调整，而通过对背面掺杂区的掺杂浓度的调整，主要是能降低漏区的掺杂浓度，从而能改善器件的二级管的特性，包括反向恢复时间(Trr)。以超结器件为N型超结MOSFET为例，背面掺杂区对于N+区组成的漏区，即本发明的漏区通过背面离子注入形成；而现有超结器件的漏区一般是直接采用N+掺杂的半导体衬底组成，为了得到低的衬底电阻，器件的半导体衬底的N+浓度通常选取很高，例如0.001ohm.cm～0.003，对应掺杂浓度7.36E19cm-3～2.25E19cm-3；相对于现有技术中漏区由半导体衬底形成时受到衬底电阻的要求限制而需要采用较高的掺杂浓度，本发明的漏区对应的N+区可以选取更低杂质浓度，只要保证器件的漏区和背面金属实现良好的欧姆接触并得到很低的接触电阻就行。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超结器件的结构示意图；
图2A-图2J是本发明实施例超结器件的制造方法各步骤中器件的结构示意图。
具体实施方式
如图1所示，是本发明实施例超结器件的结构示意图；本发明实施例超结器件包括：
N型掺杂的半导体衬底1，所述半导体衬底1具有第一掺杂浓度。本发明实施例中，所述半导体衬底1为硅衬底；后续的第一外延层201和第二外延层3都为硅外延层。
在所述半导体衬底1上形成有多个沟槽102，沟槽102请参考后续图2A所示。
在所述沟槽102的底部的所述半导体衬底1中形成有和所述沟槽102自对准的通过氧离子注入或含氧物质注入和热过程形成的第一氧化层105a。第一氧化层105a请参考后续图2C所示。较佳为，所述含氧物质注入的含氧物质为HO。
在所述沟槽102的底部表面和侧面形成有具有N型掺杂的第一外延层201，第一外延层201请参考后续图2E所示。
所述第一外延层201具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度，所述第一外延层201的N型杂质在热过程中扩散到邻近的所述半导体衬底1中并在未填满的所述沟槽102之间形成N型柱2。本发明实施例中，所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
在形成有所述第一外延层201的所述沟槽102中完全填充有P型掺杂的第二外延层3，由所述第二外延层3组成P型柱3，所述P型柱3和所述N型柱2的电荷相匹配，由所述N型柱2和所述P型柱3交替排列组成超结结构。
所述第一氧化层105a定义出所述超结结构底部的所述半导体衬底1的厚度，超结器件的正面结构形成于所述超结结构的正面，所述超结器件的正面结构形成之后，所述半导体衬底1的背面被减薄且减薄通过所述第一氧化层105a实现终点停止；所述第一氧化层105a在所述半导体衬底1背面减薄后被去除。较佳为，背面减薄后位于所述超结结构底部的所述半导体衬底1的厚度为50微米～100微米。
所述超结器件的背面结构的背面掺杂区12由形成于被减薄后的所述半导体衬底1的背面的背面离子注入区组成。
所述超结器件为超结MOSFET，所述正面结构包括沟道区4，栅极结构，源区7，层间膜9，接触孔10，正面金属层11组成的源极和栅极。图1中的栅极结构为平面栅结构，包括栅介质层如栅氧化层5和多晶硅栅6。
所述超结器件的背面结构包括由所述背面掺杂区12组成的漏区12和由背面金属层13组成的漏极。
图1中，所述超结MOSFET为N型器件，所述沟道区4由P型阱组成，在图1中所述沟道区中还标记有p，表示P型掺杂。所述源区7由N+掺杂区组成，所述漏区12的背面掺杂区12为N+掺杂。在所述源极对应的接触孔10的底部形成有由P+区8组成的阱接触区8，所述源极对应的接触孔10通过阱接触区8和所述沟道区4相接触并将所述沟道区4也连接到所述源极。
本发明实施例能取得如下有益效果：
第一、本发明实施例通过将超结结构的沟槽102直接形成于半导体衬底1上，和现有技术中沟槽102形成于外延层中的技术方案相比，本发明能减少外延层的厚度，仅需对填充于沟槽102中的结构采用外延层即本发明实施例仅需形成厚度形成厚度较薄的所述第一外延层201和所述第二外延层3即可实现，在本技术领域中，外延层的成本相对较高，减少外延层的厚度能够降低器件的成本，所以本发明实施例能大大降低外延成本。
第二、本发明实施例之所以能够将超结结构的沟槽102直接形成于半导体衬底1上，是因为本发明的半导体衬底1采用了较低的掺杂浓度，本发明的半导体衬底1能采用较低的掺杂浓度是因为本发明的半导体衬底1的掺杂浓度既独立于超结结构的N型柱2的掺杂浓度，也独立于背面工艺中的背面掺杂区12的掺杂浓度，其中，N型柱2的掺杂浓度主要是由所述第一外延层201的掺杂确定，而所述背面掺杂区12的掺杂浓度主要是由背面注入确定，故半导体衬底1的掺杂浓度的设置不受N型柱2和背面掺杂区12的掺杂浓度的影响，使得在N型柱2需要采用较高掺杂浓度以及背面掺杂区12需要采用较高的掺杂浓度的条件下半导体衬底1依然能采用较低的掺杂浓度，半导体衬底1掺杂浓度的降低能够降低成本，而且能够防止高掺杂的半导体衬底1在高温工艺中所出现的杂质扩散问题以及能防止在半导体衬底1清洗工艺中半导体衬底1的斜面的高掺杂浓度杂质对清洗槽产生污染的问题。
第三、由于本发明实施例的超结结构的沟槽102直接形成于半导体衬底1上，本发明能够实现在沟槽102的底部自对准形成通过氧离子注入或含氧物质注入加热过程形成的第一氧化层105a，第一氧化层105a能够作为半导体衬底1的背面减薄的终点停止层，从而能很好的控制减薄后的半导体衬底1的厚度且这种厚度的一致性较好且能够取得较小的值，半导体衬底1的厚度的较好的一致性能提高器件的性能，较薄的半导体衬底1的厚度能改善器件的散热性能。
第四、本发明实施例的背面掺杂区12是通过在半导体衬底1减薄后通过背面离子注入形成，使得本发明实施例的背面掺杂区12的掺杂浓度和半导体衬底1的掺杂浓度相互独立，这样有利于背面掺杂区12的掺杂浓度的调整，而通过对背面掺杂区12的掺杂浓度的调整，主要是能降低漏区12的掺杂浓度，从而能改善器件的二级管的特性，包括Trr。以超结器件为N型超结MOSFET为例，背面掺杂区12对于N+区组成的漏区12，即本发明的漏区12通过背面离子注入形成；而现有超结器件的漏区12一般是直接采用N+掺杂的半导体衬底1组成，为了得到低的衬底电阻，器件的半导体衬底1的N+浓度通常选取很高，例如0.001ohm.cm～0.003，对应掺杂浓度7.36E19cm-3～2.25E19cm-3；相对于现有技术中漏区12由半导体衬底1形成时受到衬底电阻的要求限制而需要采用较高的掺杂浓度，本发明实施例的漏区12对应的N+区可以选取更低杂质浓度，只要保证器件的漏区12和背面金属实现良好的欧姆接触并得到很低的接触电阻就行。
如图2A至图2J所示，是本发明实施例超结器件的制造方法各步骤中器件的结构示意图，本发明实施例超结器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供N型掺杂的半导体衬底1，所述半导体衬底1具有第一掺杂浓度。
所述半导体衬底1为硅衬底；后续形成的所述第一外延层201和所述第二外延层3都为硅外延层。
步骤二、如图2A所示，在所述半导体衬底1表面形成硬质掩膜层101，进行光刻定义出沟槽102的形成区域，采用干法刻蚀工艺在所述半导体衬底1上形成有多个沟槽102。
所述硬质掩膜层101由氧化硅膜、氮化硅膜和氧化硅膜叠加而成。
步骤三、如图2B所示，在所述沟槽102的侧面和底部表面以及所述沟槽102外的所述硬质掩膜层101表面形成第二掩膜层103，所述第二掩膜层103由氧化硅膜和氮化硅膜叠加而成，所述第二掩膜层103的氧化硅膜通过热氧化工艺形成。
进行回刻将所述沟槽102底部表面的所述第二掩膜层103完全去除以及将所述沟槽102侧面的所述第二掩膜层103保留。
回刻时，先去除所述沟槽102底部表面的所述第二掩膜层103的氮化硅膜，同时位于所述硬质掩膜层101顶部表面的所述第二掩膜层103的氮化硅膜也被去除，氮化硅膜采用湿法去除；之后在去除所述沟槽102底部表面的所述第二掩膜层103的氧化硅膜，同时，位于所述硬质掩膜层101顶部表面的所述第二掩膜层103的氧化硅膜也被去除，通常采用湿法刻蚀氧化硅膜，这时所述硬质掩膜层101的顶层的氧化硅膜也被去除并停止在氮化硅膜上，这样能使表面的介质膜的一致性得到的保证。
步骤四、如图2B所示，以回刻后的所述第二掩膜层103为掩膜进行如标记104所示的氧离子注入或含氧物质注入将氧杂质自对准的形成于所述沟槽102的底部，氧杂质注入区域如标记105所示。
所述氧离子注入或所述含氧物质注入的注入能量为200Kev～2Mev，所述氧离子注入或所述含氧物质注入的注入剂量确定所述第一氧化层105a的厚度；较佳为，所述氧离子注入或所述含氧物质注入的注入剂量为1E16cm-2～2E18cm-2。
如图2C所示，进行热过程的处理将氧离子注入或含氧物质注入的氧和所述半导体衬底1材料反应形成第一氧化层105a。
步骤五、如图2D所示，去除剩余的所述第二掩膜层103，所述沟槽102之间顶部表面的所述硬质掩膜层101保留有部分厚度。
步骤六、如图2E所示，进行第一次外延生长，在所述沟槽102的底部表面和侧面形成具有N型掺杂的第一外延层201，所述第一外延层201具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度。较佳为，所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
步骤七、如图2F所示，进行热过程处理将所述第一外延层201的N型杂质扩散到邻近的所述半导体衬底1中，N型杂质扩散后的所述沟槽102侧面的所述第一外延层201和横向接触的所述半导体衬底1组成位于未填满的所述沟槽102之间的N型柱2。
和所述第一外延层201邻近的所述半导体衬底1包括位于沟槽102之间的所述半导体衬底1和位于所述沟槽102底部的所述半导体衬底1，所述第一外延层201的N型杂质通过横向扩散进入到位于所述沟槽102之间的所述半导体衬底1中；所述第一外延层201的N型杂质通过纵向扩散进入到位于所述沟槽102底部的所有所述半导体衬底1中。图2E中，单独用标记201a单独表示所述沟槽102底部表面的所述第一外延层201，所述第一外延层201a的N型杂质纵向扩散到所述沟槽102底部的深度至少要达到所述第一氧化层105a的顶部表面。
步骤八、如图2G所示，进行第二次外延生长在形成有所述第一外延层201的所述沟槽102中完全填充P型掺杂的第二外延层3，由所述第二外延层3组成P型柱3，所述P型柱3和所述N型柱2的电荷相匹配，由所述N型柱2和所述P型柱3交替排列组成超结结构。
通知，在所述第二外延层3形成的第二次外延生长工艺完成之后还包括一次化学机械研磨(CMP)工艺，化学机械研磨工艺将所述沟槽102外所述第二外延层3都去除，仅留下在所述沟槽102中的所述第二外延层3。
步骤九、如图2H所示，在所述超结结构的正面形成超结器件的正面结构。
所述超结器件为超结MOSFET，所述正面结构包括沟道区4，栅极结构，源区7，层间膜9，接触孔10，正面金属层11组成的源极和栅极。栅极结构为平面栅结构，包括栅介质层如栅氧化层5和多晶硅栅6。
步骤十、如图2I所示，对所述半导体衬底1进行以所述第一氧化层105a为终点停止层的背面减薄，之后去除所述第一氧化层105a。
背面减薄后位于所述超结结构底部的所述半导体衬底1的厚度为50微米～100微米。
步骤十一、如图2J所示，在所述半导体衬底1的背面进行如标记106所示的背面离子注入形成所述超结器件的背面结构的背面掺杂区12。
在形成所述背面掺杂区12之后还包括在所述背面掺杂区12的背面形成背面金属层13的步骤，由所述背面掺杂区12组成的漏区12，由背面金属层13组成的漏极。
所述超结MOSFET为N型器件时，所述沟道区4由P型阱组成，所述源区7由N+掺杂区组成，所述漏区12的背面掺杂区12为N+掺杂。
下面以500V～700V的N型超结MOSFET为例说明一下本发明实施例方法的各步骤中所采用的具体参数：
步骤一中、所述半导体衬底1的电阻率的取值范围为2ohm.cm～20ohm.cm，如果后续的第一外延层201形成后并扩散后形成的N型柱2的电阻率是在1ohm.cm～2ohm.cm，而N型衬底的电阻率选择在比最后N型柱2的浓度大一个数量级的范围，那么，在所述半导体衬底1电阻率的变化范围能选择较大，例如20ohm.cm～30ohm.cm,这么大范围的电阻率对器件的特性不会产生多大变化；如果所述半导体衬底1的电阻率选择在与N型柱2的浓度很接近的范围如在同一数量级，那么所述半导体衬底1电阻率的选择的范围不宜过大，例如所述半导体衬底1电阻率的变化范围限制在+-10％的范围，否则会影响器件特性的一致性。
步骤二中、所述硬质掩膜层101采用氧化硅膜、氮化硅膜和氧化硅膜叠加结构能便于后面的工艺调整，并能得到很好的器件一致性。所述硬质掩膜层101的各叠层的厚度分别为：氧化硅膜1000埃、氮化硅膜埃500埃～1000埃、氧化硅膜5000埃～20000埃。
所述沟槽102的宽度为5微米，所述沟槽102之间的区域宽度选取为3微米。
步骤三中、所述第二掩膜层103的氧化硅膜通过热氧化工艺形成能同时起到去除所述沟槽102在刻蚀过程中的可能受到的损伤的表面层的作用。所述第二掩膜层103的各叠层的厚度分别为：氧化硅膜200埃～1000埃，氮化硅膜埃100埃～500埃，所述第二掩膜层103的氮化硅膜通过CVD淀积而成。
步骤六中、所述第一外延层201的浓度和厚度的选取由器件的要求例如源漏击穿电压(BVDS)和比导通电阻来定。例如选择所述第一外延层201的厚度为0.5微米～1微米，和浓度相对应的电阻率为0.5ohm.cm～0.75ohm.cm；所述沟槽102底部表面的所述第一外延层201a的厚度要大于所述沟槽102侧面的所述第一外延层201的厚度，这样便于器件之后的外延即第二外延层2的填充。
所述第一外延层201的掺杂杂质可以是磷和As，为了易于扩散，通常选取磷掺杂。
步骤七中、通过高温扩散，所述第一外延层201a的N型杂质纵向扩散到所述第一氧化层105a的形成区域或者跨越所述第一氧化层105a的形成区域。
所述第一外延层201a在扩散过程中还会在所述沟槽102的底部产生横向扩散，为了，在扩散完成之后，接近所述沟槽102底部，位于所述沟槽102之间的区域可以有较高的N型掺杂浓度，可以在步骤五之后以及步骤六的外延生长所述第一外延层201a之前进行一次N型离子注入，将N型杂质注入到所述沟槽102的底部区域，这样有利于其横向的扩散。
步骤八中、所述P型柱3和所述N型柱2的电荷相匹配的要求为：保证所述P型柱3和所述N型柱2的杂质总量的差异不要超过其中任何一个总量的10％。
步骤九中、首先通过通过离子注入和高温热过程推阱形成所述沟道区4对应的P阱，推阱的温度一般高于1000℃，时间一般长于30分钟。
通过热氧化形成所述栅氧化层5以及通过淀积形成N型高浓度的多晶硅层6，通过多晶硅栅光刻和刻蚀形成多晶硅栅6。一般500-700V的MOSFET的所述栅氧化层5的厚度为所述多晶硅栅6的厚度为
在多晶硅栅6形成之后，通过离子注入形成N+掺杂的源区7，一般可以通过As或Phos注入形成，或者他们组合。As的注入条件一般为：注入能量为30Kev～100Kev，注入剂量为3cm-2～5E15 cm-2。
之后淀积层间膜9，层间膜9能是不掺杂的氧化膜和硼磷硅玻璃(BPSG)膜的组合；
之后通过接触孔光刻和刻蚀形成接触孔10，并在形成接触孔10后进行高浓度P型注入形成阱接触区8，保证接触孔10的金属和P阱即所述沟道区4进行良好的欧姆接触。
所述层间膜9的厚度为
阱接触区8的高浓度P型注入的注入杂质为B或者为BF2，或者为B和BF2的组合，注入能量为30Kev～80Kev，注入剂量为1cm-2～3E15cm-2。能通过优化该注入条件改善器件的抗电流冲击能力，为了更好的提高体二极管的反向恢复过程的软度，也能降低该P型注入的能量和剂量，例如阱接触区8的高浓度P型注入条件取为：注入杂质为BF2，注入能量为5Kev～40KEV，注入剂量为5E14cm-2～2E15 cm-2，剂量的选择可以使为了保证形成欧姆接触的最低剂量，能量的选择主要是要考虑离子注入设备的能力。
在所述接触孔10的刻蚀和离子注入完成后，淀积Ti-TiN阻断层并进行退火，一般退火的工艺条件是630℃～720℃的快速退火。
之后淀积金属钨(W)将接触孔10填充满，对0.6微米所述接触孔10的开口，W厚度能设定为4000埃；之后进行等离子体干法回刻将表面的金属完全除去。在所述接触孔10的尺寸比较大时，例如高宽比小于等于0.5，能用AlCu或ALSiCu实现对所述接触孔10的开口完全填充，此时只需要淀积Ti-TiN，而不需要W淀积和相应的回刻。
之后，在所述半导体衬底1的正面淀积正面金属层11，之后通过正面金属层11的光刻和刻蚀形成源极和栅极。正面金属层11能为ALSi，AlSiCu。正面金属层11的总厚度一般在4微米～6微米。
步骤十一中、背面离子注入106对应的注入杂质为是As或磷，注入能量为20Kev～60Kev，注入剂量为1E15cm-2～3E15cm-2。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种超结器件，其特征在于，包括：
N型掺杂的半导体衬底，所述半导体衬底具有第一掺杂浓度；
在所述半导体衬底上形成有多个沟槽；
在所述沟槽的底部的所述半导体衬底中形成有和所述沟槽自对准的通过氧离子注入或含氧物质注入和热过程形成的第一氧化层；
在所述沟槽的底部表面和侧面形成有具有N型掺杂的第一外延层，所述第一外延层具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度，所述第一外延层的N型杂质在热过程中扩散到邻近的所述半导体衬底中并在未填满的所述沟槽之间形成N型柱；
在形成有所述第一外延层的所述沟槽中完全填充有P型掺杂的第二外延层，由所述第二外延层组成P型柱，所述P型柱和所述N型柱的电荷相匹配，由所述N型柱和所述P型柱交替排列组成超结结构；
所述第一氧化层定义出所述超结结构底部的所述半导体衬底的厚度，超结器件的正面结构形成于所述超结结构的正面，所述超结器件的正面结构形成之后，所述半导体衬底的背面被减薄且减薄通过所述第一氧化层实现终点停止；所述第一氧化层在所述半导体衬底背面减薄后被去除；
所述超结器件的背面结构的背面掺杂区由形成于被减薄后的所述半导体衬底的背面的背面离子注入区组成。
2.如权利要求1所述的超结器件，其特征在于：所述半导体衬底为硅衬底；所述第一外延层和所述第二外延层都为硅外延层。
3.如权利要求1所述的超结器件，其特征在于：所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
4.如权利要求1所述的超结器件，其特征在于：所述含氧物质注入的含氧物质为HO。
5.如权利要求1所述的超结器件，其特征在于：背面减薄后位于所述超结结构底部的所述半导体衬底的厚度为50微米～100微米。
6.如权利要求1所述的超结器件，其特征在于：所述超结器件为超结MOSFET，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
7.如权利要求6所述的超结器件，其特征在于：所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
8.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供N型掺杂的半导体衬底，所述半导体衬底具有第一掺杂浓度；
步骤二、在所述半导体衬底表面形成硬质掩膜层，进行光刻定义出沟槽的形成区域，采用干法刻蚀工艺在所述半导体衬底上形成有多个沟槽；
步骤三、在所述沟槽的侧面和底部表面以及所述沟槽外的所述硬质掩膜层表面形成第二掩膜层，进行回刻将所述沟槽底部表面的所述第二掩膜层完全去除以及将所述沟槽侧面的所述第二掩膜层保留；
步骤四、以回刻后的所述第二掩膜层为掩膜进行氧离子注入或含氧物质注入将氧杂质自对准的形成于所述沟槽的底部；进行热过程的处理将氧离子注入或含氧物质注入的氧和所述半导体衬底材料反应形成第一氧化层；
步骤五、去除剩余的所述第二掩膜层，所述沟槽之间顶部表面的所述硬质掩膜层保留有部分厚度；
步骤六、进行第一次外延生长，在所述沟槽的底部表面和侧面形成具有N型掺杂的第一外延层，所述第一外延层具有第二掺杂浓度；所述第二掺杂浓度大于所述第一掺杂浓度；
步骤七、进行热过程处理将所述第一外延层的N型杂质扩散到邻近的所述半导体衬底中，N型杂质扩散后的所述沟槽侧面的所述第一外延层和横向接触的所述半导体衬底组成位于未填满的所述沟槽之间的N型柱；
步骤八、进行第二次外延生长在形成有所述第一外延层的所述沟槽中完全填充P型掺杂的第二外延层，由所述第二外延层组成P型柱，所述P型柱和所述N型柱的电荷相匹配，由所述N型柱和所述P型柱交替排列组成超结结构；
步骤九、在所述超结结构的正面形成超结器件的正面结构；
步骤十、对所述半导体衬底进行以所述第一氧化层为终点停止层的背面减薄，之后去除所述第一氧化层；
步骤十一、在所述半导体衬底的背面进行背面离子注入形成所述超结器件的背面结构的背面掺杂区。
9.如权利要求8所述的超结器件的制造方法，其特征在于：所述半导体衬底为硅衬底；所述第一外延层和所述第二外延层都为硅外延层；
所述硬质掩膜层由氧化硅膜、氮化硅膜和氧化硅膜叠加而成；
所述第二掩膜层由氧化硅膜和氮化硅膜叠加而成，所述第二掩膜层的氧化硅膜通过热氧化工艺形成。
10.如权利要求8所述的超结器件的制造方法，其特征在于：步骤四中所述氧离子注入或所述含氧物质注入的注入能量为1Mev～2Mev，所述氧离子注入或所述含氧物质注入的注入剂量确定所述第一氧化层的厚度。
11.如权利要求8所述的超结器件的制造方法，其特征在于：所述第二掺杂浓度为所述第一掺杂浓度的10倍以上。
12.如权利要求8所述的超结器件的制造方法，其特征在于：背面减薄后位于所述超结结构底部的所述半导体衬底的厚度为50微米～100微米。
13.如权利要求8所述的超结器件的制造方法，其特征在于：所述超结器件为超结MOSFET，步骤九中形成的所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
步骤十一中在形成所述背面掺杂区之后还包括在所述背面掺杂区的背面形成背面金属层的步骤，由所述背面掺杂区组成的漏区，由背面金属层组成的漏极。
14.如权利要求13所述的超结器件的制造方法，其特征在于：所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
15.如权利要求8所述的超结器件的制造方法，其特征在于：步骤七中，所述沟槽底部表面的所述第一外延层的N型杂质扩散到所述沟槽底部的深度至少要达到所述第一氧化层的顶部表面。
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