JP2012089540A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】シリコンウェハ1のダイシングライン4などの無効領域の内部にSON構造11のアライメントマーク9を形成し、このアライメントマーク9を赤色レーザ(透過型レーザ)の反射光16の変化で認識することで、図示しないSON構造23上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。
【選択図】 図5
Description
図32は、SJ−MOSFETの要部断面図である。このSJ−MOSFET120は、アライメントマーク130形成後のシリコンウェハ121にエピタキシャル成長による成膜122とイオン注入によるカラム123形成のためのパターニングを繰り返し行って形成される。側面の点線はシリコンウェハ121に形成された凹部のアライメントマーク130である。尚、図中の符号で124はウェル層、125はソース層、126はゲート電極、127はソース電極、128はドレイン層および129はドレイン電極である。
また、特許文献1〜4と非特許文献1のいずれにも、SON構造をフォトリソグラフィー工程のアライメントマークとして用いることは記載されていない。
また、特許請求の範囲の請求項5に記載の発明によれば、請求項1に記載の発明において、前記アライメントマークとなるSON構造が、半導体素子を構成するSON構造と同時に形成されるとよい。
また、素子を形成する活性領域7に形成されるSON構造23(例えば、図8参照)のホールトレンチ8はアライメントマーク9となるSON構造11のホールトレンチ5と同一寸法で同時に形成される。
また、従来のようにアライメントマークの再形成などの製造プロセスが不要となり、製造プロセスの短縮化を図ることができる。
つぎに、図11に示すように、全面にゲート電極となるポリシリコン29を形成する。
つぎに、図16に示すように、レジストマスク38によりポリシリコン29をエッチングしてゲート電極39を形成した後、レジストマスク38を除去する。
つぎに、図24に示すように、この最上層のn型のエピタキシャル層75上にゲート酸化膜となる酸化膜76を形成し、これらの酸化膜76上にゲート電極となるポリシリコン77を形成する。
つぎに、図28に示すように、層間絶縁膜84(BPSG)、絶縁膜85、ソース表面電極86、ならびに表面保護膜87を形成する。その後、シリコンウェハ61の裏面61aをバックグラインド(裏面研削)してエピタキシャル層を含むシリコンウェハ61の厚みRを675μm程度から280μm程度まで薄くする。
また、実施例3ではプレーナ型のSJ−MOSFETの例を説明したが、図示しないトレンチ型のSJ−MOSFETにも適用できることは勿論である。
1a 主面
2 酸化膜
2a 酸化膜マスク
3 レジストマスク
4、45、90 ダイシングライン
5 ホールトレンチ(アライメントマークの箇所に形成される)
6 デットスペース
7 活性領域
8 ホールトレンチ(活性領域に形成される)
9 アライメントマーク
9a 点線(十字)
10 空洞(アライメントマーク)
11 SON構造(アライメントマーク)
11a 処理炉
12 露光機
13 出射部
14、33、72a 入射光
14a 透過光
15 検出部
16、34、72b 反射光
17、35 レチクルマスク
18 アライメントマーク(レチクルマスク)
22 空洞(活性領域のSON構造)
23 SON構造(活性領域)
24、62 シリコン層
25 拡散分離層
26 シリコン層(SON構造の空洞上のシリコン薄膜)
27 酸化膜
28 選択酸化膜
29、77 ポリシリコン
30 スピンナー台
31、80、82 レジスト
32 露光機
35a パターン(レチクルマスク)
36 アライメントマーク(レチクルマスク)
37 露光用の光
38,69、78 レジストマスク
39、79 ゲート電極
40、84 層間絶縁膜
41 ソース層
42 ドレイン層
43 ソース電極
44 ドレイン電極
61a 裏面
63〜67,75 エピタキシャル層
70 イオン注入
71 ボロンイオン
72 赤色レーザ
73 p型のカラム構造
74 n型のカラム構造
76 ゲート酸化膜
81 p型のウェル層
83 n型のソース層
85 絶縁膜
86 ソース表面電極
87 表面保護膜
88 n型のドレイン層
89 ドレイン裏面電極
91 チップ
92 外周部
93 範囲
Claims (7)
- 半導体ウェハの無効領域に微細なホールトレンチを多数形成する工程と、
アニール処理により前記ホールトレンチの上部を塞ぎつつ該ホールトレンチの各空間を互いに結合して一つの大きな空洞であるSON(Silicon On Nothing)構造を形成する工程と、
前記SON構造をフォトリソグラフィーのアライメントマークとして用い、前記半導体ウェハに半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記無効領域が、ダイシングラインの箇所もしくは該ダイシングライン外の前記半導体ウェハのデッドスペースであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アライメントマークが、前記半導体ウェハを透過する波長を有するレーザで検出されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記レーザが、赤色レーザもしくは赤外線レーザであることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記アライメントマークとなるSON構造が、半導体素子を構成するSON構造と同時に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アライメントマークとなるSON構造が、超接合素子の多段エピタキシャル成長層に形成される不純物の拡散層の位置合わせに用いられることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アニール処理が、100%水素雰囲気で、温度が1000℃〜1200℃の範囲、圧力が133Pa〜2660Paの範囲で行なわれることを特徴とする請求項1に記載の半導体装置の製造方法。
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