CN102326256A - 用于改进沟槽屏蔽式半导体装置和肖特基势垒整流器装置的结构和方法 - Google Patents

用于改进沟槽屏蔽式半导体装置和肖特基势垒整流器装置的结构和方法 Download PDF

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Abstract

本发明说明了用于改进沟槽屏蔽式功率半导体装置等的性能的各种结构和方法。

Description

用于改进沟槽屏蔽式半导体装置和肖特基势垒整流器装置的结构和方法
技术领域
本发明总体涉及半导体技术，具体涉及功率半导体装置及其制造方法。
背景技术
几种类型的功率半导体装置(如晶体管和二极管)均包括竖直装置。竖直装置通常包括形成于半导体基板的半导体外延层中的台面结构，其中该台面通过布置在外延层中且在台面周围的一个或多个沟槽限定。可控电流沿着大体与外延层和半导体基板的表面垂直的(如，竖直的)方向从台面顶部流到台面底部。竖直装置通常具有电流流过电阻量低的台面的开启(ON)状态、以及除了极少的泄漏电流以外电流流动基本上受到抑制的关闭(OFF)状态。在OFF状态下，在抑制电流流动的同时可通过该台面承受的电压可非常高，比如在几十伏的范围内。然而，因为半导体材料中发生的各种过程，诸如载流子雪崩(carrier avalanche)，在OFF状态下抑制电流的能力在一定电压(通常被称为击穿电压)水平下失效。
需要继续对沟槽屏蔽式功率半导体装置的可靠性和性能进行改进。这包括提升上述击穿电压的值以及改进台面中形成的装置的电特性。
发明内容
本申请的第一发明涉及一种沟槽屏蔽式半导体装置。其第一一般示例性实施方式主要包括：具有表面的半导体区；该半导体区的第一区域；布置在该半导体区内且围绕第一区域的第一传导类型的阱区；以及在半导体区内延伸的多个沟槽。每个沟槽的第一端布置在阱区的第一部分中，第二端布置在阱区的第二部分中，且第一端与第二端之间的中间部分布置在第一区域内。每个沟槽还具有衬以介电层的相对侧壁、以及布置在该介电层的至少一个部分上的传导电极。任何适当和期望类型的装置区均可布置在相邻沟槽的中间部分之间。以上配置有助于从装置区排除电位线和场，以提升装置的击穿电压。本发明的其他示例性实施方式可包括布置在多个前述沟槽的任一侧上的端沟槽，每个此类端沟槽均布置在阱区相应部分中。另外一些示例性实施方式可包括布置在多个前述沟槽的第一和第二端处的额外端沟槽，每个此类额外端沟槽均布置在阱区的相应部分中。以上配置还有助于从装置区排除电位线和场，以提升装置的击穿电压。
本申请的第二发明涉及一种制造具有一个或多个沟槽的半导体装置的方法。作为做出本发明的一部分，发明者已经发现，具有改进质量的介电层且具有倒圆底壁的沟槽可以提供改进的击穿电压。本发明一个一般示例性实施方式包括：在半导体区内形成一个或多个初始沟槽，每个沟槽均具有底壁以及一个或多个侧壁；在初始沟槽的壁上生长牺牲氧化层；去除该牺牲氧化层；去除牺牲氧化层后在一个或多个沟槽的侧壁和底壁上形成介电层；以及用传导材料填充一个或多个沟槽。发明者已经发现，生长和去除牺牲氧化层可使沟槽的底壁变圆，并且通过连接(即，还原)沟槽壁的蚀刻半导体材料的自由键(dangling bond)来提高随后形成的介电层的质量。
本申请的第三发明涉及一种制造具有一个或多个沟槽的半导体装置的方法。作为做出本发明的一部分，发明者已经发现，可能引起击穿条件的传导桥可在沟槽的介电层中形成，并找到了一种生长可阻止这些传导桥形成的更佳的氧化物介电层的方法。本发明的一个一般示例性实施方式包括：在半导体区内形成一个或多个沟槽，每个沟槽均有底壁和一个或多个侧壁；在1100℃或更高的温度条件下、在以一种或多种惰性气体稀释的干燥氧环境中、在一个或多个沟槽的沟槽底壁和侧壁上形成氧化层；以及用传导材料填充一个或多个沟槽。在沟槽屏蔽式功率装置的背景中，以上氧化物生长条件提供了具备更高质量的更好的介电层。
本申请的第四发明涉及用于限定光刻胶层的光掩模，限定的光刻胶层进而用于限定半导体晶片中的沟槽。一个示例性的半导体晶片可具有在第一表面处的第一区域、在晶片表面处且与第一区域相邻的第二区域、以及第一与第二区域之间的周界边缘。第一区域相对于第二区域处在不同的高度，或下凹或升高。第二区域可包括裸片的形成沟槽处的活性区，且第一区域可形成在第二区域周围。这些沟槽也可延伸至第一区域中。发明者已经发现，传统的光掩模难以以亚微米沟槽尺寸在第一和第二区域中最低的一个中限定光刻胶层。本申请的第三发明提供了具有光学临近校正(opticalproximity correction)特征的光掩模，用于在第一和第二区域的最低的一个中限定光刻胶沟槽区。根据本发明的一个示例性实施方式包括：对准标志，用于将光掩模与半导体晶片的第一与第二区域之间的周界边缘对准；以及条带区的阵列，用于限定半导体晶片的第一表面中的多个沟槽。每个条带区都具有将要在半导体晶片的第一区域内对准的第一部分以及将要在第二区域内对准的第二部分。条带区的第一部分具有第一宽度，条带区的第二部分具有第二宽度，其中第一宽度与第二宽度不同。在限定正性(positive-tone)光刻胶的情况下，在最低区域上对准的宽度可大于在其他区域上对准的宽度。在限定负性光刻胶的情况下，最低区域上对准的宽度可小于其他区域上对准的宽度。
本申请的第五发明涉及一种具有P-掺杂多晶硅沟槽电极的沟槽屏蔽式半导体装置。发明者已经发现，P-掺杂多晶硅材料增强了沟槽电极将装置台面从电位线和场屏蔽开的能力，且提升了装置的击穿电压。本发明的第一示例性实施方式涉及一种半导体装置，该装置主要包括：具有表面的半导体区；以及延伸入半导体区的多个沟槽，每个沟槽均具有第一端、第二端以及第一与第二端之间的中间部分，每个沟槽还具有衬以介电层的相对侧壁、以及布置在介电层的至少一个部分中的传导电极，其中，传导电极包括P-掺杂多晶硅。本发明的第二示例性实施方式涉及一种制造具有一个或多个沟槽的半导体装置的方法，该方法主要包括：在半导体区内形成一个或多个沟槽，每个沟槽均具有底壁及一个或多个侧壁，该一个或多个沟槽限定半导体区的与该一个或多个沟槽相邻的表面；在一个或多个沟槽的侧壁和底壁上形成介电层；以及用P-掺杂多晶硅材料填充一个或多个沟槽。多晶硅可通过在沉积过程中的原位掺杂、通过在沉积之后用P型掺杂剂注入、或通过在退火过程中气相暴露于P型掺杂剂来实现掺杂。
参考附图在具体实施方式中对这些发明及其他发明的这些和其他实施方式进行详细说明。
本文中说明的示例性实施方式以及本发明的一些方面可单独或组合使用。
附图说明
图1示出了根据本申请的发明的一个示例性沟槽屏蔽式功率半导体装置的局部横截面图。
图2示出了根据本申请的发明的图1中所示的示例性装置的顶部平面图。
图3示出了根据本申请的发明的图1和2中所示的示例性装置的另一局部横截面图。
图4示出了根据本申请的其他发明的制造沟槽屏蔽式功率半导体装置的示例性方法的流程图。
图5-10示出了根据本申请的发明的在根据图4中示出的示例性方法的各个制造阶段中，沟槽屏蔽式功率半导体装置的横截面图。
图11-13示出了根据本申请的另一发明的用于限定半导体晶片中的特征的示例性光掩模的顶部平面图。
图14示出了根据本申请的发明的沟槽形成前的示例性沟槽屏蔽式功率半导体装置的局部横截面图。
图15示出了根据本申请的发明的另一个示例性沟槽屏蔽式功率半导体装置的局部横截面图。
具体实施方式
下文参考附图对根据本发明的技术进行更完整的说明，其中示出了发明的示例性实施方式。然而，本发明可以有不同的实施方式，且不应被解释为限于本文中所述的实施方式。相反，提供这些实施方式是为了让该发明公开彻底、完整且向本领域的技术人员完全传达本发明的范围。附图中，为了清晰，可对层厚度和区进行放大。在整个说明书中，相同的参考标号用于说明相同的元件。
应当理解的是，当说明一个元件(如层、区、或电极等)在另一元件“上方”、“上面”、“连接至”，“耦接至”、“电气耦接至”另一个元件等时，其可以直接位于其他元件上方、上面，连接至、或耦接至其他的元件，或者可以存在居间的元件。相对地，若说一个元件“直接位于...上”、“直接连接至”、“直接耦接至”、“直接电气连接至”另一元件等时，则其中不存在居间元件。本文中使用的与空间相关的术语，诸如“上方”、“下面”、“之上”、“下方”、“上”、“下”、“前”、“后”、“右”、“左”等是为了方便说明图中所示的一个元件或特征与另一元件或特征之间的关系。应当理解的是，除了图中描绘的方位之外，空间相关的术语旨在包括在使用或运行中的装置的不同方位。例如，如果图中的对象翻转，描述为在另一元件或特征“下面”或“下方”的元件的方位就变为在另一元件或特征的“上方”或“之上”。因此，示例性术语“上方”可能包括上方和下方方位。
本文中使用的术语仅用于本发明的解释性目的，不应被解释为限制本发明的意义或范围。如本说明书中使用的，除非在文中明确表示特定的情况，否则单数形式可以包括复数形式。而且，本说明书中使用的表述“包括”和/或“包含”既不限定提到的形状、数目、步骤、步骤、操作、构件、元件、和/或它们的组，也不排除出现或增加一个或多个其他不同的形状、数目、步骤、操作、构件、元件、和/或它们的组，或增加这些特征。本文中使用的术语“和/或”包括一个或多个相关所列项的任何及所有组合。如本文所用，诸如“第一”“第二”等的术语用于说明各个项。然而，明显的是，此类项不应被这些术语限定。术语仅用于将一个项与其他项区分。因此，只要不背离本发明的范围，要说明的第一项也可能指的是第二项。
如半导体技术中所知的，有可注入、扩散或生长至半导体区中以使该半导体区成为n型的n型掺杂剂(如砷、磷)，也有可注入、扩散或生长至半导体区中以使该区成为p型的p型掺杂剂(例如，硼)。在很多的装置制造工艺中，通常将n型掺杂剂注入或扩散至已有的p型区中，以制成n型子区。在该n型子区中，n型掺杂剂的浓度超过p型掺杂剂的浓度。在该子区内有“净”n型掺杂浓度，其等于引入的n型掺杂剂的浓度减去已有的p型掺杂剂的浓度。n型子区的电属性的主要部分与净n型掺杂浓度(而不是引入的n型掺杂剂的浓度)相关，而且因为该原因，半导体技术要区分净浓度和引入浓度。装置其他区在形成期间可以用引入区内仅一种类型的掺杂剂形成，这种情况下“净”掺杂浓度等于引入掺杂浓度。
图1示出了根据本发明的示例性沟槽屏蔽式功率半导体装置100的局部截面图。装置100可包括肖特基势垒整流器、p-n结整流器、MOSFET晶体管、BJT晶体管、IGBT晶体管、或其组合。为了说明，且不丧失一般性，本文中说明的装置100包括在装置裸片的中央区中的活性肖特基势垒整流器、以及在中央部分周围的场终止区中的寄生p-n结整流器。
装置100包括N+掺杂半导体基板105、布置在基板105底部上的第一传导层140、以及布置在半导体基板105顶面上的一个或多个外延生长半导体n型层106(“外延半导体层”)。如上所述，半导体区可用n型掺杂剂掺杂为n传导型区(或“n型区”)，用p型掺杂剂掺杂为p传导型区(或“p型区”)，或者不掺杂(“本征型区”)。装置100还包括：装置区120、或活性区120，装置的活性部件位于该区(如肖特基势垒整流器)；以及场终止区150，其成形为裸片外围的电场，以提高装置的反向击穿电压。如下面的说明，场终止区150具有寄生p-n结整流器。
在装置区120中，装置100还包括布置在半导体层106中的多个沟槽122、交叉置于沟槽122之间的半导体材料的多个台面130、布置在台面130顶部上方的传导接触层112，以及布置在接触层112上方的第二传导层110。每个沟槽122从层106的顶面朝向基板105延伸至层106中，且具有衬以介电层123的相对侧壁、以及布置在侧壁之间的屏蔽电极124。接触层112与每个台面130一起形成单个肖特基势垒二极管，其中二极管平行地电气耦接在第一传导层104与第二传导层110之间。接触层112是肖特基势垒整流器的阳极，基板105为阴极。第一传导层104提供了整流器的阴极端子，第二传导层110提供了阳极端子。作为示例性制造过程的典型结果，接触层112可置于屏蔽电极112与第二传导层110之间，这种情况下，其形成对屏蔽电极124和层110这两者的电接触。
屏蔽电极124通过第二传导层110电耦接至与接触层112相同的电位。屏蔽电极124用于建立深入半导体层106内并且在台面130的顶表面以下的阳极电位电绝缘岛，从而基本上将接触层112与台面130顶部之间的肖特基接触从基板105和半导体层106的下部部分上存在的阴极电位屏蔽开。屏蔽电极124也可用于消耗载流子(电子)的台面130，这导致沿伸入台面130的任何反向偏压的等电位线的分布(最初沿中心线)沿台面的高度以基本线性的方式分布，而不是集中在台面的顶部。这通过保持反向偏压的等电位线远离肖特基接触，而大大地提高了肖特基势垒二极管的反向偏压漏泄电流和击穿电压。沟槽122可以具有用于低击穿电压应用(VB＜50v)的0.05至2.0微米的深度，用于中击穿电压应用(90v＜VB＜150v)的1至5微米的深度，或用于很高击穿电压应用的高达25微米的深度。
在场终止区150中，装置100还包括：相对较深的布置在半导体层106中的相对深的净p掺杂隔离阱156、布置在隔离阱156中与装置区域120中最左边的沟槽122相邻的端沟槽162、以及布置在端沟槽162与最左边的沟槽122之间的端台面170。隔离阱156和端沟槽162各自从半导体层106的顶表面朝向基板105沿伸至层106中。阱156的最右边缘在端台面170内或装置区域120的最左边沟槽122处终止。每个沟槽162优选地包含在隔离阱156中。每个端沟槽162具有衬以介电层163的相对侧壁、以及布置在侧壁之间的屏蔽电极164。第二传导层110布置在隔离阱156上方，且电耦接至阱156和端沟槽162的屏蔽电极164。介电场层158布置在阱156与处于阱156的最左边缘处的第二传导层110之间(如，沿着场终止区域150的外围)。作为示例性制造过程的典型结果，接触层112可置于阱156与第二传导层110之间，这种情况下，其形成对阱156和层110这两者的电接触。(传导接触形成为从层112到阱156，因为与台面130的较低的n型掺杂水平相比较，阱的p型掺杂水平相对较高。)也作为典型结果，接触层112可置于在屏蔽电极164与第二传导层110之间，这种情况下，其形成对屏蔽电极164和层110这两者的电接触。
因为电耦接至第二传导层110，隔离阱156电气耦接至出现在屏蔽电极124、164和接触层112上的相同电位。阱156在其自身与n型层106之间形成p-n结，消耗层106的在载流子阱156周围的区域，并将电场从沟槽122、162和端台面170排除。即使沟槽122在适当位置，反向偏压的等电位线和电场也会蔓延至台面130的底部部分中，最初沿其中心线，其可能引发限定击穿电压的载流子雪崩击穿条件。如果没有阱156和沟槽162，反向偏压的等电位线和电场可能会比内部台面130更大程度地蔓延至最左台面130中，使最左台面130成为击穿条件的位置。如果没有阱156和沟槽162，最左台面130处的击穿电压的值会低于内部台面130的值，因为等电位线和电场在最左台面130中蔓延的程度更大。隔离阱156和端沟槽162用于将等电位线和电场从最左沟槽122排除，阻止电势和电场更大程度地蔓延至最左沟槽130内。实际上，阱156和沟槽162可配置为使电势和电场比内部台面更小程度地蔓延至最左沟槽130内。这会使得雪崩击穿条件在装置区域120的中央部分内发生，其会将反向偏压电流分布到更大的区域上，以减小电流的损害效应。如必要，阱156和n型层106的掺杂水平可选择为给p-n结提供比装置区域120内部部分的击穿电压更大的击穿电压，或者给p-n结提供更低的击穿电压。在后一种情况下，反向偏压击穿电流的损害效应集中到p-n结上。此类掺杂水平的选择在半导体装置技术领域中的普通技术设计师的能力范围内，且可通过本领域广泛使用的计算机模拟程序来指导。
从图1可以看出，半导体层106的顶表面中有一个小凹部152，位于场终止区150内。凹部152在示例性制造过程期间制成，提供用于该过程的各种光刻掩模的对准标志。因为制造过程中的凹部和其他特征，沟槽162底部的深度低于沟槽122底部深度。端沟槽162底部的下深度还有助于将等电位线和电场从最左边沟槽122排除，且有助于提升装置的击穿电压。在装置100的其他实施中，沟槽162底部的深度可等于沟槽122的深度，这可通过使用更狭窄的平版印刷窗限定沟槽162来实现，或使用不形成凹部152的不同对准方法来实现。沟槽162的宽度范围可以是沟槽122宽度的0.8倍至沟槽122宽度的1.2倍，且端台面170的宽度范围可以是台面130宽度的0.5倍至台面130宽度的1.25倍。在优选实施方式中，沟槽162的宽度基本上与沟槽122的宽度相同，这在沟槽顶部处测得(对于小于一微米的沟槽宽度，优选地在0.1微米以内，更优选地在0.05微米以内)。也在优选实施方式中，端台面170的宽度范围是台面130宽度的0.8倍至1.2倍，这在台面顶部处测得(对于小于一微米的沟槽宽度，优选地在0.1微米以内，更优选地在0.05微米以内)。以上宽度可在实际的裸片上测得，如必要，使用适合沟槽和台面边缘的线段最小平方(line segmentleastsquare)。对于亚微米的沟槽宽度和台面宽度，使用传统的光刻方法实现这些优选尺寸(凹部152存在)很难。然而，下文说明的光学临近校正(optical-proximity-correction，OPC)光刻发明可用来很容易地实现这些优选尺寸。通过OPC特征实现的一组典型尺寸包括：大约0.5微米的沟槽宽度、大约1.1微米的沟槽深度、大约400至500埃的沟槽介电层厚度、大约0.3微米的台面宽度、以及相邻沟槽122之间的大约0.8微米的节距。
图2示出了装置100的顶部平面图，位置为图1的横截面显示为被剖切线1-1切割。显示了活性区域120、场终止区150、凹部152、沟槽122、台面130、端沟槽162、和端台面170的位置。为了在图中清楚显示这些特征，示出了沟槽122和台面130的数量相对较少的装置100的实施。装置的典型实现可以有50个或更多个沟槽122以及50个或更多个台面130(减去1)。也可以使用1000个沟槽122或更多沟槽的实施方式。图2中还示出了在沟槽122的阵列左侧和右侧处的两个额外的端沟槽166。额外端沟槽166优选地与沟槽122和162的端部相接触(如，邻接所述端部)，为此原因，额外端沟槽166可以被称为“沟槽端(end-of-trench)”沟槽166。额外端沟槽166的结构与沟槽162相同，具有衬以介电层的侧壁和屏蔽电极。端沟槽162和166的组合包括周边沟槽160。
图3示出了装置100的沿图2所示切剖线3-3截取的横剖面。该横截面示出了沟槽122的纵向结构，以及其如何在端沟槽166处终止。该横截面中还示出了，衬垫沟槽166的侧壁的介电层167，以及布置在沟槽166中的屏蔽电极168。屏蔽电极168优选地与沟槽122的屏蔽电极124形成电接触。端沟槽166优选地布置在P-阱156内。沿端沟槽162截取的横截面与图3所示的形式一样。因为凹部152，每个沟槽122和162的端部分的底部深度均小于图中所示实施方式中沟槽中间部分的深度。沟槽端部分较低的深度还有助于将等电位线和电场从沟槽的活性区排除，从而提升装置的击穿电压。
一个典型实施方式中，区156的示例性宽度为约9微米。将端沟槽162和166放置于区156内的一个额外优势在于，将区156的侧壁与最外侧沟槽122的位置对准所需的精度可以大大降低，因为假如出现区156没有完全延伸经过台面170的宽度的情况(图1-2中所示)，沟槽162和166提供了台面170的载流子消耗。在其他实施中，端沟槽166可以省去。在这些实施中，沟槽122和162的端部延伸入区156内，延伸入的距离等于或大于沟槽宽度，但是每个这种端部均与区156的最外侧壁(外周界边缘)相隔至少一个耗尽深度(depletion depth)。该耗尽深度可通过本领域的任何一种常见技术从沟槽介电层的厚度、沟槽内传导材料的功函数、以及区156在沟槽端部附近的净掺杂水平进行确定。作为典型实施的一般性规则，该耗尽深度等于或小于台面170的宽度。
现在参考图4所示的流程图180说明用于制造装置100的示例性方法。流程图180有多个框，每个“关键蚀刻(key etch)”在半导体晶片的顶表面处进行，以形成凹部152(图1-3所示)。该操作可包括：在基板顶表面上形成光刻胶层，让光刻胶在光化辐射下曝光，以使光刻胶覆盖凹部152位置的部分可以去除，显影曝光的光刻胶以去除那些部分，从而留下基板顶表面的曝光部分。然后让这些曝光区暴露于去除曝光区域中的基板材料的蚀刻剂。可以使用等离子基(干式)蚀刻或水性化学(湿式)蚀刻。蚀刻可具有各向同性特性、各向异性特性、或两种特性的组合。当前，对于硅晶片各向同性等离子体为优选的。关键蚀刻可给凹部152提供范围从500埃至2000埃的深度，典型地使用1200埃。
在框184，可形成隔离阱156。该操作可包括，使用先前布置的图案化光刻胶层作为离子注入掩模，将掺杂剂离子注入至凹部152的蚀刻区域中。可使用以40KeV的注入能量，每平方厘米的注入剂量为5×1013个掺杂剂原子(如，用于p型的硼)。然后可剥去光刻胶层(如，用氧等离子体清洁)，且可以利用传统的H2SO4/H2O2蚀刻，然后利用RCA SC-1标准清洁蚀刻，来清洁基板顶表面。然后可通过传统的扩散过程将注入物注入，所述扩散过程包括在基本惰性的气氛(如99％的氮，1％的氧)中暴露于1150℃的温度一段充足的时间，以使注入物进入到大约1.2至1.3微米的深度。在形成沟槽122、162、和166的准备中，可以使用相同的扩散炉，就在扩散过程之后，立即在基板顶表面上生长硬氧化层。硬氧化层可具有约2100埃的厚度，且可以首先在蒸汽环境中在950℃的温度下生长，然后在干燥氧(无水蒸汽)的环境中生长，所述干燥氧环境减少了晶片上及晶片间的氧化物厚度的变化。这些过程的结果如图5所示。硬氧化层用作后续蚀刻步骤中的蚀刻掩模。硬氧化层的厚度选择为增强形成在该层中的图案的光刻清晰度(如下文所述)，以及确保在蚀刻步骤后该层的大部分依然保留着。
在框186(图4)，可形成沟槽122、162和166。该操作可包括形成上述的硬氧化层，然后在硬氧化层上形成光刻胶层，让光刻胶在光化辐射的图案下曝光，使得光刻胶覆盖沟槽位置的部分能被去除，显影曝光的光刻胶以去除那些部分，从而留下硬氧化层的曝光部分。使用本领域已知的方法，光刻胶层与硬氧化层的组合厚度选择为，在光刻步骤期间使这些层吸收的光化辐射最大化，然后最小化背反射，且提高图案特征的清晰度(如，提高关键尺寸)。如下文更详细地叙述，用于图案化曝光光刻胶的光掩模可结合一个或多个OPC特征，以便于在凹部152中形成亚微米宽度的沟槽。然后，硬掩模的曝光部分可通过蚀刻去除，比如通过适于去除氧化物的等离子蚀刻来去除，留下半导体基板的要形成沟槽的曝光部分。然后可剥去光刻胶层(诸如通过等离子体清洁)，且可以利用传统的H2SO4/H2O2蚀刻，之后利用RCA SC-1标准清洁蚀刻，来清洁基板顶表面。然后，可通过将半导体基板的曝光部分暴露于各向异性等离子蚀刻过程来形成沟槽。当前，优选地形成具有圆底表面的沟槽，且当前基于氟的等离子蚀刻剂为优选的，因为其能提供圆底表面。可使用以下的基于氟的气体蚀刻剂：SF6硫(六氟化物)、SF6加惰性气体(例如，不活跃气体)、SF6加氧以及一种或多种惰性气体(如，He和Ar)、以及SF6加溴化氢(HBr)以及一种或多种惰性气体(如，He和Ar)。此外，其他氟化物(诸如C2F6、C4F8、NF3等)也可与上述惰性气体(氧气、HBr等)一起使用。氟蚀刻硅基板，同时氧和HBr在沟槽侧壁上形成副产物，其使氟对侧壁的蚀刻最小化(因此给该蚀刻加工提供各向异性特性。)示例性蚀刻加工可见于Grebs等人的美国专利No.6,680,232，其以引证方式结合于此，且其因此通常归属于此。然后可通过缓冲氧化物蚀刻剂去除氧化物硬掩模。基板顶表面和沟槽可利用软等离子蚀刻(soft plasma etch)清洁(如，CF4下游微波等离子体)，所述软等离子蚀刻可去除大约300埃的材料，然后使用传统的H2SO4/H2O2蚀刻清洁，然后进行RCA SC-1标准清洁蚀刻。软等离子蚀刻去除了先前等离子蚀刻造成的对半导体材料的晶体结构的任何损害。软等离子蚀刻的蚀刻性质比之前的蚀刻更具各向同性，且相对于各向异性而言，优选地为更加各向同性。此外，软等离子蚀刻比最初的等离子蚀刻对半导体材料的能量影响更低。
尽管以上对沟槽蚀刻使用图案化氧化层作为蚀刻掩模进行了说明，应该理解的是，沟槽蚀刻可使用图案化光刻胶层作为蚀刻掩模进行。还可理解的是，用于限定沟槽最初形式的第一蚀刻剂可包括基于氯的气体而非基于氟的气体。
为进一步使沟槽底部变圆，大约400埃的薄牺牲氧化物可在大约1100℃或更高的温度条件下在沟槽侧壁上生长，随后通过短暂地(大约30秒)暴露于缓冲氧化物蚀刻剂予以去除。牺牲氧化物的厚度可以是1000埃或更薄。牺牲氧化物还连接由先前等离子蚀刻过程在沟槽侧壁上形成的悬挂硅键(dangling silicon bond)，并且还提高稍后会形成的沟槽介电层123、163和167的质量。还可以生长并去除第二牺牲氧化物，使沟槽底表面进一步变圆。在一个或多个牺牲氧化物生长和去除后，基板顶表面和沟槽可利用传统的H2SO4/H2O2蚀刻，然后利用RCA SC-1标准清洁蚀刻进行清洁。这些处理的结果如图6所示。
在框188(图4)，可形成沟槽介电层123、163和167。该操作可包括在1100℃或更高温度条件下、在用惰性气体稀释的干燥氧环境(无水蒸汽)中、在沟槽侧壁上生长薄氧化层。该氧化层，本文中也称为“屏蔽氧化层”，可生长至大约400埃至600埃范围内的厚度，优选厚度为大约500埃。因为台面顶部在生长过程中是暴露的，屏蔽氧化层也形成在台面顶部上。在一种典型的执行中，生长温度范围为1125℃至1200℃，优选值为大约1175℃(±10℃)，且所述环境包括50％的氧和50％的氩(例如，每种气体的流速是10升/分钟)。在功率半导体技术领域中，组合使用高生长温度和稀释的干燥氧环境来生长屏蔽氧化层并不常见，但发明者已经发现这种组合在层中形成的针孔缺陷更少，从而实现改进的栅氧化层的质量、更高的Qbd值(击穿电荷)、以及更好的厚度均匀性。可对氧稀释，使其包括10％至75％体积的气态生长环境，且更优选地为25％至60％体积的气态生长环境。到该处理结束，对于装置100的典型实施而言，沟槽的宽度可以是大约0.5微米，深度大约1.1微米，且台面的宽度为大约0.3微米。
在框190(图4)，可形成屏蔽电极124、164和168。该操作可包括在先前形成的屏蔽氧化层上沉积一多晶硅材料层，该多晶硅材料层接着形成在基板顶表面(台面顶部)以及沟槽侧壁上。可通过本领域已知的传统多晶硅沉积设备进行该沉积。为使用多晶硅材料填充沟槽宽度为约0.5微米且沟槽深度为约1.1微米的沟槽区域，多晶硅材料可在温度为560℃的条件下沉积至5000埃(0.5微米)的厚度，其在基板顶表面测得。该材料量足以涂覆沟槽侧壁以及填充沟槽。一般而言，为阻止屏蔽电极中出现空洞，多晶硅(或其他屏蔽材料)应当以范围从被填充沟槽宽度的一半至该宽度的两倍的厚度来沉积。通常该沉积厚度等于沟槽宽度。多晶硅可以掺杂形式或非掺杂形式沉积。如果以掺杂形式沉积，优选地在沉积过程中就地掺杂，且掺杂水平为1×1018个掺杂剂原子/立方厘米(cm-3)或更多，且更优选的掺杂水平为5×1018cm-3或更高。就地掺杂可通过随着用于形成多晶硅的气体(如，硅烷和氨)一起引入含掺杂剂的气体(如，用于n型的磷化氢，用于p型的定向硼烷或三氟化硼)来实现。如果使用非掺杂形式沉积，多晶硅可以在随后的退火阶段(下文说明)期间气相暴露于掺杂剂气体，或者可以在退火前以30KeV的注入能量、使用每平方厘米(cm-2)5×1015个掺杂剂原子的剂量来注入。该掺杂剂的剂量可以在5×1014cm-2至5×1016cm-2的范围内。更均匀的掺杂剂分布可以通过以两个或更多个注入能量注入来获得。例如，可以使用120KeV及2.5×1015的剂量条件下的第一注入，以及在30KeV及2.5×1015的剂量条件下的第二注入。作为另一个实例，也可以采用四次注入，每次注入以1.25×1015的剂量分别在10KeV、50KeV、80KeV和120KeV的条件下进行。多次注入使得沟槽电极中掺杂剂的分布更均匀，尤其是在退火后。沟槽顶部处高水平的掺杂剂确保对于接触层122的良好传导接触(见图1和3)，且沟槽底部处高水平的掺杂剂确保了良好的屏蔽效果。
用于多晶硅的掺杂剂可以是n型或p型。N型掺杂剂通常用于本领域，而p型掺杂剂不用于本领域。然而，发明人员已经发现用于屏蔽电极的p型掺杂为材料提供了更好的功函数值，其随之提供了台面130(图1所示)更好的屏蔽。为此，用于屏蔽电极的p型掺杂当前为优选的。
在多晶硅已经沉积以及可选择地注入后，多晶硅可在800℃或更高的温度下退火充分的时间，以巩固多晶硅颗粒以及重新分布注入的掺杂(如过使用的话)。可使用950℃的退火温度。如果该多晶硅要在退火期间进行气相掺杂，那么退火温度可升高到1000℃或更高。退火工艺过程中形成在多晶硅上的任何氧化物都可通过短暂地暴露于缓冲氧化物蚀刻来去除，且基板可利用传统的H2SO4/H2O2蚀刻，然后利用RCA SC-1标准清洁蚀刻来清洁。这些处理的结果如图7所示。此时，薄氧化层顶部上的多晶硅层留在台面顶部上。然后可进行传统多晶硅蚀刻，以深蚀刻(etch back，深腐蚀)留在台面顶部上的多晶硅，其中以屏蔽氧化层作为蚀刻止挡层。这样就腐蚀掉了台面和沟槽这两者上的多晶硅层的顶部部分。多晶硅蚀刻可更多地持续一小段时间，以便对沟槽中的多晶硅进行轻微的深蚀刻，使得屏蔽电极顶部的水平位置位于台面顶部之下。多晶硅蚀刻之后，基板可利用传统的H2SO4/H2O2蚀刻，然后利用RCA SC-1标准清洁蚀刻来清洁。这些处理的结果如图8所示。
此时，介电场层158、接触层112、以及第一和第二层104和110仍然通过各自的工艺进行制造，这些工艺中的大多数通常要求暴露于升高的温度。此外，对于很多应用而言，肖特基二极管的正向偏压特性的通常通过如下方式调整：在台面130的顶表面进行浅注入，然后暴露于在升高的温度以对注入物退火，且将注入剂量分布到所需的程度。该可选择的注入可以在形成剩余元件的一些处理的当时进行或者之后进行，这取决于形成剩余元件所需的处理温度和时间，也取决于具体注入物所需的退火温度和时间。在该示例性方法的一种实施中，p型硼注入在该阶段、以5x1012cm-2的剂量水平以及40KeV的注入能量来执行，其足以将足量的掺杂剂迁移通过沉积在台面顶表面上的屏蔽氧化层。剩余步骤的处理温度和时间用于对注入物退火以及分布掺杂剂。该注入物剂量对于50V或更低的击穿电压是最佳的，且足够低从而不会在台面区内形成结。对于更高或更低的击穿电压，注入物剂量可改变。
在框192(图4)，可形成介电场层158。该操作可包括，沉积5000埃的低温氧化物(LTO)，然后在大约875℃条件下在流动环境中使该LTO层回流。LTO层可沉积为具有范围从2500埃至10,000埃的厚度。在一些实施中，可使用硼磷硅玻璃(BPSG)，但是应该注意可能在BPSG层与半导体台面130之间发生的任何自动掺杂效应(即，在BPSG层中的掺杂可能在随后的炉驱动(furnace drive)期间混入周围环境且再沉积到半导体台面的曝光表面上；在装置设计中应该考虑此类沉积掺杂到台面中的扩散)。然后LTO层可图案化蚀刻，用以限定其形状，且用以打开用于接触层112的沉积窗。该操作可包括在LTO层上形成光刻胶层，将光刻胶在光化辐射的图案下曝光，使得可以去除光刻胶覆盖凹部152和裸片的中央部分位置的部分，显影曝光的光刻胶，以去除这些部分，从而留下LTO层的曝光部分。然后通过等离子蚀刻去除曝光部分，其去除90％至95％的LTO层，然后通过缓冲氧化物蚀刻去除台面顶部上的剩余层和下面的屏蔽氧化层。在该蚀刻过程之后，光刻胶层可去除，且基板可利用传统的H2SO4/H2O2蚀刻，然后利用RCA SC-1标准清洁蚀刻来清洁。这些处理的结果如图9所示。
此时，如必要，可执行用于调节肖特基势垒二极管的正向偏压特性的上述可选注入，然后就是退火处理。
在框194(图4)，可形成接触层162。本操作包括在台面和屏蔽电极的曝光顶部上形成硅化镍层或其他硅化物层。为此，该示例性工艺可包括将台面和屏蔽电极的曝光顶部短暂地暴露于氟化氢(HF)蚀刻剂，以去除已形成的任何氧化物，在基板表面上蒸发大约1000埃的镍(Ni)，以250°至到400℃范围内的温度进行镍层的第一次退火约5分钟，然后以400℃至700℃范围内的温度进行第二次退火约5分钟。第一次退火处理将镍层的主要部分转化为Ni2Si，第二次退火处理将Ni2Si转化为NiSi。在一种实施中，第一退火温度为大约350℃(±10℃)，第二次退火温度为大约500℃(±25℃)。该退火处理将台面顶部的大约1000埃从硅转化为硅化镍，且在台面顶表面形成肖特基势垒。该退火处理还转化多晶硅屏蔽电极顶部的一部分，且由于屏蔽电极中高水平的掺杂而形成了与屏蔽电极的传导接触。这些处理的结果如图10所示。沉积在硅氧化物上的镍没有转化为硅化物，且可以通过传统的镍蚀刻剂蚀刻掉。前述镍层可以沉积为厚度范围从200埃至2000埃。
在框196(图4)，可形成第一和第二层104和110，或端子层。该操作可包括在基板的每个表面上沉积一个或多个传导层。每个沉积的传导层可包括铝、铝合金、铜、以及势垒材料，所述铝合金比如为：铝硅(AlSi，Si为约1％)和硅-铝-铜Al/SiCu(1％的Si和0.5％的Cu)，所述势垒材料比如为：钛(Ti)、作为合金或作为两个独立层的钛-钨(TiW)、氮化钛(TiN)、钨(W)、钽(Ta)、氮化钽(TaN)等。势垒材料可布置在硅化镍与一厚金属层(比如包含铝和/或铜的金属层)之间，以提高金属层与硅化镍的粘合，减少金属层的尖部穿透过硅化物层的机会，阻止顶部金属迁移改变硅化镍的功函数。然而，势垒层并不是必须的。这些层可通过本领域已知的适当物理气相沉积法沉积。每个表面上的一个或多个沉积层的厚度范围可以从0.1微米至10微米，典型地为2.5微米。这些处理的结果如图1所示。
应当理解的是，本文中公开和要求的任何方法的操作性能并不是以另一个操作的完成为基础，这些操作可相对于彼此以任何时间次序(例如，时间顺序)进行，包括各种操作的同时进行或交叉进行。(例如，在两个或多个操作的部分以混合方式执行的情况下，可能发生交错进行。)因此，可以理解的是，尽管本发明所要求的方法列出了成组的操作，但所要求的方法并不限于权利要求语言中所列的操作顺序，而是涵盖所有上述的可能顺序(包括操作的同时和交叉进行)以及上述内容未明确提出的其他可能顺序，除非权利要求语言特别说明(诸如明确描述一个操作在另一个操作之前或之后)。
光学临近校正发明。如上所述，根据本申请的光学临近校正(OPC)光刻发明可用于很容易地在凹部152内实现亚微米的沟槽宽度和台面宽度。而且，在台面和沟槽从裸片的中央区域移动到凹部152时，OPC发明提供了基本上统一的台面宽度和沟槽宽度。这是非常重要的，因为发明者已经发现，台面宽度的变化导致中央区域(即，装置的活性区)和凹部152的区域(即，终止区)的击穿电压的不期望的差异。通常，终止区中台面宽度变窄可导致终止区的击穿电压相对于活性区的击穿电压较低。另一方面，如果台面宽度太宽，就可能发生装置区域在台面顶部处的屏蔽较低，导致较高的反向偏压漏电流和/或较低的击穿电压。在提供一些关于光掩膜和光刻胶层的背景信息后，对OPC发明进行说明。
为降低成本和提高生产能力，将若干个半导体裸片一起制造在一半导体晶片，且在制造以后与晶片分开。在半导体工业的开始部分，制造过程中使用的每个光掩模均包含用于晶片上所有裸片的图案，每个光掩模的外缘处都有对准标志，这些对准标志与初始制造阶段期间晶片中形成的对准标志对准。然而，由于晶片的天然翘曲和制造过程中的热膨胀效应，这种方法限制了能实现的最小特征尺寸。
今天，半导体工业中使用的大多数光掩模为标线片的形式，其中标线片提供了针对一个加工阶段的用于晶片上的小数量半导体裸片的成像图案。标线片的最大尺寸通常被光刻设备限制为2.5mm乘以2.5mm的面积。制造商通常会在此最大面积内装配尽可能多的裸片和裸片间隔(diestreet)，然后修剪标线片的尺度以便在每个标线片尺度内装配全部数量的裸片和裸片间隔。(如本领域中已知的，裸片间隔就是比相邻裸片宽的未使用的晶片空间带，并且是可以锯掉以便在制造之后将裸片从晶片去除的区域。)然而，为了实现更好的特征清晰度，制造商可以选择只将一个裸片和两个裸片间隔置于一个中间掩模中，或只将一些裸片和相应的裸片间隔置于该中间掩模中，并且不会完全使用最大的标线片尺寸。不管裸片的数量，我们可以将被标线片覆盖的裸片称为“裸片群”。在具体的照相曝光过程中，光掩模标线片跨过晶片，以通过步进器(stepper，步进电机)或步进扫描器(其为光刻设备的部件)单独地对晶片上每个裸片群的部位(site)进行曝光。标线片安装在步进器或步进扫描器内，且晶片与步进器或步进扫描器大致对准，其大致将晶片与标线片对准。然后，在每个裸片群部位暴露于穿过标线片的光化辐射前，步进器或步进扫描器将标线片精确对准于晶片上的每个裸片群部位。标线片通常设置有要与晶片或裸片群部位上的各个对准标志对准的两个或更多个对准标志，且扫描器或步进器可调节晶片相对于标线片的位置，以使标线片的对准标志与裸片群部位上的对应标志最佳地全面对准。对准标志可以是形成裸片群中的一些裸片部分的图案的一部分(例如，一些功率装置的外周)，也可以是独立的。通常，对准标志置于与裸片群中的两个或更多个最外裸片相邻的裸片间隔中，或置于与裸片群的每个裸片相邻的裸片间隔中。不丧失一般性，本发明会通过置于裸片间隔中的对准标志进行说明。这些对准标志可以是本领域已知的任何形式，为了视觉简洁，本文中将表示为十字标记。然而，应当理解的是，说明书和权利要求中陈述的对准标志包含所有已知以及可能的对准标志。不管对准标志采取什么形式，其间的间隔距离为标线片的尺度等级，而非晶片的尺度等级，这可以最大程度地降低先前限制最小特征尺寸的热膨胀和翘曲效应。
尽管光刻胶的化学式表达各种各样，但可以归类为两个基本的群：所谓的“正性”光刻胶和“负性”光刻胶。当正性光刻胶的一部分在光化辐射下曝光，其可通过显影剂溶液从半导体晶片去除。光化辐射的阈值量需要能去除曝光的光刻胶，其中剂量就是光化辐射强度的时间积分量。正性光刻胶的未在高于阈值量的光化辐射下曝光的部分不能通过显影剂去除，而是留在晶片上。因此，正光刻胶的光掩裸片有用以限定光刻胶的要通过显影剂去除的位置的透射区，以及用以限定光刻胶的要留在晶片上的位置的不透明区。相反地，当负型光刻胶的一部分在高于阈值剂量的光化辐射下曝光时，其不能通过显影剂溶液从半导体晶片去除，其留在晶片上。然而，负型光刻胶的未在高于阈值剂量的光化辐射下曝光的部分可通过显影剂去除。因此，负型光刻胶的光掩裸片有用以限定光刻胶的要保留的位置的透射区，以及用以限定光刻胶的要通过显影剂溶液去除的位置的不透明区。所以，要在晶片中形成相同的图像，用于负性光刻胶的光掩模基本上包括用于正性光刻胶的光掩模的负像。
尽管如今正性光刻胶更常用，但本申请的光学临近校正发明可以与正性或负性光刻胶一起使用。为包含两种类型的光刻胶，本文中的说明和权利要求陈述了掩裸片有用于限定光刻胶中的对应区的区，应当理解为，掩模区的不透明性(如透明或不透明)要基于光刻胶的型式(tone)进行选择，以限定光刻胶中的所述区。为完成此论证，我们说明，一旦光刻胶已经被图案化、显影、以及用于预定的掩模目的，则可通过适当的溶剂或蚀刻剂(例如，等离子蚀刻)去除光刻胶，不管其型式如何。
图11示出了用于限定半导体装置100中的凹部152的标线片形式的示例性光掩模200的顶部平面图。为了看起来更清楚，且不丧失一般性，本文中所示和所述的光掩裸片有带单个裸片的裸片群，以及环绕单个裸片的相邻裸片间隔，裸片间隔的宽度只有其正常宽度的一半。在本文中所示的光掩模的每一个中，裸片区域通过参考标号205表示，裸片间隔通过参考标号206表示。光掩模200包括用于限定凹部152的区210。区210包括矩形环的形状，具有外周界边缘211和内周界边缘212。因为凹部152通过蚀刻形成，区210的不透明性基于光刻胶的型式来选择，以去除凹部152将形成位置中的光刻胶。因此，区210对于正性光刻胶而言是透射性的，对于负性光刻胶而言是不透明的。区210的外周界边缘211或内周界边缘212，以及凹部152的对应周界边缘可用于对准随后的掩模。例如，每个外周界边缘的转角配置了可用于随后的光掩模的内在对准标志。为不丧失一般性，使用两个对准标志201和202，其位于裸片间隔206中且处于裸片区域205的相对的对角转角处。在曝光和蚀刻后，这些对准标志在晶片表面中留下相应的对准标志，随后的光掩模可对准这些对准标志。还是在曝光和蚀刻后，以下项目形成在晶片的第一表面：第一高度的第一区域(如图1所示的凹部152)，与第一区域相邻的具有第二高度的第二区域(其包括图1所示的活性区域120)，以及第一与第二区域之间的周界边缘。对于装置100(图1所示)而言，第一高度低于第二高度。(以下提供一个实例，其中第一高度高于第二高度。)
图12示出了用于在半导体装置100中限定沟槽122、162和166的标线片形式的示例性光掩模220的顶部平面图。光掩模220具有两个对准标志221和222，其用于对准由对准标志201和202留在晶片表面中的标志。作为参考，图中以虚线示出了凹部152的内周界边缘和外周界边缘。凹部152的内周界边缘对应于上述第一与第二区域之间的周界边缘。当光掩膜200与220彼此对准时，对准标志221和222基本上与光掩模200的对准标志211和212重合。因此，光掩模220的对准标志221和222对应于光掩模200的对准标志211和212。光掩模200适用于正性光刻胶。光掩模220包括用于限定沟槽122中的中央沟槽的第一条带区232的阵列(图2所示)、用于限定沟槽122中的外部沟槽的第二条带区234(即，沟槽122的阵列外侧上的沟槽)、用于限定端沟槽162的两个额外条带区236(图2所示)、以及用于限定端沟槽166的两个第三条带区238(图2所示)。
条带区232的每个均具有将在凹部152(上述第一区域)的最左部分内对准的最左远端部分、将在凹部152的最右部分内对准的最右远端部分、以及将在凹陷区的外侧以及上述第二区域内对准的中间部分。条带区232的每个远端部分均具有第一宽度W1，中间部分具有与第一宽度不同的第二宽度W2。对于正性光刻胶而言，当晶片表面的第一区域凹陷至晶片表面的第二区域以下时，宽度W1大于宽度W2。发明人员已经发现，因为凹部152的图案的焦平面之间的距离较大，条带区232的远端部分中会发生一定的光化辐射散焦，这导致远端部分边缘处的辐射强度降低。在使宽度W1和W2相等的情况下，发明人员发现，光刻胶层不能正确地图案化以形成沟槽122，光刻胶材料越过对应于沟槽122的和条带区232的远端部分的沟槽区域桥接。发明者也发现，如果增加辐射剂量以阻止该桥接效应，则沟槽中间部分(W2)的光刻胶的尺度会变得过宽。通过使宽度W1大于宽度W2，光化辐射的强度在沟槽区域对应于条带区232的远端部分的预期边缘处增加，且可在沟槽122的和条带区232的远端部分中正确地限定光刻胶层。因此，在光刻胶曝光和显影以使用光掩模中的两种不同宽度W1和W2来在光刻胶层中形成沟槽后，宽度为W1的图案化光刻胶沟槽的宽度等于或更接近地匹配于宽度为W2的图案化光刻胶沟槽的宽度。光刻胶层中的沟槽随后可通过蚀刻工艺(上述的)转移到半导体晶片，凹部152和裸片中央区域中的宽度基本一致。
发明者进一步发现，凹部152的区域中的散焦光化辐射效应从凹部152的内周界边缘朝向沟槽阵列的中部向内蔓延了距离DF，其在掩模220的顶部左转角附近示出。DF的值由于步进器和步进扫描器的光学性质、沟槽尺度、光刻胶的厚度、以及光刻胶和显影剂的性质而变化。DF的值为1微米的等级，但是应该相信，其可以从0微米变化到10微米。为了抑制距离D F上的散焦效应，条带区232在凹部152(上述第一区域)的区域之外但在凹部152的内周界边缘的距离DF之内的部分可以设置为具有宽度W1，如图所示。这可视为每个条带区232具有布置在条带区232的灭个远端部分与中间部分之间的宽度为W1的第三区。每个第三部分的宽度可以等于W1，或等于宽度W1与W2之间的值。通常第三部分的宽度相比于W2更接近W1。每个第三部分的长度可以等于DF，或稍大或稍小。该距离可在0微米与10微米之间变化，但通常在0.2微米与5微米之间变化，且更通常地在0.5微米与2微米之间变化。每个第三部分的宽度也可以从W1到W2逐渐变小，但这种逐渐变小通常难以利用当今的加工设备在亚微米级执行。
无需过度试验，通过制造具有针对期望值W2的若干个对应W1选择的若干个测试光掩模，使宽度W1与宽度W2之间的分界线位于凹部152之外且距离凹部152内周界边缘大约1微米，本领域的技术人员便可确定用于具体加工条件的W1和W2的值。这些测试光掩模然后可用于具有凹部152的一组各自的测试裸片，可以观察由测试光掩模产生光刻胶层的质量，并且可选择提供凹部152中最佳光刻胶清晰度的裸片(及其值W1)。DF的值随后可从使用W1和W2的选择值的另一组测试光掩模来估计，但是宽度W1和W2之间的分割线与凹部152内周界边缘之间的间隔距离是变化的。然后可将第二组测试光掩模用于具有凹部152的第二组各自的测试裸片。可以观察由这些测试光掩模产生的光刻胶层的质量，且可以选择提供凹部152内周界周围最佳光刻胶清晰度的裸片，以提供DF的值(也就是说，宽度W1和W2与此最佳测试裸片的凹部152内周界边缘之间的间隔距离提供了DF的估计值)。
因为沟槽162和166(图2)位于凹部152(上述第一区域)内，第二条带区236和第三条带区238的宽度在值上相比于W2更接近W1，且优选地设置为W1。如果这些沟槽中的外部沟槽(即，沟槽122阵列的外侧上的沟槽)在凹部152的内周界边缘的距离DF之内，那么第二条带区234的宽度优选地设定为W1，如图12所示。然而，条带区234的宽度的值可在W1与W2之间，且其值相比于W2更接近W1。
图13示出了标线片形式的示例性光掩模220′的顶部平面图，其用于用负性光刻胶在半导体装置100中限定沟槽122、162和166的。光掩模220′具有用于对准由对准标志201和202在晶片表面中留下的标志的两个对准标志221′和222′。作为参考，凹部152的内周界边缘和外周界边缘在图中表示为虚线。当光掩模200和220′彼此对准时，对准标志221′和222′基本上与光掩模200的对准标志211和212重合。因此，光掩模220′的对准标志221′和222′对应于光掩模200的对准标志211和212。光掩模220′包括：用于限定沟槽122(图2所示)中的中央沟槽的第一条带区232′的阵列，用于限定沟槽122中的外部沟槽(即，沟槽122的阵列外侧上的沟槽)的两个第二条带区234′，用于限定端沟槽162(图2所示)的两个额外的第二条带区236′，以及用于限定端沟槽166(图2所示)的两个第三条带区238′。因此，光掩模220′的条带区232′、234′、236′和238′与光掩模220的条带区232、234、236和238的目的相同。然而，这些条带区部分的尺度不同。
条带区232′的每个均具有：将在凹部152(上述第一区域)的最左部分内对准的最左远端部分，将在凹部152的最右部分内对准的最右远端部分，以及将在裸片(上述第二区)的中央区域内的凹陷区之外对准的中间部分。条带区232′的每个远端部分均具有第一宽度W1′，且中间部分具有第二宽度W2′。在晶片表面的第一区域凹陷至晶片表面的第二区域以下的情况下，第二宽度W2′大于宽度W1′。这种关系与光掩模220中W1和W2之间的关系相反，这是因为正性和负性光刻胶的互补性。
光掩膜220′具有的距离DF′与光掩模220的距离DF的成因和目的一样，但是因为负性光刻胶的不同性质，其值可能稍微不同。然而，距离DF′可以具有与上述用于距离DF的相同范围。为了抑制距离DF′上的散焦效应，条带区232′在凹部152的区域之外但在凹部152的内周界边缘的距离DF′之内的部分可设为具有宽度W1′，如图所示。这可视为每个条带区232′具有宽度为W1′的布置在条带区232′的每个远端部分与中间部分之间的第三部分。每个第三部分的宽度可以等于W1′，或等于宽度W1′与W2′之间的值。每个第三部分的长度可等于DF′，或略小于或略大于DF′。该距离可在0与10微米之间变化，但通常在0.2微米与5微米之间变化，更通常地在0.5微米与2微米之间。每个第三部分的宽度还可以从W1′到W2′逐渐变小。因为沟槽162和166(图2)位于凹部152内，第二条带区236′和第三条带区238′的宽度优选地设定为W1′。如果沟槽中的外部沟槽(即，沟槽122的阵列中外侧上的沟槽)位于凹部152内周界边缘的距离DF′之内，那么第二条带区234′的宽度优选地设定为W1′，如图13所示。然而，条带区234′、236′和238′的宽度可以具有W1与W2之间的值，且其值相比于W2可以更接近W1。
光掩模220′的W1′、W2′和DF′的值可通过上述用于光掩模220的W1、W2和DF的相同的实验方法估计。光掩模220′也适用于所谓的“负性作用”的正性光刻胶，其如同负性光刻胶那样曝光，但为后曝光处理，将通过显影剂显影为正性图像。
本申请的光学临近校正发明可应用于其中台面区位于第一区域而非凹部152中的其他装置配置。此类例子在图14中以装置裸片形成凹部152之前的截面图示出。完成的装置在图15中以100′示出。装置裸片没有凹部152，且具有P掺杂隔离阱156′，其顶表面可以基本上与半导体层106的顶表面齐平。回头查阅图14，在形成沟槽前，将氧化层布置在阱156′和半导体层106的顶表面上，该氧化层具有在阱156′上方的凸起区域。这种结构可能产生自使用P掺杂BPSG玻璃的图案化层来为阱156′提供掺杂。沉积后，BPSG层可通过由图11所示的掩模200图案化光刻胶层来蚀刻。可加热图案化的BPSG层以将其退火，且将掺杂剂扩散在半导体层内以形成阱156′。在退火过程中，可引入蒸汽和/或干燥氧环境以在裸片中央部分上方生长氧化层。退火后，氧化层的台面区域的厚度范围可以是3000埃至13,000埃之间，且中央区的厚度可以是1500埃至2500埃(通常为2000埃)。
然后，光刻胶层可形成在氧化层上，通过光掩模用光化辐射来图案化，且进行显影以留下可用于蚀刻氧化层的光刻胶沟槽。然后图案化的氧化层可与蚀刻剂一起使用以在半导体表面中形成。通过让中央区域低于台面区域，光刻胶中的上述散焦效应在中央区域而不是周界区域(如，图1所示的装置100的凹部152的区域)中发生。因此，光掩模的W1和W2之间的先前关系颠倒。就是说，对于正性光刻胶而言，在台面区域(如，上述晶片表面的第一区域)高于中央区域(如，上述晶片表面的第二区域)的情况下，宽度W1小于宽度W2。因此，具有光掩模220′的颠倒图像的光掩模可用于图案化正性光刻胶。对于负性光刻胶而言，在这种情况下宽度W1大于宽度W2，且具有光掩模220的颠倒图像的光掩模可用于图案化负性光刻胶。
“一个”、“一”和“该”的任何叙述均旨在表示一个或多个，除非特别指明不是这样。
本文中使用的术语和表述均用作说明性的而非限制性的术语，且无意用此类术语和表述排除所述和所示特征的等同物，应当意识到的是，在本发明所要求的范围内，可进行各种可能的修改。
尽管主要在N通道沟槽屏蔽式装置的背景下说明了一些本发明的各种实施方式，但是根据这些发明的实施方式也可实施为P通道沟槽屏蔽式装置，其中这些层与区的传导类型是相反的。而且，尽管一些发明的一些实施方式采用肖特基势垒整流器进行了说明，根据这些发明的实施方式可使用MOSFET结构、IGBT结构、BJT结构、屏蔽栅同步整流器(如，集成了屏蔽栅MOSFET和肖特基电路)、以及本文中所示装置的超结变体(如，具有交替传导类型硅柱的装置)来实施。
而且，只要不背离本发明的范围，本发明一个或多个实施方式的一个或多个特征可与本发明其他实施方式的一个或多个特征进行组合。
尽管已经通过所述的实施方式对本发明进行了具体地说明，但是应该理解的是，可基于本公开进行各种替换、修改、改进或等同布置(如，可进行各种变化以及等同物可替换发明中的元件，以适应具体的情况)，而这些均应包括在本发明和所附权利要求的范围之内。

Claims (61)

1.一种半导体装置，包括：
具有表面的半导体区；
所述半导体区的第一区域；
第一传导类型的阱区，布置在所述半导体区内且围绕所述第一区域；以及
延伸入半导体区的多个沟槽，每个沟槽均具有：布置在所述阱区的第一部分中的第一端、布置在所述阱区的第二部分中的第二端、以及在所述第一与第二端之间且布置在所述第一区域中的中间部分，每个沟槽还具有衬以介电层的相对侧壁，以及布置在所述介电层的至少一部分上的传导电极。
2.根据权利要求1所述的半导体装置，其中，所述阱区的至少一部分具有凹陷至所述半导体区的表面以下的表面，并且其中，每个沟槽的第一和第二端部分的底部低于该沟槽的中间部分的底部。
3.根据权利要求1所述的半导体装置，其中，所述沟槽相互平行地布置。
4.根据权利要求3所述的半导体装置，还包括布置在所述阱区内的第一端沟槽，所述第一端沟槽具有：第一端、第二端、衬以介电层的相对侧壁、以及布置在所述介电层的至少一部分上的传导电极，所述第一端沟槽还布置于所述多个沟槽的一侧且平行于所述多个沟槽。
5.根据权利要求4所述的半导体装置，其中，所述第一端沟槽的宽度在所述多个沟槽的沟槽宽度的0.8倍至1.2倍的范围内。
6.根据权利要求4所述的半导体装置，还包括：布置在所述多个沟槽的两个相邻沟槽之间的第一台面、以及布置在所述第一端沟槽与所述多个沟槽之间的第二台面，其中，所述第二台面的宽度在所述第一台面的沟槽的宽度的0.8倍至1.2倍的范围内。
7.根据权利要求4所述的半导体装置，还包括布置在所述阱区内的第二端沟槽，所述第二端沟槽具有：第一端、第二端、衬以介电层的相对侧壁、以及布置在所述介电层的至少一部分上的传导电极，所述第二端沟槽还布置为垂直于所述多个沟槽的第一端。
8.根据权利要求7所述的装置，其中，所述第一和第二端沟槽的第一端连接在一起。
9.根据权利要求8所述的半导体装置，其中，所述阱区的至少一部分具有凹至所述半导体区的表面以下的表面，并且其中，每个沟槽的第一和第二端部分的底部低于该沟槽的中间部分的底部，并且其中，所述第一和第二端沟槽的底部低于其他沟槽中的至少一个的中间部分的底部。
10.根据权利要求3所述的半导体装置，还包括布置在所述阱区内的端沟槽，所述端沟槽具有：第一端、第二端、衬以介电层的相对侧壁、以及布置在所述介电层的至少一部分上的传导电极，所述端沟槽还布置为垂直于所述多个沟槽的第一端。
11.根据权利要求1所述的半导体装置，还包括布置在所述阱区内且环绕所述多个沟槽的周边沟槽。
12.根据权利要求1所述的半导体装置，还包括布置在所述半导体区中且位于所述半导体区的第一区域内的、与第一传导类型相反的第二传导类型的活性区。
13.根据权利要求1所述的半导体装置，其中，所述阱区具有与所述半导体区的表面齐平的表面。
14.一种用于在半导体晶片的第一表面限定多个沟槽的光掩模，所述半导体晶片具有：在所述半导体晶片的第一表面的第一区域、在所述半导体晶片的第一表面且与所述第一区域相邻的第二区域、以及在所述第一与第二区域之间的周界边缘，所述第一区域相对于所述第二区域处在不同高度，所述光掩模包括：
对准标志，用于将所述光掩模对准于所述半导体晶片的第一和第二区域之间的周界边缘；
条带区的阵列，用于在所述半导体晶片的第一表面中限定多个沟槽，每个条带区具有在所述半导体晶片的第一区域内对准的第一部分以及在所述第二区域内对准的第二部分，其中，所述条带区的第一部分具有第一宽度且所述条带区的第二部分具有第二宽度，其中，所述第一宽度与所述第二宽度不同。
15.根据权利要求14所述的光掩模，其中，所述第一宽度大于所述第二宽度。
16.根据权利要求14所述的光掩模，其中，所述第二宽度大于所述第一宽度。
17.根据权利要求14所述的光掩模，其中，每个条带区还具有布置在每个条带区的第一与第二部分之间的第三部分，所述第三部分要在所述半导体晶片的第二区域内对准但边缘邻接所述周界边缘，其中，所述第三部分具有相比于所述第二宽度更接近所述第一宽度的宽度，且具有第一值的长度。
18.根据权利要求17所述的光掩模，其中，所述第三部分的宽度基本上等于所述第一宽度。
19.根据权利要求17所述的光掩模，其中，所述第三部分的长度不大于10微米。
20.根据权利要求17所述的光掩模，其中，所述第三部分的长度在从0.2微米至5微米的范围内。
21.根据权利要求17所述的光掩模，其中，所述第三部分的长度在从0.5微米至2微米的范围内。
22.根据权利要求17所述的光掩模，其中，所述周界边缘具有基本上平行于条带区的所述阵列延伸的部分，其中，所述阵列的最接近所述周界边缘的所述部分的条带区要对准成使得该条带区与所述部分的间隔开至少所述第一值。
23.根据权利要求17所述的光掩模，其中，所述周界边缘具有基本上平行于条带区的所述阵列延伸的部分，其中，所述光掩模还包括布置在条带区的所述阵列一侧上的第一条带区，其中，所述第一条带区要对准成使得所述第一条带区与所述周界边缘的所述部分间隔开等于或小于所述第一值的距离，并且其中，所述第一条带区具有相比于所述第二宽度更接近所述第一宽度的宽度。
24.根据权利要求23所述的光掩模，其中，所述第一条带区的宽度等于所述第一宽度。
25.根据权利要求23所述的光掩模，其中，所述光掩模还包括与所述第一条带区相邻布置的第二条带区，其中，所述第二条带区要在所述半导体晶片的第一区域的第二部分内对准，并且其中，所述第二条带区具有相比于所述第二宽度更接近所述第一宽度的宽度。
26.根据权利要求25所述的光掩模，其中，所述第二条带区的宽度等于所述第一宽度。
27.根据权利要求14所述的光掩模，还包括与所述多个条带区的第一部分相邻布置的端条带区，其中，所述端条带区要在所述半导体晶片的第一区域内对准，并且其中，所述端条带区具有相比于所述第二宽度更接近所述第一宽度的宽度。
28.根据权利要求27所述的光掩模，其中，所述端条带区的宽度等于所述第一宽度。
29.根据权利要求14所述的光掩模，其中，所述第一区域的高度低于所述第二区域的高度。
30.根据权利要求14所述的光掩模，其中，所述第一区域的高度高于所述第二区域的高度。
31.根据权利要求14所述的光掩模，其中，所述第一和第二宽度中的至少一个小于1微米。
32.一种光掩模组，包括：
根据权利要求14所述的光掩模；以及
用于在所述半导体晶片的第一表面中限定第一区域的第二光掩模。
33.一种制造具有一个或多个沟槽的半导体装置的方法，所述方法包括：
将一个或多个初始沟槽形成至半导体区内，每个沟槽具有底壁和一个或多个侧壁；
在所述初始沟槽的壁上生长牺牲氧化层；
去除所述牺牲氧化层；
在去除所述牺牲氧化层后在所述一个或多个沟槽的侧壁和底壁上形成介电层；以及
用导电材料填充所述一个或多个沟槽。
34.权利要求33所述的方法，其中，形成所述初始沟槽包括用基于氟的气体通过图案化蚀刻掩模来等离子蚀刻所述半导体区。
35.根据权利要求34所述的方法，其中，所述图案蚀刻掩模包括图案化光刻胶层。
36.根据权利要求34所述的方法，其中，所述图案化蚀刻掩模包括图案化氧化层。
37.根据权利要求33所述的方法，其中，形成所述初始沟槽包括用基于氯的气体通过图案化蚀刻掩模来等离子蚀刻所述半导体区。
38.根据权利要求37所述的方法，其中，所述图案化蚀刻掩模包括图案化光刻胶层。
39.根据权利要求37所述的方法，其中，所述图案化蚀刻掩模包括图案化氧化层。
40.根据权利要求34所述的方法，其中，利用所述基于氟的气体的所述半导体区的等离子蚀刻为第一等离子蚀刻，并且其中，形成所述初始沟槽还包括将所述初始沟槽暴露于对所述半导体材料具有较低能量冲击的第二等离子蚀刻。
41.根据权利要求33所述的方法，其中，形成所述初始沟槽包括：
利用第一蚀刻剂气体通过图案化蚀刻掩模来等离子蚀刻所述半导体区，所述第一蚀刻剂气体的蚀刻性质相较于各向同性更具各向异性，其中，所述第一蚀刻气体包括一种或多种化学组分；以及
随后利用第二蚀刻剂气体等离子蚀刻所述半导体区，所述第二蚀刻剂气体的蚀刻性质相较于所述第一蚀刻气体的蚀刻性质更具各向同性，其中，所述第二蚀刻气体包括一种或多种化学组分。
42.根据权利要求33所述的方法，其中，生长所述牺牲氧化层包括在约1100℃或更高的温度下生长氧化层。
43.根据权利要求42所述的方法，其中，在大约1100℃或更高的温度下生长的所述氧化层的厚度为1000埃或更小。
44.根据权利要求33所述的方法，还包括：在去除所述牺牲氧化物后，生长第二牺牲氧化层以及去除所述第二牺牲氧化层。
45.根据权利要求33所述的方法，其中，形成薄介电层包括：在1100℃或更高的温度下、在用一种或多种惰性气体稀释的干燥氧环境中，在所述沟槽底部和侧壁上生长氧化层。
46.根据权利要求45所述的方法，其中，所述氧化层在约1125℃至约1200℃范围内的温度下生长，并且其中，氧构成所述气体生长环境体积的10％至75％。
47.根据权利要求45所述的方法，其中，所述氧化层在约1125℃至约1200℃范围内的温度下生长，并且其中，氧构成所述气体生长环境体积的25％至60％。
48.一种制造具有一个或多个沟槽的半导体装置的方法，所述方法包括：
将一个或多个沟槽形成至半导体区内，每个沟槽具有底壁和一个或多个侧壁；
在1100℃或更高的温度下、在用一种或多种惰性气体稀释的干燥氧环境中，在所述一个或多个沟槽的底部和侧壁上生长氧化层；以及
用导电材料填充所述一个或多个沟槽。
49.根据权利要求48所述的方法，其中，所述氧化层在约1125℃至约1200℃范围内的温度下生长，并且其中，氧构成所述气体生长环境体积的10％至75％。
50.根据权利要求48所述的方法，其中，所述氧化层在约1125℃至约1200℃范围内的温度下生长，并且其中，氧构成所述气体生长环境体积的25％至60％。
51.一种半导体装置，包括：
具有表面的半导体区；以及
延伸入半导体区的多个沟槽，每个沟槽具有：第一端、第二端、以及所述第一与第二端之间的中间部分，每个沟槽还具有：衬以介电层的相对侧壁、以及布置在所述介电层的至少一部分上的传导电极，其中，所述传导电极包括p掺杂多晶硅。
52.根据权利要求51所述的半导体装置，其中，所述p掺杂多晶硅的至少一部分具有每立方厘米(cm-3)1×1018个掺杂剂原子或更高的净掺杂水平。
53.一种制造具有一个或多个沟槽的半导体装置的方法，所述方法包括：
将一个或多个沟槽形成至半导体区内，每个沟槽具有底壁和一个或多个侧壁，所述一个或多个沟槽限定所述半导体区的与所述一个或多个沟槽相邻的表面；
在所述一个或多个沟槽的侧壁或底壁上形成介电层；以及
用p掺杂多晶硅材料填充所述一个或多个沟槽。
54.根据权利要求53所述的方法，其中，形成所述介电层形成了在所述半导体区与所述一个或多个沟槽相邻的表面上的层；并且其中，用p掺杂多晶硅材料填充所述一个或多个沟槽包括：
在所述介电层上方沉积p掺杂多晶硅材料层；
对沉积的多晶硅材料退火；以及
去除退火的多晶硅材料的顶部部分。
55.根据权利要求54所述的方法，其中，所述p掺杂多晶硅材料的至少一部分具有每立方厘米(cm-3)1×1018个掺杂剂原子或更高的净掺杂水平。
56.根据权利要求54所述的方法，其中，所述多晶硅材料在第一温度下沉积，并且其中，对沉积的多晶硅材料退火包括将沉积的多晶硅层加热至高于所述第一温度的第二温度。
57.根据权利要求53所述的方法，其中，用p掺杂多晶硅材料填充所述一个或多个沟槽包括：
在所述介电层和半导体区上方沉积多晶硅材料层；
将p型掺杂剂注入至所述多晶硅材料中；
对注入的多晶硅材料退火；以及
去除经退火的多晶硅材料的顶部部分。
58.根据权利要求57所述的方法，其中，注入p型掺杂剂包括以两个或更多个注入能级注入所述掺杂剂。
59.根据权利要求57所述的方法，其中，所述p型掺杂剂的注入剂量为至少每平方厘米5×1014个掺杂剂原子。
60.权利要求57所述的方法，其中，所述p型掺杂剂的注入剂量在每平方厘米5×1014个掺杂剂原子至每平方厘米5×1016个掺杂剂原子的范围内。
61.根据权利要求53所述的方法，其中，形成所述介电层形成了所述半导体区的与所述一个或多个沟槽相邻的表面上的层；并且其中，用p掺杂多晶硅材料填充所述一个或多个沟槽包括：
在所述介电层上方沉积多晶硅材料层；
在将所述多晶硅材料暴露于气相p型掺杂剂的情况下对所述多晶硅材料退火；以及
去除经退火的多晶硅材料的顶部部分。
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