CN104718624B - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

在具备具有沟槽栅结构(9)的纵型开关元件的碳化硅半导体装置的制造方法中，使用相对于(0001)面或(000－1)面具有偏轴角的衬底(1)，以使沟槽(6)的侧壁面朝向(11－20)面或(1－100)面的方式，将沟槽(6)从源区(4)的表面形成到将基区(3)贯通并到达漂移层(2)的深度，在上述沟槽(6)的形成后不进行牺牲氧化，形成栅氧化膜(7)。

Description

碳化硅半导体装置及其制造方法
本公开基于2012年8月7日提出的日本申请第2012－174948号以及2013年7月29日提出的日本申请第2013－156393号，在此援用其记载内容。
技术领域
本公开涉及具有沟槽栅结构的纵型开关元件的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
以往，作为被用作开关元件的SiC半导体装置，提出了具有在沟槽内介有栅绝缘膜而形成了栅电极的沟槽栅结构的纵型功率MOSFET(例如参照专利文献1)。该纵型功率MOSFET通过对在沟槽内介有栅绝缘膜而形成的栅电极施加栅电压，在位于沟槽侧面的p型基区(base region)中形成反型(inversion type)沟道，在源电极与漏电极之间流过电流。
关于这样构成的纵型功率MOSFET的沟槽栅结构，如以下那样形成。在n-型漂移层上形成了p型基区及n+型源区后，通过蚀刻形成将p型基区及n+型源区贯通的沟槽。并且，作为沟槽蚀刻时的损伤去除工序，在进行形成牺牲氧化膜后将牺牲氧化膜去除的牺牲氧化工序后，对沟槽的内壁面进行热氧化从而形成栅氧化膜。然后，在沟槽内的栅氧化膜的表面使多晶硅成膜后，进行图案化(patterning)而形成栅电极。通过这样的方法，形成沟槽栅结构。
但是，本发明者已了解到，在通过上述那样的方法形成沟槽栅结构的情况下，栅氧化膜的可靠性差。具体而言，已确认到，在沟槽端部漏电流增大。
现有技术文献
专利文献
专利文献1：日本特开2005－328013号公报
发明内容
本公开的目的在于，提供一种抑制漏电流的发生、栅氧化膜的可靠性更高的SiC半导体装置及其制造方法。
本公开的一个技术方案的碳化硅半导体装置的制造方法，是具备具有沟槽栅结构的反型的纵型开关元件的碳化硅半导体装置的制造方法，上述碳化硅半导体装置具备衬底、漂移层、基区、源区、沟槽、栅绝缘膜、栅电极、源电极以及漏电极。
上述衬底，由第1或第2导电型的碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角。上述漂移层形成在上述衬底之上，由与上述衬底相比设为低杂质浓度的第1导电型的碳化硅构成。上述基区形成在上述漂移层之上，由第2导电型的碳化硅构成。上述源区形成在上述基区的上层部，由与上述漂移层相比高浓度的第1导电型的碳化硅构成。上述沟槽从上述源区的表面形成到将上述基区贯通并到达上述漂移层的深度，侧壁面朝向(11－20)面或(1－100)面而形成。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟槽内形成在上述栅绝缘膜之上。上述源电极与上述源区及上述基区电连接。上述漏电极形成在上述衬底的背面侧。
在上述碳化硅半导体装置中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基区的表面部形成反型的沟道区域，经由上述源区及上述漂移层，在上述源电极及上述漏电极之间流过电流。
在上述碳化硅半导体装置的制造方法中，通过蚀刻形成上述沟槽，在上述沟槽的形成后，不进行牺牲氧化，在上述沟槽的表面形成上述栅绝缘膜。
在上述碳化硅半导体装置的制造方法中，在沟槽的形成后不进行牺牲氧化而形成栅绝缘膜。因此，可以不受牺牲氧化的影响，能够抑制在沟槽栅结构中局部地产生漏电流，能够制造栅绝缘膜的可靠性更高的碳化硅半导体装置。
本公开的其他技术方案的碳化硅半导体装置的制造方法，是具备具有沟槽栅结构的反型的纵型开关元件的碳化硅半导体装置的制造方法，上述碳化硅半导体装置具备衬底、漂移层、基区、源区、沟槽、栅绝缘膜、栅电极、源电极以及漏电极。
上述衬底由第1或第2导电型的碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角。上述漂移层形成在上述衬底之上，由与上述衬底相比设为低杂质浓度的第1导电型的碳化硅构成。上述基区形成在上述漂移层之上，由第2导电型的碳化硅构成。上述源区形成在上述基区的上层部，由与上述漂移层相比高浓度的第1导电型的碳化硅构成。上述沟槽从上述源区的表面形成到将上述基区贯通并到达上述漂移层的深度，侧壁面朝向(11－20)面或(1－100)面而形成。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟槽内形成在上述栅绝缘膜之上。上述源电极与上述源区及上述基区电连接。上述漏电极形成在上述衬底的背面侧。
上述碳化硅半导体装置中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基区的表面部形成反型的沟道区域，经由上述源区及上述漂移层，在上述源电极及上述漏电极之间流过电流。
上述碳化硅半导体装置的制造方法中，通过蚀刻形成上述沟槽，在上述沟槽的形成后，通过进行利用含有CF4及O2的气体的化学干法蚀刻而将损伤去除，在将上述损伤去除后，不进行牺牲氧化而在上述沟槽的表面形成上述栅绝缘膜。
上述碳化硅半导体装置的制造方法中，在通过化学干法蚀刻将损伤去除后，不进行牺牲氧化，在沟槽的表面形成栅绝缘膜。因此，可以不受牺牲氧化的影响，能够抑制在沟槽栅结构中局部地产生漏电流，能够制造栅绝缘膜的可靠性更高的碳化硅半导体装置。
本公开的其他技术方案的碳化硅半导体装置，是具备具有沟槽栅结构的反型的纵型开关元件的碳化硅半导体装置，具备衬底、漂移层、基区、源区、沟槽、栅绝缘膜、栅电极、源电极以及漏电极。上述衬底由第1或第2导电型的碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角。上述漂移层形成在上述衬底之上，由与上述衬底相比设为低杂质浓度的第1导电型的碳化硅构成。上述基区形成在上述漂移层之上，由第2导电型的碳化硅构成。上述源区形成在上述基区的上层部，由与上述漂移层相比高浓度的第1导电型的碳化硅构成。上述沟槽从上述源区的表面形成到将上述基区贯通并到达上述漂移层的深度，侧壁面朝向(11－20)面或(1－100)面而形成，并且，上述侧壁面中的至少形成沟道区域的侧壁面相对于(0001)面或(000－1)面所成的角度为84度以上。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟槽内形成在上述栅绝缘膜之上。上述源电极与上述源区及上述基区电连接。上述漏电极形成在上述衬底的背面侧。
上述碳化硅半导体装置中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基区的表面部形成反型的沟道区域，经由上述源区及上述漂移层，在上述源电极及上述漏电极之间流过电流。
如上述那样，通过使沟槽的侧壁面中的至少形成沟道区域的侧壁面相对于(0001)面或(000－1)面所成的角度为84度以上，能够抑制漏电流。因此，能够实现栅绝缘膜的可靠性更高的碳化硅半导体装置。
本公开的其他技术方案的碳化硅半导体装置，是具备具有沟槽栅结构的反型的纵型开关元件的碳化硅半导体装置，具备衬底、漂移层、基区、源区、沟槽、栅绝缘膜、栅电极、源电极以及漏电极。上述衬底由第1或第2导电型的碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角。上述漂移层形成在上述衬底之上，由与上述衬底相比设为低杂质浓度的第1导电型的碳化硅构成。上述基区形成在上述漂移层之上，由第2导电型的碳化硅构成。上述源区形成在上述基区的上层部，由与上述漂移层相比高浓度的第1导电型的碳化硅构成。上述沟槽从上述源区的表面形成到将上述基区贯通并到达上述漂移层的深度，侧壁面朝向(11－20)面或(1－100)面而形成，并且，在该侧壁面中上述源区与上述基区之间的边界位置处的阶差为10nm以下。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟槽内形成在上述栅绝缘膜之上。上述源电极与上述源区及上述基区电连接。上述漏电极形成在上述衬底的背面侧。
上述碳化硅半导体装置中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基区的表面部形成反型的沟道区域，经由上述源区及上述漂移层，在上述源电极及上述漏电极之间流过电流。
在不进行牺牲氧化工序而形成栅绝缘膜的情况下，在沟槽的侧壁面中源区与基区之间的边界位置处的阶差为10nm以下。这样的结构能够实现漏电流的抑制。因此，能够抑制漏电流，并且，能够得到栅绝缘膜的可靠性更高的碳化硅半导体装置。
附图说明
参照附图并通过以下的详细说明，本公开的上述或其他目的、结构、优点将得到明确。在附图中：
图1是表示本公开的第1实施方式的SiC半导体装置的剖面立体图。
图2A是表示图1所示的SiC半导体装置的制造工序的一部分的剖面立体图。
图2B是表示图1所示的SiC半导体装置的制造工序的一部分的剖面立体图。
图2C是表示图1所示的SiC半导体装置的制造工序的一部分的剖面立体图。
图2D是表示图1所示的SiC半导体装置的制造工序的一部分的剖面立体图。
图2E是表示图1所示的SiC半导体装置的制造工序的一部分的剖面立体图。
图3是表示在形成沟槽后仅实施了化学干法蚀刻的情况下的辐射像(emissionimage)的研究结果的图。
图4是示出了在漏电流特性的调查中使用的沟槽栅结构的布局(layout)的纵型MOSFET的俯视图。
图5是表示在形成沟槽后进行牺牲氧化工序、之后形成栅氧化膜的情况下的辐射像的研究结果的图。
图6A是表示沟槽栅结构与泄漏发生部位的关系的纵型MOSFET的俯视图。
图6B是表示图6A的VIB－VIB剖面中的沟槽的侧壁面的角度关系的图。
图6C是表示图6A的VIC－VIC剖面中的沟槽的侧壁面的角度关系的图。
图6D是表示图6A的VID－VID剖面中的沟槽的侧壁面的角度关系的图。
图7是表示沟槽栅结构与泄漏发生部位的关系的纵型MOSFET的俯视图。
具体实施方式
本发明者对上述课题的发生原因进行了仔细研究。结果发现，由于在形成栅氧化膜前实施的牺牲氧化工序的影响而产生了上述课题。关于通过进行牺牲氧化工序而产生上述课题的机理的详细情况虽不明确，但在作为形成栅氧化膜的紧前的工序而进行了牺牲氧化工序的情况下，已确认到在沟槽端部泄漏增大这一事实。并且，在不进行牺牲氧化工序而形成栅氧化膜的情况下，或者，在进行了牺牲氧化工序并在之后进行化学干法蚀刻(以下称作CDE)然后形成栅氧化膜的情况下，能够抑制沟槽端部的泄漏增大。
具体而言，为了研究泄漏特性，如图4所示，使用相对于(0001)面具有偏轴角(off-axis angle)的SiC衬底，将长圆形状的沟槽栅结构J1形成为多个条状。长圆形状的沟槽栅结构J1采用以下结构：将以一个方向为长度方向的行(line)状的沟槽栅结构J1邻接的结构彼此作为1组，并将各组的沟槽栅结构J1的两端连结为圆弧状。为了使沟槽栅结构J1中的长边部分的特性均等，使SiC衬底的偏轴方向(即平行于由(0001)面和垂直于该面的平面交差而得到的线的方向)和沟槽栅结构J1的长边部分在从SiC衬底的上方观察时一致。
对于这样的沟槽栅结构J1的纵型MOSFET，对栅电极施加正向偏置(例如40V左右)，将源电极及漏电极接地，对辐射像进行确认，从而确认了泄漏特性。结果，得到图5所示的辐射像。
根据该辐射像，在沟槽栅结构J1的两顶端部的位置存在发光，由此可知在沟槽栅结构J1的两顶端部泄漏(leakage)增大。并且，对辐射像的发光量进行了确认，可知沟槽栅结构J1的一方的端部(图5的纸面右侧端部)比另一方的端部(图5的纸面左侧端部)大，漏电流更大。
这里，为了研究漏电流的发生原因，对沟槽栅结构J1的形状及沟槽J2的内壁面的各面和衬底平面方向或(0001)面所成的角度、与泄漏发生部位之间的关系进行了研究。结果，如图6A、图6B所示，在沟槽栅结构J1的长边部分，由于使得从SiC衬底的上方观察、长边部分和偏轴方向一致，所以(0001)面与沟槽J2的侧壁面所成的角度为87度。相对于此，如图6C所示，在沟槽栅结构J1中被形成为圆弧状的两端部中的一方(图中纸面右侧端部)，内周侧的侧壁面相对于(0001)面为91度，而外周侧的侧壁面相对于(0001)面为83度。此外，如图6D所示，在沟槽栅结构J1中的另一方的端部(图中纸面左侧端部)，内周侧的侧壁面相对于(0001)面为83度，外周侧的侧壁面相对于(0001)面为91度。
根据图5所示的结果推测到，在沟槽栅结构J1中的图中纸面右侧端部，与纸面左侧端部相比，大范围发生了泄漏。并且，考虑图6A～图6D所示的结果，推测到：在相对于(0001)面为83度的角度的位置，即，如图7所示那样，在沟槽栅结构J1中的纸面右侧端部，在外周侧发生了泄漏，在纸面左侧端部，在内周侧发生了泄漏。对于该机理的详细情况虽不明确，但在作为形成栅氧化膜的紧前的工序而进行了牺牲氧化工序的情况下在沟槽J2的端部泄漏增大。并且，在不进行牺牲氧化工序而形成栅氧化膜、或即使进行了牺牲氧化工序也在之后进行CDE然后形成栅氧化膜的情况下，能够抑制沟槽J2的端部的泄漏的增大。
由此，成为以下这样的结果：若在栅氧化膜形成的紧前进行牺牲氧化工序，则在沟槽J2的侧壁面中的与(0001)面所成的角度为83度以下的部位产生漏电流，而在超过83度的部位不产生漏电流。
另外，对于上述各角度而言，举出了进行沟槽蚀刻以使沟槽J2的各侧壁面相对于沟槽J2的底面所成的角度为87度左右的情况作为例子。虽然也可以使沟槽J2的各侧壁面相对于沟槽J2的底面所成的角度为90度，但当超过90度时会发生MOSFET的特性变动增大等弊端。因此，虽然使该角度为87度从而即使产生蚀刻误差也不超过90度，但是当然也可以进行沟槽蚀刻以使沟槽J2的各侧壁面相对于沟槽J2的底面所成的角度成为90度或90度附近的其他角度。
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于相同或等同的部分，在图中附加同一符号。
(第1实施方式)
对本发明的第1实施方式进行说明。这里，作为沟槽栅结构的纵型开关元件，以形成了反型的MOSFET的SiC半导体装置为例来说明。
如图1所示，在SiC半导体装置中形成了n沟道型的反型的MOSFET。通过将与该图所示的MOSFET结构相同的MOSFET相邻地配置多列，构成多个单元(cell)的MOSFET。具体而言，对半导体衬底使用由SiC构成的n+型衬底1，通过对该n+型衬底1形成MOSFET的各构成要素而构成MOSFET。
n+型衬底1由相对于(0001)面设有例如4度的偏轴角的SiC衬底构成，氮等n型杂质浓度例如设为1.0×1019/cm3，厚度设为300μm左右。在该n+型衬底1的表面，形成了由氮等n型杂质浓度为例如3.0×1015～2.0×1016/cm3且厚度10～15μm左右的SiC构成的n-型漂移层2。由于n-型漂移层2的结晶性将与n+型衬底1相同，所以成为n-型漂移层2的表面也相对于(0001)面设有4度的偏轴角的状态。
在该n-型漂移层2的表层部形成了p型基区3，进而，在p型基区3的上层部分形成了n+型源区4以及p+型接触层5。
p型基区3构成为，硼或铝等p型杂质浓度为例如1.0×1016～2.0×1019/cm3，厚度2.0μm左右。n+型源区4构成为，表层部中的氮等n型杂质浓度(表面浓度)为例如1.0×1021/cm3，厚度0.3μm左右。p+型接触层5构成为，例如表层部中的硼或铝等p型杂质浓度(表面浓度)例如为1.0×1021/cm3，厚度0.3μm左右。n+型源区4配置在后述的沟槽栅结构9的两侧，p+型接触层5夹着n+型源区4位于沟槽栅结构9的相反侧。
此外，形成有将p型基区3及n+型源区4贯通并到达n-型漂移层2、底部为规定宽度的结构、例如宽度为0.5～2.0μm且深度为2.0μm以上(例如2.4μm)的沟槽6。以与该沟槽6的侧面相接的方式配置有上述的p型基区3及n+型源区4。
沟槽6以图1中的x方向为宽度方向、y方向为长度方向、z方向为深度方向而形成，通过在图1中的x方向上排列多条而平行地排列各沟槽6。对于各沟槽6而言，可以设为将相邻的2条作为1组并将各沟槽6的两顶端部连结为圆弧状的长圆形状，也可以设为仅将各沟槽6配置为细长状的条状。
进而，沟槽6的内壁面被栅氧化膜7覆盖，通过在栅氧化膜7的表面形成的由掺杂Poly－Si构成的栅电极8，将沟槽6内全部填埋。栅氧化膜7通过将沟槽6的内壁面热氧化而形成，在沟槽6的侧面侧和底部侧，栅氧化膜7的厚度都为100nm左右。这样，构成沟槽栅结构9。
此外，在n+型源区4和p+型接触层5的表面及栅电极8的表面，隔着层间绝缘膜10形成有源电极11、栅极布线(未图示)。源电极11以及栅极布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体而言，n+型源区4、n掺杂的情况下的栅电极8)接触的部分由能够与n型SiC欧姆接触的金属构成，至少与p型SiC(具体而言，p+型接触层5、p掺杂的情况下的栅电极8)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源电极11及栅极布线通过形成在层间绝缘膜10上而电绝缘，通过形成于层间绝缘膜10的接触孔，源电极11与n+型源区4及p+型接触层5电接触，栅极布线与栅电极8电接触。
并且，在n+型衬底1的背面侧形成有与n+型衬底1电连接的漏电极12。通过这样的结构，构成n沟道型的反型的沟槽栅结构9的MOSFET。
这样的反型的沟槽栅结构9的MOSFET，在对栅电极8施加栅电压前的状态下，在p型基区3中不形成反型沟道。因而，即使对漏电极12施加正的电压，电子也无法从n+型源区4到达p型基区3内，在源电极11与漏电极12之间不流过电流。
并且，当对栅电极8施加了所希望的栅电压，则在p型基区3中的与沟槽6相接的表面形成反型沟道。因此，从源电极11注入的电子从n+型源区4穿过在p型基区3中形成的沟道后，到达n-型漂移层2。由此，能够在源电极11与漏电极12之间流过电流。
接着，对于图1所示的沟槽栅结构9的MOSFET的制造方法，参照图2A～图2E进行说明。
图2A所示的工序中，准备由相对于(0001)面具有偏轴角的SiC衬底构成、氮等n型杂质浓度为例如1.0×1019/cm3且厚度300μm左右的n+型衬底1。在该n+型衬底1的表面，通过使由氮等n型杂质浓度为例如3.0×1015～2.0×1016/cm3且厚度15μm左右的SiC构成的n-型漂移层2外延成长而形成外延衬底。并且，通过硼或铝等p型杂质的离子注入，在n-型漂移层2的表层部，形成1.0×1016～2.0×1019/cm3且厚度2.0μm左右的p型基区3。
在图2B所示的工序中，在p型基区3之上，在将由例如低温氧化(LTO)膜等构成的掩模(未图示)成膜后，经光刻工序，在n+型源区4的预定形成区域上使掩模开口。之后，将n型杂质(例如氮)离子注入。
进而，在将先前使用的掩模去除后，再次将掩模(未图示)成膜，经光刻工序，在p+型接触层5的预定形成区域上使掩模开口。之后，将p型杂质(例如硼或铝)离子注入。
接着，使注入的离子活化。由此，形成氮等n型杂质浓度(表面浓度)为例如1.0×1021/cm3、厚度0.3μm左右的n+型源区4。此外，形成硼或铝等p型杂质浓度(表面浓度)为例如1.0×1021/cm3、厚度0.3μm左右的p+型接触层5。之后，将掩模去除。
在图2C所示的工序中，在p型基区3、n+型源区4以及p+型接触层5之上，将未图示的蚀刻掩模成膜后，在沟槽6的预定形成区域使蚀刻掩模开口。并且，通过进行利用蚀刻掩模的沟槽蚀刻工序，形成沟槽6。由此，形成使长度方向相对于偏轴方向一致的沟槽6。
此时，以使沟槽6的侧壁面大致成为(11－20)面或(1－100)面为目标，朝向该面形成沟槽6，设定使沟槽6的侧壁面相对于底面所成的角度为例如87度的沟槽蚀刻条件。因此，在使沟槽6为将相邻的沟槽彼此的顶端连结的长圆形状的情况下，在一方的沟槽6的顶端部，(0001)面与外周侧的侧壁面所成的角度为83度，与内周侧的侧壁面所成的角度为91度左右(参照图6C)。此外，在另一方的沟槽6的顶端部，(0001)面与外周侧的侧壁面所成的角度为91度，与内周侧的侧壁面所成的角度为83度左右(参照图6D)。之后，将蚀刻掩模去除。
在图2D所示的工序中，在形成沟槽6后，不进行牺牲氧化工序而直接通过沉积形成栅氧化膜7，或者通过利用例如含有CF4及O2的气体的CDE进行损伤去除工序后，通过沉积形成栅氧化膜7。此时，在进行了牺牲氧化的情况下，由于与p型基区3相比n+型源区4的杂质浓度更大从而进行增速氧化，但由于没有进行牺牲氧化工序，所以不进行增速氧化。因此，在沟槽6的侧壁面，n+型源区4与p型基区3之间的边界位置的阶差为10nm以下的小阶差。
在图2E所示的工序中，在栅绝缘膜8的表面将掺杂有n型杂质的多晶硅层在例如600℃的温度下成膜440nm左右后，通过进行回蚀工序等，在沟槽6内留下栅氧化膜7以及栅电极8。
此外，在将层间绝缘膜10成膜后，将层间绝缘膜10图案化并形成与n+型源区4和p+型接触层5相连的接触孔，并且，在其他剖面中形成与栅电极8相连的接触孔。接着，以埋入在接触孔内的方式将电极材料成膜后，通过将其图案化而形成源电极11和栅极布线。之后，虽未图示，但通过在n+型衬底1的背面侧形成漏电极12，完成图1所示的MOSFET。
如以上说明那样，在本实施方式中，在沟槽6的形成后不进行牺牲氧化工序而形成栅氧化膜7。因此，可以不受牺牲氧化工序的影响，能够抑制在沟槽栅结构9中局部地产生漏电流的情况，得到栅氧化膜7的可靠性更高的SiC半导体装置。此外，在这样不进行牺牲氧化工序而形成沟槽栅结构9的情况下，沟槽6的整个内壁面的势垒高度(barrier height)ΦB为2.7eV，能够得到在沟槽6的两顶端也能够抑制漏电流的发生的势垒高度ΦB。
作为参考，对于在形成沟槽6后仅进行CDE而没有进行牺牲氧化工序的情况下的泄漏特性，通过在将源电极11和漏电极12接地的状态下缓慢提高栅电压并确认辐射像而进行了研究。具体而言，使沟槽栅结构9为与图4相同的布局而进行了调查。结果确认到，如图3所示，当栅电压升高一定程度时产生漏电流，在沟槽栅结构9的整个区域产生了漏电流。该漏电流产生时的栅电压是与在牺牲氧化工序的紧后形成栅氧化膜7的情况相比更大的电压。由此也可知，能够抑制仅在沟槽6的两顶端产生漏电流的情况，在沟槽6的整个区域可得到均等的耐压。
(其他实施方式)
在上述实施方式中，作为n+型衬底1而使用主表面相对于(0001)面具有偏轴角的SiC衬底，但也可以使用主表面相对于(000－1)面具有偏轴角的SiC衬底。对于偏轴角，作为一例而举出了设为4度的情况的例子，但也可以是其他角度，例如2度。进而，作为n+型衬底1，还能够使用以(0001)面或(000－1)面的合理面(just plane)为主表面的SiC衬底。
即，在进行牺牲氧化工序后在沟槽6内形成栅氧化膜7的情况下，当沟槽6的侧壁面中的形成沟道区域的侧壁面相对于(0001)面(或者(000－1)面)所成的角度为83度以下时，成为漏电流的增大原因。相对于此，在以使该角度为84度以上的方式设定沟槽6的侧壁面的角度的情况下，确认到能够抑制漏电流的发生，优选设为87度，能够进一步抑制漏电流的发生。
由此，在不进行牺牲氧化工序的情况下，无论偏轴角如何，可以说即使相对于(0001)面(或者(000－1)面)所成的角度为83度以下也能够抑制漏电流的发生。此外，在进行牺牲氧化工序的情况下，沟槽6的侧壁面中的至少形成沟道区域的侧壁面的角度在84度以上的情况下能够抑制漏电流的发生。由此，不进行牺牲氧化工序而形成栅氧化膜7特别是在如下情况下是有效的，即：沟槽6的侧壁面中的至少形成沟道区域的侧壁面相对于(0001)面(或者(000－1)面)所成的角度为小于84度的情况。即使在进行牺牲氧化工序的情况下，也由于沟槽6的侧壁面中的至少形成沟道区域的侧壁面的角度为84度以上的情况下能够抑制漏电流的发生，因此也可以以该角度为目标形成沟槽6。具体而言，在使用具有4度的偏轴角的SiC衬底的情况下，使沟槽6的至少形成沟道区域的侧壁面相对于底面的角度为88度以上即可。此外，在使用具有2度的偏轴角的SiC衬底的情况下，使沟槽6的至少形成沟道区域的侧壁面相对于底面的角度为86度以上即可。在使用偏轴角为0度、即以(0001)面或(000－1)面的合理面为主表面的SiC衬底的情况下，使沟槽6的至少形成沟道区域的侧壁面相对于底面的角度为84度以上即可。
进而，即使进行了牺牲氧化工序，在不在其紧后形成栅氧化膜7而是进行基于CDE的损伤去除工序后形成栅氧化膜7的情况下，也能够抑制漏电流的发生。因此，即使进行了牺牲氧化工序，也通过不在牺牲氧化工序的紧后进行栅氧化膜7的形成工序，从而能够抑制漏电流的发生。
上述实施方式中，将沟槽栅结构9设为一个方向成为长度方向的布局。但是，这只不过示出沟槽栅结构9的一例，也能够设为六边形状、四边形状等的布局。该情况下，也通过在沟槽6的侧壁面相对于(0001)面或(000－1)面所成的角度小于84度的情况下不进行牺牲氧化工序、或者即使进行也不在形成栅氧化膜7的紧前进行，从而能够得到漏电流抑制效果。此外，在使沟槽6的侧壁面中的至少形成沟道区域的侧壁面相对于(0001)面或(000－1)面所成的角度为84度以上的情况下，即使进行了牺牲氧化工序，也能够得到漏电流抑制效果。
在上述实施方式中，以设第1导电型为n型、第2导电型为p型的n沟道型的MOSFET为例进行了说明，但对于使各构成要素的导电型反型的p沟道型的MOSFET也能够应用本发明。此外，在上述说明中，以沟槽栅结构的MOSFET为例进行了说明，但对于同样的沟槽栅结构的IGBT也能够应用本发明。IGBT仅对于上述实施方式将衬底1的导电型从n型变更为p型，其他结构及制造方法与上述实施方式相同。
上述实施方式中，对应用本公开的情况的一例进行了说明，但能够适当进行设计变更等。例如，上述实施方式中，作为栅绝缘膜的例子而举出沉积氧化膜得到的栅氧化膜7为例，但也可以通过热氧化形成，也可以包括氮化膜等。在通过热氧化形成栅氧化膜7的情况下，虽然进行n+型源区4的增速氧化，但确认到，如果在形成栅氧化膜7的紧前不进行牺牲氧化工序，则能够得到漏电流抑制效果。因此，也可以通过热氧化形成栅氧化膜8。但是，该情况下，在沟槽6的侧壁面，n+型源区4与p型基区3之间的边界位置的阶差有可能成为不是10nm以下而是比10nm稍大的阶差。
另外，表示结晶的方位的情况下，本来应该在所希望的数字之上附加横杠(－)，但由于存在电子申请带来的表现上的限制，因此在本说明书中，在所希望的数字之前附加横杠。此外，在本说明书中，对于在牺牲氧化工序的紧后不进行栅氧化膜7的形成工序、和在栅氧化膜7的紧前不进行牺牲氧化工序这样的表现，使用“紧后”和“紧前”这样的语句。这里所说的“紧后”和“紧前”不是在时间上紧挨着的含义，而是表示在各工序间不插入其他工序。因此，牺牲氧化工序的紧后是指，在牺牲氧化工序之后不加入其他任何工序而进行栅氧化膜7的形成工序，不包括在中途加入基于CDE的损伤去除工序等的情况。

Claims (4)

1.一种具备反型的纵型开关元件的碳化硅半导体装置的制造方法，
上述碳化硅半导体装置具备：
第1或第2导电型的衬底(1)，由碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角；
漂移层(2)，形成在上述衬底(1)之上，由与上述衬底(1)相比设为低杂质浓度的第1导电型的碳化硅构成；
基区(3)，形成在上述漂移层(2)之上，由第2导电型的碳化硅构成；
源区(4)，形成在上述基区(3)的上层部，由与上述漂移层(2)相比高浓度的第1导电型的碳化硅构成；
沟槽(6)，从上述源区(4)的表面形成到将上述基区(3)贯通并到达上述漂移层(2)的深度，且侧壁面朝向(11－20)面或(1－100)面而形成；
栅绝缘膜(7)，形成在上述沟槽(6)的内壁面；
栅电极(8)，在上述沟槽(6)内，形成在上述栅绝缘膜(7)之上；
源电极(11)，与上述源区(4)及上述基区(3)电连接；以及
漏电极(12)，形成在上述衬底(1)的背面侧；
上述碳化硅半导体装置具有：通过控制向上述栅电极(8)的施加电压而在位于上述沟槽(6)的侧面的上述基区(3)的表面部形成反型的沟道区域、并经由上述源区(4)及上述漂移层(2)而在上述源电极(8)及上述漏电极(12)之间流过电流的沟槽栅结构(9)；
上述碳化硅半导体装置的制造方法的特征在于，
通过蚀刻形成上述沟槽(6)；
在上述沟槽的形成后，通过进行利用包含CF4及O2的气体的化学干法蚀刻而将损伤去除；
在将上述损伤去除后，不进行牺牲氧化而在上述沟槽(6)的表面形成上述栅绝缘膜(7)；
在从上述沟槽的形成后开始到将上述损伤去除为止的期间进行牺牲氧化。
2.一种具备反型的纵型开关元件的碳化硅半导体装置，其特征在于，
具备：
第1或第2导电型的衬底(1)，由碳化硅构成，主表面被设为(0001)面或(000－1)面，或相对于该各面具有偏轴角；
漂移层(2)，形成在上述衬底(1)之上，由与上述衬底(1)相比设为低杂质浓度的第1导电型的碳化硅构成；
基区(3)，形成在上述漂移层(2)之上，由第2导电型的碳化硅构成；
源区(4)，形成在上述基区(3)的上层部，由与上述漂移层(2)相比高浓度的第1导电型的碳化硅构成；
沟槽(6)，从上述源区(4)的表面形成到将上述基区(3)贯通并到达上述漂移层(2)的深度，侧壁面朝向(11－20)面或(1－100)面而形成，并且，该侧壁面中在上述源区(4)与上述基区(3)之间的边界位置处的阶差为10nm以下；
栅绝缘膜(7)，形成在上述沟槽(6)的内壁面；
栅电极(8)，在上述沟槽(6)内，形成在上述栅绝缘膜(7)之上；
源电极(11)，与上述源区(4)及上述基区(3)电连接；以及
漏电极(12)，形成在上述衬底(1)的背面侧；
上述碳化硅半导体装置具有：通过控制向上述栅电极(8)的施加电压而在位于上述沟槽(6)的侧面的上述基区(3)的表面部形成反型的沟道区域、并经由上述源区(4)及上述漂移层(2)而在上述源电极(8)与上述漏电极(12)之间流过电流的沟槽栅结构(9)。
3.如权利要求2记载的具备反型的纵型开关元件的碳化硅半导体装置，其特征在于，
上述沟槽(6)中，作为上述侧壁面的至少一部分，包含相对于(0001)面或(000－1)面所成的角度小于84度的部分。
4.如权利要求2或3记载的具备反型的纵型开关元件的碳化硅半导体装置，其特征在于，
上述衬底(1)是具有上述偏轴角的衬底，
上述沟槽(6)，以一个方向作为长度方向而形成，该长度方向与上述衬底(1)的偏轴方向一致。
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