JP6453634B2 - 半導体装置 - Google Patents

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Description

本明細書に開示する技術は、半導体装置に関する。
特許文献１の半導体装置は、トレンチが形成された半導体基板と、トレンチの内面を覆うゲート絶縁膜と、トレンチの内部に配置されたゲート電極とを備えている。半導体基板は、ゲート絶縁膜に接するｎ型のソース領域と、ソース領域の下に形成され、ゲート絶縁膜に接するｐ型のベース領域と、ベース領域の下に形成され、ゲート絶縁膜に接するｎ型のドリフト領域とを備えている。トレンチの底面は、中心部が周縁部より上に突出するように形成されている。
特許文献１の半導体装置では、ベース領域とドリフト領域のｐｎ接合により空乏層が形成される。空乏層は、ドリフト領域の内部に拡がり、トレンチの底面の周囲まで拡がってゆく。また、空乏層は、トレンチの底面の周縁部側から中心部側に向けて進展してゆく。上記の構成では、トレンチの底面の中心部が上方に突出しているため、トレンチの底面のすぐ下にあるドリフト領域に対して両周縁部側から中心部側へ向けて２方向から電圧が印加されることになる。そのため、トレンチの底面のすぐ下のドリフト領域における空乏化が促進される。これにより、トレンチの底面の下に形成される空乏層の容量が低下し、帰還容量が低下するため、半導体装置のスイッチング損失を低減できる。
特開２００９−１８８２２１号公報
特許文献１の半導体装置において、トレンチの底面を覆うゲート絶縁膜の厚みを薄くすると、トレンチの底面のすぐ下のドリフト領域における空乏化を更に促進することができる。しかしながら、トレンチの底面のゲート絶縁膜を単純に薄くすると、ゲート絶縁膜の容量が増大し、帰還容量が増大するため、半導体装置のスイッチング損失が増大してしまう。また、ゲート絶縁膜を単純に薄くすると、ゲート絶縁膜の耐圧が低下し、ゲート絶縁膜の寿命が低下してしまう。
そこで本明細書は、トレンチの底面を覆うゲート絶縁膜の耐圧を確保しながら、スイッチング損失を抑制することが可能な半導体装置を提供することを目的とする。
本明細書に開示する半導体装置は、表面にトレンチが形成された半導体基板と、トレンチの内面を覆うゲート絶縁膜と、トレンチの内部に配置されたゲート電極とを備えている。半導体基板は、前記トレンチの両側面を覆うゲート絶縁膜に接する第１導電型の第１領域と、第１領域の下に形成され、前記トレンチの両側面を覆うゲート絶縁膜に接する第２導電型の第２領域と、第２領域の下に形成され、トレンチの両側面と底面を覆うゲート絶縁膜に接する第１導電型の第３領域とを備えている。トレンチの底面は、短手方向おいて中心部が周縁部より上に突出するように形成されている。周縁部を覆うゲート絶縁膜の厚みが、中心部を覆うゲート絶縁膜の厚みより厚い。
このような構成によれば、第２導電型の第２領域と第１導電型の第３領域の境界から周囲に空乏層が拡がる。空乏層は、第３領域の内部に拡がり、トレンチの底面の周囲まで拡がってゆく。また、空乏層は、トレンチの底面の周縁部側から中心部側に進展してゆく。上記の半導体装置では、トレンチの底面の中心部が周縁部より上に突出するように形成されているので、空乏層がトレンチの底面の中心部側に進展したときに、等電位線（面）がトレンチの底面の形状に沿うように延びる状態になる。このとき、トレンチの底面の中心部が上に突出する一方、周縁部が下に突出しているので、突出した周縁部の付近に電界が集中する。しかしながら、上記の半導体装置では、トレンチの底面の周縁部を覆うゲート絶縁膜の厚みが、中心部を覆うゲート絶縁膜の厚みより厚い。これにより、トレンチの底面の周縁部におけるゲート絶縁膜の耐圧を高めることができ、劣化を抑制できる。
一方、トレンチの底面の周縁部よりも中心部でゲート絶縁膜が薄いので、中心部のすぐ下のドリフト領域における空乏化を促進できる。これにより、中心部のすぐ下に形成される空乏層の容量が低下し、帰還容量が低下するため、半導体装置のスイッチング損失の増大を抑制できる。また、中心部のすぐ下のドリフト領域における空乏化が促進されるため、中心部のゲート絶縁膜には高い電界は加わらない。したがって、トレンチの底面の中心部を覆うゲート酸化膜が薄くても、ゲート酸化膜が電界に耐えることができる。以上に説明したように、この半導体装置によれば、トレンチの底面を覆うゲート絶縁膜の耐圧を確保しながら、スイッチング損失を抑制することができる。
半導体装置の断面図である。 図１の要部IIの拡大図である。 他の実施形態に係る半導体装置の要部の拡大図である。
以下、実施形態について添付図面を参照して説明する。図１および図２に示すように、半導体装置１は、半導体基板１０と、半導体基板１０に表面に配置された表面電極２１と、半導体基板１０に裏面に配置された裏面電極２２とを備えている。なお、図１中の点線は、ゲート電極５２がオフ電位であり、表面電極２１が低電位であり、裏面電極２２が高電位であるときの半導体基板１０内の等電位線（面）を模式的に示している。
表面電極２１は、半導体基板１０の表面を覆っている。裏面電極２２は、半導体基板１０の裏面を覆っている。表面電極２１および裏面電極２２は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。
半導体基板１０は、炭化ケイ素（ＳｉＣ）により形成されている。他の例では、半導体基板１０は、シリコン（Ｓｉ）や窒化ガリウム（ＧａＮ）等により形成されていてもよい。半導体基板１０の内部には、半導体素子が形成されている。本実施形態では、半導体素子として縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示している。
半導体基板１０の表面にはトレンチ３０が形成されている。また、半導体基板１０は、ソース領域１１（第１領域の一例）と、ソース領域１１の下に形成されたベース領域１２（第２領域の一例）と、ベース領域１２の下に形成されたドリフト領域１５（第３領域の一例）と、ドリフト領域１５の下に形成されたドレイン領域１３とを備えている。
トレンチ３０は、半導体基板１０の深さ方向（ｚ方向）に延びている。トレンチ３０は、半導体基板１０の表面からソース領域１１およびベース領域１２を貫通してドリフト領域１５に達する深さまで延びている。トレンチ３０の内面にはゲート絶縁膜５１が形成されている。トレンチ３０の内部にはゲート電極５２が配置されている。トレンチ３０は、第１側面３１、第２側面３２、および底面４０を備えている。
トレンチ３０の第１側面３１と第２側面３２は、トレンチ３０の短手方向（ｘ方向）において対向している。第１側面３１および第２側面３２は、傾斜している。第１側面３１と第２側面３２は、半導体基板１０の表面側から深さ方向（ｚ方向）にしたがって近づいてゆく。第１側面３１と第２側面３２の距離は、トレンチ３０の深さ方向における上部より下部の方が短い。トレンチ３０の底部３４の幅は、開口部３３の幅より狭い。
トレンチ３０の底面４０は、第１側面３１と第２側面３２の間に形成されている。底面４０は、山型（凸状）に形成されている。図２に示すように、底面４０は、短手方向（ｘ方向）において中心部４３および周縁部４４を備えている。周縁部４４は、中心部４３より側面３１、３２側に位置している。底面４０は、短手方向（ｘ方向）おいて、中心部４３が周縁部４４より上に突出するように形成されている。すなわち、深さ方向（ｚ方向）において、底面４０の中心部４３が周縁部４４より浅い位置にある。
底面４０は、第１斜面４１および第２斜面４２を備えている。第１斜面４１は、底面４０の中心部４３から第１側面３１へ延びている。第１斜面４１は、第１側面３１に繋がっている。第２斜面４２は、底面４０の中心部４３から第２側面３２へ延びている。第２斜面４２は、第２側面３２に繋がっている。底面４０の中心部４３において第１斜面４１と第２斜面４２がなす角度θは、９０°以下であることが好ましい。第１側面３１と第１斜面４１の間には、第１角部３６が形成されている。第２側面３２と第２斜面４２の間には、第２角部３７が形成されている。
ゲート絶縁膜５１は、第１側面３１、第２側面３２、および底面４０を覆っている。トレンチ３０の内面に酸化膜を堆積させることによりゲート絶縁膜５１を形成できる。ゲート絶縁膜５１は、例えば、ＴＥＯＳ（Tetra-ethyl Ortho-silicate）の膜である。トレンチ３０の第１角部３６では、トレンチ３０の第１側面３１および第１斜面４１から酸化膜が堆積する。これにより、第１角部３６におけるゲート絶縁膜５１の厚みが厚くなる。同様に、トレンチ３０の第２角部３７では、トレンチ３０の第２側面３２および第２斜面４２から酸化膜が堆積する。これにより、第２角部３７におけるゲート絶縁膜５１の厚みが厚くなる。トレンチ３０の底面４０の周縁部４４を覆うゲート絶縁膜５１の厚みｔ１は、底面４０の中心部４３を覆うゲート絶縁膜５１の厚みｔ２より厚い。
ゲート電極５２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極５２は、ゲート絶縁膜５１より内側に充填されている。ゲート電極５２は、ゲート絶縁膜５１により、半導体基板１０から絶縁されている。ゲート電極５２の上には層間絶縁膜５３が配置されている。層間絶縁膜５３は、ゲート電極５２と表面電極２１の間に形成されており、両者を絶縁している。
ソース領域１１は、ｎ型の領域である。ソース領域１１は、不純物濃度が高い。ソース領域１１は、半導体基板１０の表層部に形成されている。ソース領域１１は、半導体基板１０の表面に露出する範囲に島状に形成されている。ソース領域１１は、第１側面３１及び第２側面３２を覆うゲート絶縁膜５１に接している。ソース領域１１は、表面電極２１に接している。ソース領域１１は、表面電極２１に対してオーミック接続され、表面電極２１に導通している。
ベース領域１２は、ｐ型の領域である。ベース領域１２は、ゲート絶縁膜５１に接している。ベース領域１２は、ベースコンタクト領域１２１、低濃度ベース領域１２２、および、突出領域１２３を備えている。ベースコンタクト領域１２１は、不純物濃度が高い。低濃度ベース領域１２２および突出領域１２３の不純物濃度は、ベースコンタクト領域１２１の不純物濃度より低い。
ベースコンタクト領域１２１は、半導体基板１０の表層部に形成されている。ベースコンタクト領域１２１は、半導体基板１０の表面に露出する範囲に島状に形成されている。ベースコンタクト領域１２１は、表面電極２１に接している。ベースコンタクト領域１２１は、表面電極２１に対してオーミック接続され、表面電極２１に導通している。
低濃度ベース領域１２２は、ソース領域１１およびベースコンタクト領域１２１の下に形成されている。低濃度ベース領域１２２によってソース領域１１がドリフト領域１５から分離されている。低濃度ベース領域１２２は、ソース領域１１の下側で、第１側面３１及び第２側面３２を覆うゲート絶縁膜５１に接している。
突出領域１２３は、低濃度ベース領域１２２の下に形成されている。突出領域１２３は、ドリフト領域１５側に突出している。突出領域１２３は、ドリフト領域１５の中に入り込んでいる。突出領域１２３は、トレンチ３０から離れた位置に形成されている。トレンチ３０の短手方向（ｘ方向）において、トレンチ３０の両側に突出領域１２３が形成されている。突出領域１２３の下端１４１は、トレンチ３０の底面４０の上端４０１より深い位置にある。すなわち、トレンチ３０の底面４０の中心部４３が、突出領域１２３の下端１４１より浅い位置に形成されている。また、突出領域１２３の下端１４１は、トレンチ３０の底面４０の下端４０２より浅い位置にある。すなわち、トレンチ３０の底面４０の周縁部４４が、突出領域１２３の下端１４１より深い位置に形成されている。
ドリフト領域１５は、ｎ型の領域である。ドリフト領域１５は、不純物濃度が低い。ドリフト領域１５は、ゲート絶縁膜５１に接している。ドリフト領域１５は、突出領域１２３の周囲およびトレンチ３０の底部３４の周囲に形成されている。ドリフト領域１５は、トレンチ３０の両側面３１、３２と底面４０を覆うゲート絶縁膜５１に接している。
ドレイン領域１３は、ｎ型の領域である。ドレイン領域１３は、不純物濃度が高い。ドレイン領域１３は、半導体基板１０の裏面に露出する範囲に形成されている。ドレイン領域１３は、裏面電極２２に接している。ドレイン領域１３は、裏面電極２２に対してオーミック接続され、裏面電極２２に導通している。
半導体装置１を動作させる際には、裏面電極２２に対して表面電極２１よりも高い電位が印加される。この状態でゲート電極５２に閾値以上の電位を印加すると、低濃度ベース層１２２にチャネルが形成され、裏面電極２２から、ドレイン領域１３、ドリフト領域１５、チャネル、ソース領域１１を介して表面電極２１に向かって電流が流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極５２の電位を閾値以下に低下させると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフする際には、ｐ型のベース領域１２とｎ型のドリフト領域１５のｐｎ接合に逆電圧が印加されることにより、両者の境界から周囲に拡がる空乏層が形成される。空乏層は、ドリフト領域１５の内部に拡がり、トレンチ３０の底面４０の周囲まで拡がってゆく。
図２に矢印２００で示すように、空乏層は、トレンチ３０の底面４０の周縁部４４側から中心部４３側に進展してゆく。上記の半導体装置１では、トレンチ３０の底面４０が、中心部４３が周縁部４４より上に突出するように形成されている。これにより、空乏層がトレンチ３０の底面４０の中心部４３側に進展したときに、図１に示すように等電位線（面）がトレンチ３０の底面４０の形状に沿うように延びる状態になる。
上記の半導体装置１では、トレンチ３０の底面４０の中心部４３が上に突出する一方、周縁部４４が下に突出しているので、突出した周縁部４４の付近に電界が集中する。しかしながら、上記の半導体装置１では、トレンチ３０の底面４０の周縁部４４を覆うゲート絶縁膜５１の厚みｔ１が、中心部４３を覆うゲート絶縁膜５１の厚みｔ２より厚い。すなわち、トレンチ３０の第１角部３６および第２角部３７におけるゲート絶縁膜５１の厚みが厚い。その結果、第１角部３６および第２角部３７のゲート絶縁膜５１が、電界に耐えることができる。
また、上記の半導体装置１によれば、トレンチ３０の底面４０の周縁部４４に対して中心部４３を覆うゲート絶縁膜５１が薄いので、中心部４３のすぐ下のドリフト領域１５における空乏化を促進できる。これにより、中心部４３のすぐ下に形成される空乏層１００の容量が低下し、帰還容量が低下するため、半導体装置１のスイッチング損失の増大を抑制できる。また、中心部４３のすぐ下のドリフト領域１５における空乏化を促進されるため、中心部４３の下に高い電界が生じ難い。これにより、トレンチ３０の底面４０の中心部４３を覆うゲート酸化膜５１が薄くても、中心部４３のゲート酸化膜５１が電界に耐えることができる。以上のように、半導体装置１０は、トレンチ３０の底面４０を覆うゲート絶縁膜５１が十分な耐圧を有するとともに、従来よりもスイッチング損失を抑制することを可能とする。
また、上記の半導体装置１では、トレンチ３０の底面４０の第１斜面４１と第２斜面４２のなす角度θが９０°以下である。このように第１斜面４１と第２斜面４２のなす角度が急峻だと、第１斜面４１と第２斜面４２の間のドリフト領域１５に高い電界が生じ難くなり、トレンチ３０の底面４０付近の等電位線の間隔が広くなる。これにより、ゲート電極５２とドリフト領域１５による帰還容量を低減できる。その結果、半導体装置１のスイッチング損失を低減できる。
また、上記の半導体装置１では、ベース領域１２が、ゲート絶縁膜５１から離間した位置でドリフト領域１５側に突出する突出領域１２３を備えている。これにより、突出領域１２３とドリフト領域１５の境界から周囲に空乏層が拡がり、トレンチ３０の底面４０の周囲における空乏化を促進できる。また、トレンチ３０の底面４０の周縁部４４側と中心部４３側において電界が偏ることがなく、電界の強さのバランスが良くなる。したがって、トレンチ３０の底面４０の周縁部４４を覆うゲート絶縁膜５１における電界と中心部４３を覆うゲート絶縁膜５１における電界が均一化され、ゲート絶縁膜にかかる負荷の偏りを抑制できる。これにより、トレンチ３０の底面４０を覆うゲート絶縁膜５１の劣化を抑制できる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、他の実施形態では、図３に示すように、トレンチ３０の底面４０が、突出領域１２３の下端１４１より浅い位置に形成されていてもよい。突出領域１２３の下端１４１は、トレンチ３０の下端４０２より深い位置に形成されている。このような構成によれは、トレンチ３０の第１角部３６および第２角部３７の付近のドリフト領域１５における電界を緩和することができる。これにより、トレンチ３０の第１角部３６および第２角部３７におけるゲート絶縁膜５１の耐圧低下を抑制できる。
また、上記実施形態では、半導体素子の一例としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではない。他の実施形態では、半導体素子がＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
トレンチの底面は、中心部からトレンチの一方の側面へ延びる第１斜面と、トレンチの他方の側面へ延びる第２斜面とを備えていてもよい。第１斜面と第２斜面のなす角度が９０°以下であってもよい。
第２領域は、ゲート絶縁膜から離間した位置で第３領域側に突出する突出領域を備えていてもよい。
トレンチの底面は、突出領域の下端より浅い位置に形成されていてもよい。
１ ：半導体装置
１０ ：半導体基板
１１ ：ソース領域
１２ ：ベース領域
１３ ：ドレイン領域
１５ ：ドリフト領域
２１ ：表面電極
２２ ：裏面電極
３０ ：トレンチ
３１ ：第１側面
３２ ：第２側面
３３ ：開口部
３４ ：底部
３６ ：第１角部
３７ ：第２角部
４０ ：底面
４１ ：第１斜面
４２ ：第２斜面
４３ ：中心部
４４ ：周縁部
５１ ：ゲート絶縁膜
５２ ：ゲート電極
５３ ：層間絶縁膜
１２１ ：ベースコンタクト領域
１２２ ：低濃度ベース領域
１２３ ：突出領域
１４１ ：下端
４０１ ：上端
４０２ ：下端

Claims (3)

  1. 表面にトレンチが形成された半導体基板と、
    前記トレンチの内面を覆うゲート絶縁膜と、
    前記トレンチの内部に配置されたゲート電極と、を備え、
    前記半導体基板は、
    前記トレンチの両側面を覆う前記ゲート絶縁膜に接する第１導電型の第１領域と、
    前記第１領域の下に形成され、前記トレンチの両側面を覆う前記ゲート絶縁膜に接する第２導電型の第２領域と、
    前記第２領域の下に形成され、前記トレンチの両側面と底面を覆う前記ゲート絶縁膜に接する第１導電型の第３領域と、を備え、
    前記トレンチの底面は、短手方向おいて中心部が周縁部より上に突出するように形成されており、
    前記周縁部を覆う前記ゲート絶縁膜の厚みが、前記中心部を覆う前記ゲート絶縁膜の厚みより厚く、
    前記トレンチの底面は、前記中心部から前記トレンチの一方の側面へ延びる第１斜面と、前記トレンチの他方の側面へ延びる第２斜面と、を備え、
    前記第１斜面と前記第２斜面のなす角度が９０°以下である、半導体装置。
  2. 前記第２領域は、前記ゲート絶縁膜から離間した位置で前記第３領域側に突出する突出領域を備える請求項１に記載の半導体装置。
  3. 前記トレンチの底面は、前記突出領域の下端より浅い位置に形成されている請求項２に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP4440552B2 (ja) 2003-03-10 2010-03-24 トヨタ自動車株式会社 電力用半導体装置およびその製造方法
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
JP2008078175A (ja) * 2006-09-19 2008-04-03 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置の製造方法
JP2008218711A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2009164558A (ja) 2007-12-10 2009-07-23 Toyota Central R&D Labs Inc 半導体装置とその製造方法、並びにトレンチゲートの製造方法
JP5309587B2 (ja) * 2008-02-07 2013-10-09 富士電機株式会社 炭化珪素半導体基板のトレンチエッチング方法
JP2011055017A (ja) * 2010-12-17 2011-03-17 Toshiba Corp 半導体装置
WO2012105170A1 (ja) * 2011-02-02 2012-08-09 パナソニック株式会社 半導体装置およびその製造方法
JP5637916B2 (ja) * 2011-03-31 2014-12-10 トヨタ自動車株式会社 半導体装置及びその製造方法
US8563987B2 (en) * 2011-06-28 2013-10-22 Panasonic Corporation Semiconductor device and method for fabricating the device
JP5790573B2 (ja) * 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN102779843B (zh) * 2012-07-23 2017-04-26 上海华虹宏力半导体制造有限公司 晶体管及其形成方法
JP6299102B2 (ja) 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5747891B2 (ja) * 2012-10-09 2015-07-15 トヨタ自動車株式会社 半導体装置
DE112012007020T5 (de) 2012-10-15 2015-07-09 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung und Herstellungseinrichtung dafür
JP5838176B2 (ja) * 2013-02-12 2016-01-06 サンケン電気株式会社 半導体装置
JP6131689B2 (ja) 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2014171048A1 (ja) * 2013-04-16 2014-10-23 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP5630552B2 (ja) 2013-10-15 2014-11-26 富士電機株式会社 炭化珪素半導体装置およびその製造方法

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