TW201631768A - 半導體裝置 - Google Patents

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Yukihiko Watanabe
Shinichiro Miyahara
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Abstract

一種半導體裝置，其中，半導體裝置(1)係具備：加以形成有凹槽(30)於表面之半導體基板(10)，和被覆凹槽(30)內面之閘極絕緣膜(51)，和加以配置於凹槽(30)內部，經由閘極絕緣膜(51)而自半導體基板(10)加以絕緣之閘極電極(52)。半導體基板(10)係具備：：接觸於被覆凹槽(30)兩側面之閘極絕緣膜(51)的n型之源極範圍(11)，和加以形成於源極範圍(11)之下方，而接觸於被覆凹槽(30)兩側面之閘極絕緣膜(51)的p型之基極範圍(12)，和加以形成於基極範圍(12)之下方，而接觸於被覆凹槽(30)兩側面(31，32)與底面(40)之閘極絕緣膜(51)的n型之漂移範圍(15)。凹槽(30)之底面(40)係在短方向中，中心部(43)則呈突出於較周緣部(44)為上方地加以形成。被覆周緣部(44)之閘極絕緣膜(51)的厚度則較被覆中心部(43)之閘極絕緣膜(51)的厚度為厚。

Description

半導體裝置
本說明書所揭示之技術係有關半導體裝置。
專利文獻1(日本特開2009-188221號公報)之半導體裝置係具備：加以形成有凹槽之半導體基板，和被覆凹槽內面之閘極絕緣膜，和加以配置凹槽內部之閘極電極。半導體基板係具備：接觸於閘極絕緣膜之n型的源極範圍，和加以形成於源極範圍下方，而接觸於閘極絕緣膜之p型的基極範圍，和加以形成於基極範圍下方，而接觸於閘極絕緣膜之n型的漂移範圍。凹槽的底面係中心部則呈較周緣部突出於上方地加以形成。
在專利文獻1之半導體裝置中，經由基極範圍與漂移範圍之pn接合而加以形成空乏層。空乏層係擴散於漂移範圍內部，而擴散至凹槽底面的周圍為止。另外，空乏層係自凹槽底面的周緣部側朝向於中心部側而進展。在上述之構成中，凹槽底面的中心部則突出於上方之故，成為對於位於凹槽底面的正下方之漂移範圍而言，自兩周緣部側朝向中心部側，從2方向加以施加電壓者。因此，加 以促進在凹槽底面之正下方之漂移範圍的空乏化。經由此，加以形成於凹槽底面下之空乏層的電容則下降，而返還電容則下降之故，可降低半導體裝置之開關損失。
在專利文獻1之半導體裝置中，當薄化被覆凹槽底面之閘極絕緣膜的厚度時，更可促進在凹槽底面之正下方之漂移範圍的空乏化。但單純地薄化凹槽底面之閘極絕緣膜時，閘極絕緣膜之電容則增大，而返還電容增大之故，半導體裝置之開關損失則增大。另外，單純地薄化閘極絕緣膜時，閘極絕緣膜之耐壓則下降，而閘極絕緣膜之壽命則下降。
因此，本說明書係其目的為提供：確保被覆凹槽底面之閘極絕緣膜的耐壓同時，可抑制開關損失之半導體裝置者。
本說明書所揭示之半導體裝置係具備：加以形成有凹槽於表面之半導體基板，和被覆凹槽內面之閘極絕緣膜，和加以配置於凹槽內部之閘極電極。半導體基板係具備：接觸於被覆前述凹槽兩側面之閘極絕緣膜的第1導電型之第1範圍，和加以形成於第1範圍之下方，而接觸於被覆前述凹槽兩側面之閘極絕緣膜的第2導電型之第2範 圍，和加以形成於第2範圍之下方，而接觸於被覆凹槽兩側面與底面之閘極絕緣膜的第1導電型之第3範圍。凹槽的底面係在短方向中，中心部則呈較周緣部突出於上方地加以形成。被覆周緣部之閘極絕緣膜的厚度則較被覆中心部之閘極絕緣膜的厚度為厚。
如根據如此之構成，自第2導電型之第2範圍與第1導電型之第3範圍之邊界，擴散有空乏層於周圍。空乏層係擴散於第3範圍內部，而擴散至凹槽底面的周圍為止。另外，空乏層係自凹槽底面的周緣部側進展於中心部側。在上述之半導體裝置中，因凹槽底面的中心部則呈較周緣部突出於上方地加以形成之故，空乏層則進展於凹槽底面之中心部側時，等勢線(面)則成為呈沿著凹槽底面的形狀地延伸之狀態。此時，凹槽底面之中心部則突出於上方之另一方面，因周緣部則突出於下方之故，電場則集中於所突出之周緣部附近。但在上述之半導體裝置中，被覆凹槽底面之周緣部之閘極絕緣膜的厚度則較被覆中心部之閘極絕緣膜的厚度為厚。經由此，可提高在凹槽底面之周緣部的閘極絕緣膜之耐壓，而可抑制劣化。
另一方面，因閘極絕緣膜則在中心部較凹槽底面之周緣部為薄之故，可促進在中心部正下方之漂移範圍的空乏化。經由此，加以形成於中心部之正下方之空乏層的電容則下降，而返還電容則下降之故，可抑制半導體裝置之開關損失的增大。另外，加以促進在中心部之正下方之漂移範圍的空乏化之故，而對於中心部之閘極絕緣膜 係未加高電場。隨之，即使被覆凹槽底面之中心部的閘極氧化膜薄化，而閘極氧化膜則亦可抵擋於電場。如以上說明，如根據此半導體裝置，確保被覆凹槽底面之閘極絕緣膜的耐壓同時，可抑制開關損失者。
1‧‧‧半導體裝置
10‧‧‧半導體基板
11‧‧‧源極範圍
12‧‧‧基極範圍
13‧‧‧汲極範圍
15‧‧‧漂移範圍
21‧‧‧表面電極
22‧‧‧背面電極
30‧‧‧凹槽
31‧‧‧第1側面
32‧‧‧第2側面
33‧‧‧開口部
34‧‧‧底部
36‧‧‧第1角部
37‧‧‧第2角部
40‧‧‧底面
41‧‧‧第1斜面
42‧‧‧第2斜面
43‧‧‧中心部
44‧‧‧周緣部
51‧‧‧閘極絕緣膜
52‧‧‧閘極電極
53‧‧‧層間絕緣膜
121‧‧‧基極接觸範圍
122‧‧‧低濃度基極範圍
123‧‧‧突出範圍
141‧‧‧下端
401‧‧‧上端
402‧‧‧下端
圖1係半導體裝置之剖面圖。
圖2係圖1之要部II的擴大圖。
圖3係有關其他實施形態之半導體裝置之要部的擴大圖。
以下，對於實施形態，參照附加圖面加以說明。如圖1及圖2所示，半導體裝置1係具備：半導體基板10，和於半導體基板10加以配置於表面之表面電極21，和於半導體基板10加以配置於背面之背面電極22。然而，圖1中的點線係模式性地顯示閘極電極52為開啟電位，而表面電極21為低電位，背面電極22為高電位時之半導體基板10內的等勢線(面)。
表面電極21係被覆半導體基板10表面。背面電極22係被覆半導體基板10背面。表面電極21及背面電極22係例如由鋁(Al)或銅(Cu)等之金屬而加以形成。
半導體基板10係經由碳化矽(SiC)而加以形 成。在其他的例中，半導體基板10係亦可經由矽(Si)或氮化鎵(GaN)等而加以形成。對於半導體基板10內部係加以形成有半導體元件。本實施形態中，作為半導體元件而例示縱型的MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。
對於半導體基板10表面係加以形成凹槽30。另外，半導體基板10係具備：源極範圍11(第1範圍之一例)，和加以形成於源極範圍11下方之基極範圍12(第2範圍之一例)，和加以形成於基極範圍12下方之漂移範圍15(第3範圍之一例)，和加以形成於漂移範圍15之汲極範圍13。
凹槽30係延伸於半導體基板10之深度方向(z方向)。凹槽30係自半導體基板10表面，貫通源極範圍11及汲極範圍12而延伸至到達於漂移範圍15之深度為止。對於凹槽30內面係加以形成有閘極絕緣膜51。對於凹槽30內部係加以配置有閘極電極52。凹槽30係具備：第1側面31，第2側面32，及底面40。
凹槽30之第1側面31與第2側面32係對向在凹槽30之短方向(x方向)。第1側面31及第2側面32係傾斜著。第1側面31與第2側面32係自半導體基板10表面側，隨著深度方向(z方向)而接近。第1側面31與第2側面32之距離係下部者較在凹槽30之深度方向的上部為短。凹槽30底部34之寬度係較開口部33的寬度為窄。
凹槽30底面40係加以形成於第1側面31與第2 側面32之間。底面40係加以形成為山型(凸狀)。如圖2所示，底面40係在短方向(x方向)中，具備中心部43及周緣部44。周緣部44係自中心部43位置於側面31，32側。底面40係在短方向(x方向)中，中心部43則呈突出於較周緣部44為上方地加以形成。即，在深度方向(z方向)中，底面40之中心部43則位於較周緣部44為淺之位置。
底面40係具備第1斜面41及第2斜面42。第1斜面41係自底面40之中心部43延伸於第1側面31。第1斜面41係連結於第1側面31。第2斜面42係自底面40之中心部43延伸於第2側面32。第2斜面42係連結於第2側面32。在底面40之中心部43中，第1斜面41與第2斜面42所成角度θ，係90°以下者為佳。對於第1側面31與第1斜面41之間係加以形成有第1角部36。對於第2側面32與第2斜面42之間係加以形成有第2角部37。
閘極絕緣膜51係被覆第1側面31，第2側面32，及底面40。經由使氧化膜堆積於凹槽30內面之時而可形成閘極絕緣膜51。閘極絕緣膜51係例如為TEOS(Tetra-ethyl Ortho-silicate)的膜。在凹槽30之第1角部36中，自凹槽30之第1側面31及第1斜面41堆積有氧化膜。經由此，在第1角部36之閘極絕緣膜51的膜厚則變厚。同樣地，在凹槽30之第2角部37中，自凹槽30之第2側面32及第2斜面42堆積有氧化膜。經由此，在第2角部37之閘極絕緣膜51的膜厚則變厚。被覆凹槽30底面40之周緣部44的閘極絕緣膜51厚度t1係較被覆底面40之中心部43的閘極絕緣膜51厚度 t2為厚。
閘極電極52係例如自鋁或多晶矽而加以構成。閘極電極52係自閘極絕緣膜51加以充填於內側。閘極電極52係經由閘極絕緣膜51，自半導體基板10加以絕緣。對於閘極電極52上係加以配置層間絕緣膜53。層間絕緣膜53係加以形成於閘極電極52與表面電極21之間，而絕緣兩者。
源極範圍11係n型的範圍。源極範圍11係不純物濃度為高。源極範圍11係加以形成於半導體基板10之表層部。源極範圍11係加以形成為島狀於露出於半導體基板10表面之範圍。源極範圍11係接觸於被覆第1側面31及第2側面32之閘極絕緣膜51。源極範圍11係接觸於表面電極21。源極範圍11係對於表面電極21而言加以阻抗連接，而導通於表面電極21。
基極範圍12係p型的範圍。基極範圍12係接觸於閘極絕緣膜51。基極範圍12係具備：基極接觸範圍121，低濃度基極範圍122，及突出範圍123。基極接觸範圍121係不純物濃度為高。低濃度基極範圍122及突出範圍123之不純物濃度係較基極接觸範圍121之不純物濃度為低。
基極接觸範圍121係加以形成於半導體基板10之表層部。基極接觸範圍121係加以形成為島狀於露出於半導體基板10表面之範圍。基極接觸範圍121係接觸於表面電極21。基極接觸範圍121係對於表面電極21而言加以 阻抗連接，而導通於表面電極21。
低濃度基極範圍122係加以形成於源極範圍11及基極接觸範圍121之下方。經由低濃度基極範圍122而源極範圍11則自漂移範圍15加以分離。低濃度基極範圍122係在源極範圍11下側，接觸於被覆第1側面31及第2側面32之閘極絕緣膜51。
突出範圍123係加以形成於低濃度基極範圍122之下方。突出範圍123係突出於漂移範圍15側。突出範圍123係進入至漂移範圍15之中。突出範圍123係加以形成於自凹槽30離開之位置。在凹槽30之短方向(x方向)中，於凹槽30兩側，加以形成有突出範圍123。突出範圍123之下端141係位置於較凹槽30底面40之上端401為深之位置。即，凹槽30底面40之中心部43則加以形成於較突出範圍123之下端141為淺之位置。另外，突出範圍123之下端141係位於較凹槽30底面40之下端402為淺之位置。即，凹槽30底面40之周緣部44則加以形成於較突出範圍123之下端141為深之位置。
漂移範圍15係n型的範圍。漂移範圍15係不純物濃度為低。漂移範圍15係接觸於閘極絕緣膜51。漂移範圍15係加以形成於突出範圍123周圍及凹槽30底部34之周圍。漂移範圍15係接觸於被覆凹槽30之兩側面31，32與底面40的閘極絕緣膜51。
汲極範圍13係n型的範圍。汲極範圍13係不純物濃度為高。汲極範圍13係加以形成於露出於半導體基板 10背面之範圍。汲極範圍13係接觸於背面電極22。汲極範圍13係對於背面電極22而言加以阻抗連接，而導通於背面電極22。
對於在使半導體裝置1動作時，對於背面電極22而言加以施加較表面電極21為高之電位。在此狀態，施加臨界值以上之電位於閘極電極52時，加以形成通道於低濃度基極層122，自背面電極22，藉由汲極範圍13，漂移範圍15，通道，源極範圍11而朝向表面電極21，流動有電流。即，MOSFET則開啟。當使閘極電極52之電位降低為臨界值以下時，通道則消失，而MOSFET則關閉。對於MOSFET則關閉時，係經由加以施加逆電壓於p型之基極範圍12與n型之漂移範圍15之pn接合之時，加以形成自兩者邊界擴散於周圍之空乏層。空乏層係擴散於漂移範圍15內部，而擴散至凹槽30底面40的周圍為止。
如於圖2以箭頭200所示地，空乏層係自凹槽30之底面40的周緣部44側，進展至中心部43側。在上述之半導體裝置1中，凹槽30之底面40則中心部43呈較周緣部44突出於上方地加以形成。經由此，空乏層則進展於凹槽30之底面40的中心部43側時，如圖1所示，等勢線(面)則成為呈沿著凹槽30之底面40的形狀地延伸之狀態。
在上述之半導體裝置1中，凹槽30底面40之中心部43則突出於上方之另一方面，因周緣部44則突出於下方之故，電場則集中於所突出之周緣部44附近。但在上述之半導體裝置1中，被覆凹槽30底面40之周緣部44的閘極 絕緣膜51厚度t1係較被覆中心部43的閘極絕緣膜51厚度t2為厚。即，凹槽30之第1角部36及第2角部37之閘極絕緣膜51厚度為厚。其結果，第1角部36及第2角部37之閘極絕緣膜51則可抵擋於電場。
另外，如根據上述之半導體裝置1，因對於凹槽30之底面40的周緣部44而言，被覆中心部43之閘極絕緣膜51為薄之故，可促進在中心部43之至正下方之漂移範圍15的空乏化。經由此，加以形成於中心部43之正下方之空乏層100的電容則下降，而返還電容則下降之故，可抑制半導體裝置1之開關損失的增大。另外，加以促進中心部43之正下方之漂移範圍15的空乏化之故，於中心部43下方不易產生高電場。經由此，被覆凹槽30之底面40的中心部43之閘極氧化膜51即使為薄，中心部43之閘極氧化膜51亦可抵擋於電場者。如以上，半導體裝置10係被覆凹槽30之底面40的閘極絕緣膜51則具有充分的耐壓同時，可較以往抑制開關損失者。
另外，在上述之半導體裝置1中，凹槽30之底面40的第1斜面41與第2斜面42之所成角度為90°以下。如此，當第1斜面41與第2斜面42之所成角度為急峻時，不易於第1斜面41與第2斜面42之間的漂移範圍15產生高電場，而凹槽30之底面40附近的等勢線之間隔則變寬。經由此，可降低經由閘極電極52與漂移範圍15之返還電容。其結果，可降低半導體裝置1之開關損失。
另外，在上述之半導體裝置1中，具備基極範 圍12則在自閘極絕緣膜51隔離之位置而突出於漂移範圍15側之突出範圍123。經由此，空乏層則自突出範圍123與漂移範圍15之邊界擴散於周圍，可促進在凹槽30之底面40的周圍之空乏化。另外，在凹槽30之底面40的周緣部44側與中心部43側中，電場未有偏移，而電場之強度的平衡則變佳。隨之，加以均一化在被覆凹槽30之底面40的周緣部44之閘極絕緣膜51的電場與在被覆中心部43之閘極絕緣膜51的電場，而可抑制加上於閘極絕緣膜之負荷的偏移。經由此，可抑制被覆凹槽30之底面40的閘極絕緣膜51之劣化。
以上，對於一實施形態加以說明過，但具體的形態係未加以限定於上述實施形態者。例如，在其他實施形態中，如圖3所示，凹槽30之底面40則加以形成於較突出範圍123之下端141為淺之位置亦可。突出範圍123之下端141係加以形成於較凹槽30之下端402為深的位置。如根據如此構成，可緩和在凹槽30之第1角部36及第2角部37附近之漂移範圍15的電場者。經由此，可抑制在凹槽30之第1角部36及第2角部37之閘極絕緣膜51之耐壓下降。
另外，在上述實施形態中，作為半導體元件之一例，對於MOSFET而加以說明過，但並不加以限定於此構成者。在其他的實施形態中，半導體元件則亦可為IGBT(Insulated Gate Bipolar Transistor)。
以上，已詳細說明過本發明之具體例，但此等不過是例示，而非限定申請專利範圍者。對於記載於申請專利範圍之技術，係包含將以上所例示之具體例作種種 變形，變更者。本說明書或圖面所說明之技術要素係經由單獨或者各種組合而發揮技術作用者，而未加以限定於申請時專利申請範圍記載之組合者。另外，本說明書或圖面所例示之技術係可同時達成複數目的者，達成其中一的目的情況與在本身具有技術作用者。
於以下，對於本說明書所揭示之技術要素的一例加以說明。然而，以下記載之技術要素係各自獨立之技術要素，經由單獨或者各種組合而發揮技術作用者。
凹槽底面係具備自中心部延伸於凹槽之一方的側面的第1斜面，和延伸於凹槽之另一方面的側面之第2斜面亦可。第1斜面與第2斜面的所成角度為90°以下亦可。
第2範圍係具備在自閘極絕緣膜隔離之位置，突出於第3範圍側之突出範圍亦可。
凹槽底面係加以位置於較突出範圍之下端為淺的位置亦可。
1‧‧‧半導體裝置
10‧‧‧半導體基板
11‧‧‧源極範圍
12‧‧‧基極範圍
13‧‧‧汲極範圍
15‧‧‧漂移範圍
21‧‧‧表面電極
22‧‧‧背面電極
30‧‧‧凹槽
31‧‧‧第1側面
32‧‧‧第2側面
33‧‧‧開口部
34‧‧‧底部
40‧‧‧底面
51‧‧‧閘極絕緣膜
52‧‧‧閘極電極
53‧‧‧層間絕緣膜
121‧‧‧基極接觸範圍
122‧‧‧低濃度基極範圍
123‧‧‧突出範圍

Claims (4)

  1. 一種半導體裝置，其特徵為具備：加以形成有凹槽於表面之半導體基板，和被覆前述凹槽內面之閘極絕緣膜，和加以配置於前述凹槽內部之閘極電極；前述半導體基板係具備：接觸於被覆前述凹槽兩側面之前述閘極絕緣膜的第1導電型之第1範圍，和加以形成於前述第1範圍之下方，而接觸於被覆前述凹槽兩側面之前述閘極絕緣膜的第2導電型之第2範圍，和加以形成於前述第2範圍之下方，而接觸於被覆前述凹槽兩側面與底面之前述閘極絕緣膜的第1導電型之第3範圍；前述凹槽的底面係在短方向中，中心部則呈較周緣部突出於上方地加以形成；被覆前述周緣部之前述閘極絕緣膜的厚度則較被覆前述中心部之前述閘極絕緣膜的厚度為厚。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述凹槽底面係具備自前述中心部延伸於前述凹槽之一方的側面的第1斜面，和延伸於前述凹槽之另一方面的側面之第2斜面；前述第1斜面與前述第2斜面之所成角度則為90°以下者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置， 其中，前述第2範圍係具備在自前述閘極絕緣膜隔離之位置，突出於前述第3範圍側之突出範圍者。
  4. 如申請專利範圍第3項記載之半導體裝置，其中，前述凹槽底面係加以形成於較前述突出範圍之下端為淺的位置。
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