JP4440552B2 - 電力用半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 128
- 238000004519 manufacturing process Methods 0.000 title description 16
- 239000000758 substrate Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 description 82
- 239000010410 layer Substances 0.000 description 59
- 238000000034 method Methods 0.000 description 44
- 108091006146 Channels Proteins 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 4
- 229910052753 mercury Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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Description
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置およびその製造方法、特に、トレンチゲート型ＭＯＳゲートデバイスに関するものである。
【０００２】
【従来の技術】
大電流を制御する電力用半導体装置は家庭用電化製品から産業用装置の分野まで広く普及している。特に自動車用エレクトロニクスを支える半導体装置として、ＡＢＳ等の油圧バルブ制御、パワーウインドウ等のモータ制御、さらに電気自動車のバッテリ直流電圧を交流に変換するインバータシステム等多くの部分に使用されている。
【０００３】
インバータの高周波化と小型化の要求により、電力用半導体装置のなかでも、高速スイッチングが可能で、しかも電圧駆動であるため駆動回路を低損失にできるという特徴を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートデバイスが注目されている。ＭＯＳゲートデバイスは、電子または正孔どちらか一方がキャリアとして動作するユニポーラデバイスであるＭＯＳＦＥＴ（Field Effect Transistor）と、電子と正孔がともにキャリアとして動作するバイポーラデバイスであるＩＧＢＴ（Insulated Gate Bipolor Transistor）とに大別できる。ＭＯＳ ＦＥＴは少数キャリアの蓄積がないため、特に高速性に優れている。
【０００４】
電力用半導体装置に要求されている課題として、無効電力削減のためのオン抵抗の低減と、信頼性向上のための耐圧の向上がある。オン抵抗とはＭＯＳ ＦＥＴの最も重要な特性の一つで、ドレインからソースまで、ドレイン電流が流れる素子内のすべての経路を通じた抵抗値を言い、主にチャネル領域の抵抗（チャネル抵抗）に支配されている。一方、耐圧とはドレイン−ソース間の耐圧を言い、オン抵抗とはトレードオフの関係にあることが知られている。
【０００５】
チャネル抵抗を下げるために、半導体表面に狭く、深い溝（トレンチ）を掘って、その側面にゲートを形成するトレンチゲート構造が開発された。これにより電流経路がトレンチ側壁に３次元的に拡大したことで、飛躍的な低オン抵抗が実現できた。さらに、微細加工技術を用いて単位面積あたりのゲート（セル）の集積度を上げることにより、低オン抵抗化が進められてきた。（例えば特許文献１参照。）。
【０００６】
そのような微細加工を行う方法としては、ドライエッチング法が一般的に用いられている。ドライエッチング法とは、液体の薬品を使わずにエッチングを行うものである。代表的な例としてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法がある。これは半導体表面にイオンを衝突させて、エッチングマスクに覆われていない部分を削り取る方法である。一般にドライエッチング法は異方性を有し、一方向のみにエッチングが進むため、微細な形状の形成に適している。
【０００７】
また、ドライエッチング法により、トレンチを所望の方向に傾斜した形状で形成する方法として、エッチングマスクにテーパーを付けることにより、ドライエッチングの進行方向を傾けるという方法があった（例えば特許文献２参照。）。
【０００８】
【特許文献１】
特開平９−２６６３０９号公報
【特許文献２】
特開平５−２９２８３号公報
【０００９】
【発明が解決しようとする課題】
半導体微細加工を実現させるための最も重要な工程であるパターン転写を行う露光装置においては、パターン転写に必要な解像度によって、装置の構成が大きく異なる。用いる光源の波長により、解像度限界が決まるためである。例えば、最小パターン寸法が０．５μｍ程度までであれば、波長３６５ｎｍの水銀灯ｉ線による露光で転写ができるが、それ以下の最小パターン寸法が必要な場合、更に波長の短い光の光源であるＡｒＦエキシマレーザやＫｒＦエキシマレーザ等を用いる必要がある。水銀灯光源は比較的安価であるが、エキシマレーザ等波長の短い光の光源は非常に高価である。また、露光装置全体としても高い精度を実現させるための構成が高度となるため、露光装置は解像度が高いものほど、価格は飛躍的に高くなる。さらに、それらの装置の能力を発揮させるために、解像度に応じた設置環境や整備環境を整える必要があるため、装置本体以外に付加的なコストも必要な解像度に応じて増大する。
【００１０】
したがって、従来の方法によるゲート集積度の向上に頼ったオン抵抗低減化は、生産コストの増大につながってしまうという問題があった。
【００１１】
一方、トレンチの形成方法としても、高度な微細パターンによらず、実効的にチャネル抵抗の低減が可能となるゲート構造を実現させるエッチング方法が望まれていた。
【００１２】
本発明は、オン抵抗が低くかつ耐圧の高いパワーＭＯＳ ＦＥＴを低コストで実現できる素子構造とその作製方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明の電力用半導体装置の特徴は、溝の中にゲート絶縁膜を介して埋め込まれたゲート電極を備えた電力用半導体装置において、溝は半導体表面において一つの開口を有し、その開口から鉛直方向に延びる鉛直溝と、その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、から構成され、前記斜方溝の両側のソース領域は、連接していることである。
【００１４】
また、本発明の電力用半導体装置の特徴は、半導体基板に形成された第一導電型の半導体層と、この第一導電型の半導体層の表面に形成された第二導電型の半導体層と、この第二導電型の半導体層の表面部に形成された第一導電型の半導体領域と、第一導電型の半導体領域及び第二導電型の半導体層を貫き前記第一導電型の半導体層に達するように形成された溝と、この溝の中にゲート絶縁膜を介して埋め込まれたゲート電極と、を備えた電力用半導体装置において、溝は第一導電型の半導体領域表面において一つの開口を有し、その開口から鉛直方向に延びる鉛直溝と、その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、から構成され、斜方溝の両側の第一の導電型の半導体領域は連接していることである。
【００１５】
これら構成によれば、従来の構成に比べ、エッチングマスクの開口パターンの集積度に対して、単位体積あたりに広い表面積のゲート溝が形成され、かつ、ゲートの全ての面の近傍をキャリアの経路として働かせることができる。すなわち、エッチングマスクの開口パターンの露光に高い解像度を必要とすること無しに低いオン抵抗を実現できる。
【００１６】
また、この電力用半導体装置の、鉛直溝および前記斜方溝は平板状の溝であることが望ましい。
【００１７】
この場合、溝の形成は、ドライエッチング装置のエッチング進行方向に対して、ウエハを置く角度を変えるだけで実現することができる。
【００１８】
また、この電力用半導体装置の鉛直溝と前記斜方溝に挟まれた第一の導電型の半導体領域を、斜方溝の外側の第一導電型の半導体領域と連接させるために、溝の半導体表面の前記斜方溝の延設方向に沿った開口部長さに比べてその開口部から延びる前記斜方溝の延設方向に沿った長さが短いことも好ましい。
【００１９】
この場合はゲートの全ての面の近傍をキャリアの経路として働かせることができる。
【００２０】
さらに、この電力用半導体装置の溝の半導体表面の開口は略円形であり、斜方溝は開口部を頂点とする円錐形状の一部をなす形状であって、前記円錐形状の斜方溝と鉛直溝とに挟まれた第一の導電型の半導体領域が斜方溝の外側の第一導電型の半導体領域と連接するように、切り欠きを備えることを特徴とする。
【００２１】
この構造によれば、単位体積あたりにより広い表面積のゲート電極を形成することができる。
【００２２】
さらに、第二導電型の半導体層の表面部に形成された第一導電型の半導体領域は、半導体層表面において、高濃度にドーピングした第二の伝導型の半導体領域に囲まれていることも望ましい。
【００２３】
この高濃度にドーピングした第二の伝導型の半導体領域から電気的配線をとることにより、ボディ層の電位を安定化することができ、安定した高周波スイッチングが可能となる。
【００２４】
また、本発明はエッチングマスクパターンを配した半導体板にドライエッチング法を用いてエッチングをする方法において、エッチング進行方向に対して前記半導体表面を垂直に配置して第一のエッチングを行い、エッチング進行方向に対して前記半導体板表面を垂直以外の角度に配置して第二のエッチングを行い、前記半導体表面の一つの開口から、複数の異なる方向へ延びる溝を形成するエッチング方法である。
【００２５】
この方法によれば、一つの開口から、複数の溝を容易に形成することができる。
【００２６】
また、本発明のエッチング方法はエッチングマスクパターンの開口は略円形であって、前記第二のエッチングにおいて、エッチング進行中に、前記半導体板を半導体表面がエッチング進行方向と成す角度を保持しながらエッチング進行方向を軸として回転させることを特徴とする。
【００２７】
この方法によれば、エッチングマスクパターンの開口部を頂とした円錐形状の一部をなす溝を形成することができる。
【００２８】
さらに、このエッチング方法はエッチング進行方向を軸とした回転は３６０度未満であることが望ましい。
【００２９】
それにより、エッチングされる溝は前記エッチングマスクパターンの開口部を頂とした円錐から一部を欠いた形状とすることができる。この場合、斜方溝の両側のソース領域は連接するので、ゲートの全ての面の近傍をキャリアの経路として働かせることができる。
【００３０】
さらに、これらのエッチング方法によって溝を形成した後、溝の入口部を広げるためのエッチングを行うことを特徴とする。
【００３１】
入口部を広げることにより、後続工程において、溝の奥にまでポリシリコンを埋め込むことが容易にできる。
【００３２】
【発明の実施の形態】
実施形態１．
［デバイスの構造］
図１は本発明にかかるＭＯＳ ＦＥＴ１００の断面図である。シリコンからなるｎ+半導体基板（ドレイン層）２にｎ-半導体層（ドリフト層）３、ｐ-半導体層（ボディ層）４が順に積層されており、ｐ-型半導体層４の表面にはｎ+半導体領域（ソース領域）５（５ａ，５ｂ，５ｃ，５ｄ）が形成されている。そして、ｎ+型半導体領域５表面から、ｎ+型半導体領域５及びｐ-型半導体層４を貫きｎ-型半導体層３に達するように形成された３本の平板状の溝（トレンチ）１０ａ，１０ｂ，１０ｃが形成されており、溝内にはゲート絶縁膜２０（２０ａ，２０ｂ，２０ｃ）を介してゲート電極３０が設けられている。３本の溝１０ａ，１０ｂ，１０ｃのｎ+型半導体領域５の表面における開口８０は一つであり、溝１０ａは開口８０から鉛直に、溝１０ｂ，１０ｃはそれぞれ鉛直とは異なる方向に延びている。ｎ+型半導体領域５に接続されるようにＡｌを用いたソース電極５０が形成されている。ゲート電極３０とソース電極５０の間には絶縁のための層間膜４５が挟まれている。ｎ+型半導体基板２の裏面にはドレイン電極５１が形成されている。
【００３３】
ソース電極５０はＡｌの代わりに電気伝導率のよい他の金属を用いても良い。例えば、ＣｕやＡｕやＰｔを用いても良い。
【００３４】
ソース領域５ａ，５ｂ，５ｃ，５ｄは互いに連接するようにソース領域と溝１０ａ，１０ｂ，１０ｃが配置されている。この関係をソース領域と溝の底部との配置を上視した図２で説明する。
【００３５】
図２（ａ）のようにソース領域５全体を３本の溝が縦断する配置とした場合、図１におけるソース領域５ａ，５ｂは溝１０ｂおよび１０ｃによって、ソース電極と接続されたソース領域５ｃ，５ｄと分断されてしまう。したがって、ソース領域５ａ，５ｂにはソース電極からの電子の供給が行われないため、ゲートとなる鉛直溝１０ａの両面および斜方溝１０ｂ，１０ｃの内側のボディ層４は電子の経路とは成りえない。電子の経路は斜方溝１０ｂ，１０ｃの外側の２面のみであるから、ゲートとなる溝が一本である従来構造と比べて、ボディ層４内の電子の経路の密度は同じであるから、チャネル抵抗の低減は果たせないことになる。
【００３６】
一方、例えば、図２（ｂ）のようにソース領域５の縁部で斜方溝１０ｂ，１０ｃを形成しない構造の場合、および、（ｃ）のようにソース領域５内で斜方溝１０ｂ，１０ｃが分断されている場合は、溝を横断する断面は斜方溝１０ｂ，１０ｃの形成されたＡ−Ａ断面部と鉛直溝１０ａのみ形成されたＢ−Ｂ断面部とを有する。図３（ａ）にＡ−Ａ断面部の溝配置を、図３（ｂ）にＢ−Ｂ断面部の溝配置を示す。Ｂ−Ｂ断面部ではソース領域５が分断されていないため、ソース領域全域にソース電極５０から電子を供給することができる。したがって、Ａ−Ａ断面部の斜方溝１０ｂ，１０ｃの内側のソース領域５ａ，５ｂにはＢ−Ｂ断面部を通じてソース電極５０から電子を供給することができるので、ボディ層４内の三本の溝に形成されるゲート電極の全ての面の近傍に電子の経路が形成され、チャネル抵抗の低減が可能となる。
【００３７】
また、半導体各層、領域の導電型はそれぞれ逆の導電型でも良い。例えば、ドレイン領域、ドリフト領域およびソース領域がｐ型であり、ボディ領域がｎ型でもよい。その場合、キャリアはホールとなる。さらに本実施例では半導体としてシリコンを用いたが、化合物半導体を用いることも可能である。
【００３８】
図４に示すように、ｎ+型ソース領域５は、半導体層表面において、高濃度にドーピングしたｐ+型の半導体領域（コンタクトｐ領域）に囲まれていることも望ましい。このコンタクトｐ領域に電気的接続をし、その電位を制御することにより、ボディ層４の電位が安定化でき、安定した高周波スイッチングが可能となる。
【００３９】
［デバイスの動作］
次に図１を用いて、ＭＯＳ ＦＥＴ１００のオン動作を説明する。まず、ドレイン電極５１に正電圧（ｎ+型ドレイン層２に正電圧）、例えば、２Ｖを印加し、ソース電極５０を接地（ｎ+型ソース領域５を接地）させる。この状態において、ゲート電極３０に正電圧、例えば、５Ｖを印加すると、ｐ-型ボディ層４中の電子は、鉛直溝１０ａ、および斜方溝１０ｂ，１０ｃ，１０ｄの中に埋め込まれたゲート電極３０に引き寄せられ、鉛直溝１０ａ、および斜方溝１０ｂ，１０ｃ，１０ｄの近傍領域にｎ型のチャネルが形成される。これにより、ソース電極５０から供給された電子は、ｎ+型ソース領域５ｃ，５ｄおよび５ａ，５ｂからｎ型チャネル，ｎ-型ドリフト層３，ｎ+型ドレイン層２を通り、ドレイン電極５１に到達する。すなわち、ＭＯＳ ＦＥＴ１００は、ｎ+型ドレイン層２からｎ+型ソース領域５へ電流を流す動作をする。このとき、ソース領域５ａ，５ｂはソース電極と接続されたソース領域５ｃ，５ｄと連接しているため、ソース電極５０からの電子の供給を受けることができる。したがって、図１に示すようにボディ層４において、３本のゲートの近傍全てが電子の経路２００となる。電子の経路２００は、従来構造では溝開口につき一本のゲートの両面に形成される２面のみであったが、本実施例では３本のゲートそれぞれの両面に形成されるため、チャネル抵抗は１／３に低減できることになる。
【００４０】
次にオン抵抗を具体的に計算して説明する。一般に、ＭＯＳ ＦＥＴのオン抵抗に占めるチャネル抵抗の比率はその耐圧によって異なり、耐圧２０Ｖクラスで、約７０％、１００Ｖクラスで約３０％である。したがって、従来の構造においてオン抵抗が１００ｍΩ・ｍｍ2の耐圧１００ＶクラスのＭＯＳ ＦＥＴではチャネル抵抗は３０ｍΩ・ｍｍ2程度であった。これに今回の発明を適用すると、チャネル抵抗は１０ｍΩ・ｍｍ2程度になるため、オン抵抗は８０ｍΩ・ｍｍ2に低減できることになる。また、従来の構造においてオン抵抗が１００ｍΩ・ｍｍ2であって、チャネル抵抗の占める割合が６０％とした場合には、今回の発明を適用するとチャネル抵抗は６０ｍΩ・ｍｍ2から２０ｍΩ・ｍｍ2とできるので、オン抵抗は６０ｍΩ・ｍｍ2に低減できることになる。これにより、消費電力を下げることが可能となる。
【００４１】
また、本発明の構造によれば、半導体層の単位体積当たりのゲート底面積が上がるため、電界集中が緩和する。したがって、従来構造に比べて高い耐圧を得ることができる。
【００４２】
Ａ−Ａ断面領域とＢ−Ｂ断面領域の配置について説明する。ソース領域を導電するためのソース抵抗がオン抵抗に占める割合は、チャネル抵抗と比べて小さい。しかしながら、低オン抵抗化を更に進めるためにはＡ−Ａ断面領域とＢ−Ｂ断面領域の配置を検討することが重要である。一般にｎ+ソース領域のシート抵抗は約１００Ω／ｃｍ2程度である。ｎ+ソースの配線幅を０．５μｍとすると、配線長１０μｍでは配線抵抗は約２０-2ｍΩとなる。したがって、素子全体の抵抗値との比較により、Ａ−Ａ断面領域の領域長は１０〜２０μｍとするのが好ましい。一方、Ｂ−Ｂ領域長はフォトリソグラフィーによるパターン転写時の合わせ精度、転写の解像度より、０．５μｍ程度が好ましい。
【００４３】
［デバイスの製造方法］
次に図４に示すＭＯＳ ＦＥＴ１０１（ＭＯＳ ＦＥＴ１００にコンタクトｐ領域を備えた）の製造工程を説明する。図５から図１０はこれを説明するための工程図である。
【００４４】
図５（ａ）に示すように、ｎ+型半導体基板２の素子周辺領域に、素子周辺領域での電界集中を防ぐためのフィールドプレート（図示せず）を形成する。次に、たとえばエピタキシャル成長で、ｎ-型半導体層３とｐ-型半導体層４を積層する。ｎ-型半導体層３はドリフト層となる。ｐ-型半導体層４はボディ層となる。
【００４５】
次に図５（ｂ）に示すように、ソース領域５を形成する。ｐ-型半導体層４の表面にフォトリソグラフィー法を用いてソース領域パターンマスクを形成し、イオン注入法により、マスク開口部に選択的にイオンを注入した後、拡散してｎ型のソース領域５を形成する。
【００４６】
次の溝の形成から、ゲート電極３０形成までの工程は図３のＡ−Ａ断面を有する領域とＢ−Ｂ断面を有する領域と分けて行う。どちらの領域を先に行っても構わないが、ここでは先にＢ−Ｂ断面を有する領域を形成する例を図６を用いて説明する。
【００４７】
まず、ｐ-型半導体層４を貫通しｎ-型半導体層３まで到達する溝（トレンチ）１０を形成する。エピタキシャル成長を行った半導体基板１の表面の全面にＨＴＯＣＶＤ（高温酸化膜化学気相堆積）法によりＨＴＯ（高温酸化）膜６０を形成した後、アニールを行う。この表面にＢ−Ｂ領域の開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６０にＢ−Ｂ断面領域のトレンチ溝開口７０のパターンを形成する（図６（ａ））。
【００４８】
ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥ（反応性イオンエッチング装置）などの異方性ドライエッチングによりＢ−Ｂ断面領域に鉛直溝を形成する。図６（ｂ）に示すように、エッチングの進行方向に対し、半導体基板１の表面を垂直に設置してエッチングを行うと、エッチングマスク開口７０から、鉛直方向のみにエッチングが進行し、鉛直溝１０ａが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。そしてＨＴＯ膜６０を除去する。
【００４９】
次にトレンチ内壁にゲート絶縁膜を形成する。半導体基板全面を熱酸化してトレンチ内壁に厚さ数百Åのゲート絶縁膜２０ａを形成する（図６（Ｃ））。そして、図６（ｄ）に示すようにＣＶＤ法により、全面にポリシリコン層２５を溝を埋めるように堆積させ、リンを高濃度に注入・拡散して高導電率化を図る。
【００５０】
その後、図６（ｅ）に示すように、全面に付着したポリシリコン層２５をマスクなしでエッチングして、平坦化する。このときのエッチングはＨＴＯ膜は残し、ポリシリコンのみエッチングさせるため、ＨＴＯとポリシリコンのエッチング選択比の大きいドライエッチング法が望ましい。このトレンチ溝に埋設されたポリシリコンをゲート電極３０とする。
【００５１】
次にＡ−Ａ断面領域の溝の形成から、ゲート電極形成までの工程を行う。その工程を図７および図８を用いて説明する。エピタキシャル成長を行った半導体基板１表面の全面にＨＴＯＣＶＤ法によりＨＴＯ（高温酸化）膜６１を形成した後、アニールを行う。この表面にＡ−Ａ断面領域の開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６１にＡ−Ａ領域のトレンチ溝開口７１のパターンを形成する（図７（ａ））。
【００５２】
ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチングによりＡ−Ａ断面領域に鉛直溝１０ａを形成する。図７（ｂ）に示すように、エッチングの進行方向に対し、基板表面を垂直に設置し、エッチングを行う。エッチングはエッチングマスク開口７１の開口形状を保って進行し、鉛直溝１０ａが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００５３】
次に同じく、ＲＩＥ等の異方性ドライエッチング装置により、斜方溝１０ｂおよび１０ｃを形成する。鉛直溝１０ａのエッチングに用いたＨＴＯ膜６１はそのまま利用する。図７（ｃ）に示すように、エッチング装置のチャンバ内において、エッチングの進行方向に対し、半導体基板１の垂直方向を傾けて設置する。エッチングは半導体基板１に対して傾いた方向に進行するため、鉛直溝１０ａとは設置角度だけ傾いた斜方溝１０ｂが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００５４】
更に引き続き、もう一本の斜方溝を形成する。ここでも鉛直溝１０ａのエッチングに用いたエッチングマスクであるＨＴＯ膜６１はそのまま利用する。図７（ｄ）に示すように、基板表面とエッチング進行方向が成す角度を、一回目の斜方溝のエッチングの時と異なるようにエッチング装置のチャンバ内において、傾けて設置する。エッチングは半導体基板１に対して傾いた方向に進行するため、鉛直溝とは設置角度だけ傾いた斜方溝１０ｃが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。最後にエッチングマスクとして用いたＨＴＯ膜６１を除去する。
【００５５】
次に図８（ａ）に示す、溝１０ａ，１０ｂ，１０ｃ内壁にゲート絶縁膜を形成する。半導体基板全面を熱酸化して溝内壁に厚さ数百Åのゲート絶縁膜２０を形成する（図８（ｂ））。そして、図９（ａ）に示すようにＣＶＤ法により溝を埋めるように全面にポリシリコン層２５を堆積させ、リンを高濃度に注入・拡散して高導電率化を図る。
【００５６】
このとき、溝の入口部近傍に酸化膜が速い速度で堆積し、溝が詰まってしまうことのないように、斜方溝１０ｂ，１０ｃのエッチング後に溝の入口部を広げるエッチングを行うことも好ましい。すなわち、エッチング完了後の溝の入口部の幅をＷ、溝の幅をＷ０とすると、Ｗ＞Ｗ０とすることが好ましい。そのエッチング工程を図１０を用いて説明する。
【００５７】
基板表面の全面にＨＴＯＣＶＤ法によりＨＴＯ（高温酸化）膜６２を形成した後、アニールを行う。この溝開口を拡大させるパターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６２に開口幅Ｗ１（Ｗ１＞Ｗ０）の開口パターンを形成する（図１０（ａ））。
【００５８】
そのパターン化されたＨＴＯ膜６２を用いて、ＲＩＥ法等のドライエッチング法により、エッチングを行う。エッチングにより、図１０（ｂ）に示すように、溝の入口の幅はＷ１（Ｗ１＞Ｗ０）と広くすることができる。このような溝形状であれば、ポリシリコン膜の堆積を容易に溝の奥にまですることが可能になる。
【００５９】
その後、図９（ａ）に示すように全面に付着したポリシリコン層２５をマスクなしでエッチングを行い、図９（ｂ）のように平坦化する。このときのエッチングではＨＴＯ膜は残し、ポリシリコンのみエッチングさせるため、ＨＴＯとポリシリコンのエッチング選択比の大きいドライエッチング法が望ましい。このトレンチ溝に埋設されたポリシリコンをゲート電極３０とする。以上により、Ａ−Ａ断面領域、Ｂ−Ｂ断面領域に分けた工程は終了する。なお、上記の工程ではエッチングマスクとしてＨＴＯ膜を用いたが、ＲＩＥ法等のドライエッチングにおいて、ＧａＡｓとエッチング選択比のとれる膜であれば、ＨＴＯ膜に限らず用いることが可能である。
【００６０】
以降は一般的なＭＯＳ ＦＥＴの作製プロセスと同様である。
【００６１】
すなわち、まず、トレンチ間のチャネル領域を除いてレジスト膜の開口を形成し、選択的にイオン注入によって、ｐ+型半導体領域（コンタクトｐ領域）６を形成する。次に、ゲート電極３０上に層間絶縁膜４５を形成する。さらに、コンタクトｐ領域６と外部配線とを接続するために、層間絶縁膜４５にコンタクトホールを形成する。引き続き、ソース電極５０の形成を行う。バリアメタルスパッタの後、アルミスパッタを行い、ソース電極５０とする。次に外部との電気的配線をするためのボンディングパッドの形成を行う。前面にパッシベーション膜を形成した後、パッドパターンのフォトリソグラフィー法によるパターン転写を行った後、ドライエッチング法により、パッドパターンを形成する。さらにポリイミド膜もフォトリソグラフィー法によりパッドパターンに形成する。そして、Ａｕなどのボンディングパッド用配線（図示せず）を形成する。最後に裏面加工を行う。すなわち、裏面研磨、ドレイン電極５１の形成を行う。
【００６２】
本発明の溝のエッチング方法によれば、溝開口部のエッチングマスクは例えば、水銀ランプのｉ線を光源とした露光機で解像できる程度の微細パターンであっても、従来の方法では、エキシマレーザを光源とした露光機でないと実現できなかった密度のトレンチゲートを形成することが可能となる。すなわち、低コストでオン抵抗が低くかつ耐圧が高いＭＯＳ ＦＥＴを作製することができる。
【００６３】
また、本実施例では斜方溝は二本としたが、一本以上であれば何本でも良い。従来構造と比べゲートの数が増えることになるので、オン抵抗低減することができる。
【００６４】
以上はＭＯＳ ＦＥＴの作製プロセスを例に説明したが、トレンチ構造のＭＯＳゲートを有するデバイス、例えば、ＩＧＢＴ（Insulated Gate Bipolor Transistor）などにも用いることができる。
【００６５】
実施形態２．
［デバイスの構造］
実施形態２にかかるＭＯＳ ＦＥＴ１０２の構造は実施形態１にかかるＭＯＳＦＥＴ１０１と比べて、溝の構造が異なっている。図１１（ａ）および（ｂ）は本発明の実施形態２にかかるＭＯＳ ＦＥＴ１０２の溝底部の配置を示す上面視図およびそのＣ−Ｃ断面図である。ｎ+型ソース領域５表面には略円形の開口８１があり、ｎ+型ソース領域５及びｐ-半導体層層（ボディ層）４を貫きｎ-半導体層層（ドリフト層）３に達するように延びた円柱状の鉛直溝１１と、同じ開口８１から延びた、開口部を頂点とする円錐形状の一部をなす形状の斜方溝２１が形成されている。これらの溝の中にゲート絶縁膜を介してゲート電極（図示せず）が形成されている。また、各ゲート電極間は上層配線２６によって相互に接続されており、チップ上の各ゲートは同一の電位で動作される。
【００６６】
［デバイスの動作］
斜方溝２１の円錐形状には切り欠き２２があるため、斜方溝２１と鉛直溝１１とに挟まれたソース領域５ａ，５ｂは斜方溝２１の外側のソース領域５ｃ，５ｄと連接している。この構造によれば、ソース領域５ａ，５ｂにもソース電極から電子を供給することができる。したがって、ボディ層４の中で円錐形状の鉛直溝１１のゲートと、円錐形状の一部を成す斜方溝２１のゲートの近傍の全てが電子を流す経路となるため、従来構造に比べ、電流が流れる経路の密度が高くなる。したがって、チャネル抵抗が下がり、オン抵抗を低減することができる。
【００６７】
また、本発明の構造によれば、ゲートの密度が上がるため、電界集中が緩和する。したがって、従来構造に比べて高い耐圧を得ることができる。
【００６８】
［デバイスの製造方法］
実施形態２にかかる溝の形成方法は実施形態１にかかる方法と比べて、マスクの開口形状とエッチング方法が異なっている。本発明の実施形態２にかかる溝の形成方法を図１２を用いて具体的に説明する。
【００６９】
エピタキシャル成長を行った半導体基板１の表面の全面にＨＴＯＣＶＤ法によりＨＴＯ膜６３を形成した後、アニールを行う。この表面に溝開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６３に略円形のトレンチ溝開口７３のパターンを形成する（図１２（ａ））。
【００７０】
まず、鉛直溝を形成する。ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチング装置において、図１２（ｂ）に示すように、エッチングの進行方向に対し、半導体基板１表面を垂直に設置し、エッチングを行う。エッチングはエッチングマスクであるＨＴＯ膜６３の略円形の開口７３の形状を保って進行し、円柱形状の鉛直溝１１が形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００７１】
次に、円錐形状の斜方溝を形成する。エッチングマスクとして用いたＨＴＯ膜６３は除去せず、そのまま用いて、ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチング装置により、再度エッチングを行う。この時、図１２（ｃ）に示すように、エッチング進行方向に対して、半導体基板表面を垂直から傾けて配置する。そして、エッチング進行中に、半導体基板を表面がエッチング進行方向と成す角度を保持しながら半導体基板に垂直な方向を軸として回転させる。エッチングは常に一方向にのみ進行するので、半導体基板の回転によって、略円形のエッチングマスク開口７３を頂とした円錐形状の一部をなす溝１２を形成することができる。基板の回転速度を一定とすると、エッチング中に基板を一回転すれば、溝はつながり円錐形状となる。溝を円錐形状に切り欠きを入れた形状にする場合はエッチング中の基板の回転を３６０度（一回転）未満とすればよい。
【００７２】
本発明の溝のエッチング方法によれば、溝開口部のエッチングマスクは例えば、水銀ランプのｉ線を光源とした露光機で解像できる程度の微細パターンであっても、従来の方法では、エキシマレーザを光源とした露光機でないと実現できなかった密度のトレンチゲートを形成することが可能となる。すなわち、低コストでオン抵抗が低くかつ耐圧が高いＭＯＳ ＦＥＴを作製することができる。
【００７３】
また、本実施例では斜方溝は一つの円錐形状としたが、一つの開口から頂角を変えた複数の円錐の重なった形状とすることもできる。それぞれの溝が円錐形状のゲートとなり、キャリアの経路が増加することになるので、さらに、オン抵抗を低減することができる。
【００７４】
以上はＭＯＳ ＦＥＴの作製プロセスを例に説明したが、トレンチ構造のＭＯＳゲートを有するデバイス、例えば、ＩＧＢＴ（Insulated Gate Bipolor Transistor）などにも用いることができる。
【００７５】
以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々な形態で実施することができる。
【図面の簡単な説明】
【図１】 本発明にかかるＭＯＳ ＦＥＴの断面構造とオン動作時の電子の経路を示す。
【図２】 本発明にかかるＭＯＳ ＦＥＴのソース領域と溝の底部との配置を上視した図である。
【図３】 本発明にかかるＭＯＳ ＦＥＴのＡ−Ａ断面とＢ−Ｂ断面を示す図である。
【図４】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の断面構造を示す図である。
【図５】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の作製方法を示す図である。
【図６】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＢ−Ｂ断面領域の作製方法を示す図である。
【図７】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＡ−Ａ断面領域の作製方法を示す図である。
【図８】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＡ−Ａ断面領域のゲート絶縁膜の作製方法を示す図である。
【図９】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のゲート電極の作製方法を示す図である。
【図１０】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の溝入口部のエッチング方法を示す図である。
【図１１】 本発明にかかる実施形態２のＭＯＳ ＦＥＴ１０２の溝の底部と配線電極の配置を上視した図および断面構造の概略図である。
【図１２】 本発明にかかる実施形態２のＭＯＳ ＦＥＴ１０２の作製方法を示す図である。
【符号の説明】
１ エピタキシャル成長済み半導体基板、２ ｎ+型半導体基板（ドレイン層）、３ ｎ-型半導体層（ドリフト層）、４ ｐ-型半導体層（ボディ層）、５，５ａ，５ｂ，５ｃ，５ｄ ｎ+型半導体領域（ソース領域）、６ ｐ+型半導体領域（コンタクトｐ領域）、１０ａ，１１ 鉛直溝、１０ｂ，１０ｃ，１２ 斜方溝、２０ａ，２０ｂ，２０ｃ ゲート絶縁膜、２５ ポリシリコン層、３０ ゲート電極、４５ 層間膜、５０ ソース電極、５１ ドレイン電極、６０，６１，６２，６３ ＨＴＯ膜、７０，７１，７３ エッチングマスク開口、８０，８１ 溝開口、１００，１０１，１０２ ＭＯＳ ＦＥＴ、２００ 電子の経路。
【発明の属する技術分野】
本発明は、電力用半導体装置およびその製造方法、特に、トレンチゲート型ＭＯＳゲートデバイスに関するものである。
【０００２】
【従来の技術】
大電流を制御する電力用半導体装置は家庭用電化製品から産業用装置の分野まで広く普及している。特に自動車用エレクトロニクスを支える半導体装置として、ＡＢＳ等の油圧バルブ制御、パワーウインドウ等のモータ制御、さらに電気自動車のバッテリ直流電圧を交流に変換するインバータシステム等多くの部分に使用されている。
【０００３】
インバータの高周波化と小型化の要求により、電力用半導体装置のなかでも、高速スイッチングが可能で、しかも電圧駆動であるため駆動回路を低損失にできるという特徴を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートデバイスが注目されている。ＭＯＳゲートデバイスは、電子または正孔どちらか一方がキャリアとして動作するユニポーラデバイスであるＭＯＳＦＥＴ（Field Effect Transistor）と、電子と正孔がともにキャリアとして動作するバイポーラデバイスであるＩＧＢＴ（Insulated Gate Bipolor Transistor）とに大別できる。ＭＯＳ ＦＥＴは少数キャリアの蓄積がないため、特に高速性に優れている。
【０００４】
電力用半導体装置に要求されている課題として、無効電力削減のためのオン抵抗の低減と、信頼性向上のための耐圧の向上がある。オン抵抗とはＭＯＳ ＦＥＴの最も重要な特性の一つで、ドレインからソースまで、ドレイン電流が流れる素子内のすべての経路を通じた抵抗値を言い、主にチャネル領域の抵抗（チャネル抵抗）に支配されている。一方、耐圧とはドレイン−ソース間の耐圧を言い、オン抵抗とはトレードオフの関係にあることが知られている。
【０００５】
チャネル抵抗を下げるために、半導体表面に狭く、深い溝（トレンチ）を掘って、その側面にゲートを形成するトレンチゲート構造が開発された。これにより電流経路がトレンチ側壁に３次元的に拡大したことで、飛躍的な低オン抵抗が実現できた。さらに、微細加工技術を用いて単位面積あたりのゲート（セル）の集積度を上げることにより、低オン抵抗化が進められてきた。（例えば特許文献１参照。）。
【０００６】
そのような微細加工を行う方法としては、ドライエッチング法が一般的に用いられている。ドライエッチング法とは、液体の薬品を使わずにエッチングを行うものである。代表的な例としてはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法がある。これは半導体表面にイオンを衝突させて、エッチングマスクに覆われていない部分を削り取る方法である。一般にドライエッチング法は異方性を有し、一方向のみにエッチングが進むため、微細な形状の形成に適している。
【０００７】
また、ドライエッチング法により、トレンチを所望の方向に傾斜した形状で形成する方法として、エッチングマスクにテーパーを付けることにより、ドライエッチングの進行方向を傾けるという方法があった（例えば特許文献２参照。）。
【０００８】
【特許文献１】
特開平９−２６６３０９号公報
【特許文献２】
特開平５−２９２８３号公報
【０００９】
【発明が解決しようとする課題】
半導体微細加工を実現させるための最も重要な工程であるパターン転写を行う露光装置においては、パターン転写に必要な解像度によって、装置の構成が大きく異なる。用いる光源の波長により、解像度限界が決まるためである。例えば、最小パターン寸法が０．５μｍ程度までであれば、波長３６５ｎｍの水銀灯ｉ線による露光で転写ができるが、それ以下の最小パターン寸法が必要な場合、更に波長の短い光の光源であるＡｒＦエキシマレーザやＫｒＦエキシマレーザ等を用いる必要がある。水銀灯光源は比較的安価であるが、エキシマレーザ等波長の短い光の光源は非常に高価である。また、露光装置全体としても高い精度を実現させるための構成が高度となるため、露光装置は解像度が高いものほど、価格は飛躍的に高くなる。さらに、それらの装置の能力を発揮させるために、解像度に応じた設置環境や整備環境を整える必要があるため、装置本体以外に付加的なコストも必要な解像度に応じて増大する。
【００１０】
したがって、従来の方法によるゲート集積度の向上に頼ったオン抵抗低減化は、生産コストの増大につながってしまうという問題があった。
【００１１】
一方、トレンチの形成方法としても、高度な微細パターンによらず、実効的にチャネル抵抗の低減が可能となるゲート構造を実現させるエッチング方法が望まれていた。
【００１２】
本発明は、オン抵抗が低くかつ耐圧の高いパワーＭＯＳ ＦＥＴを低コストで実現できる素子構造とその作製方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明の電力用半導体装置の特徴は、溝の中にゲート絶縁膜を介して埋め込まれたゲート電極を備えた電力用半導体装置において、溝は半導体表面において一つの開口を有し、その開口から鉛直方向に延びる鉛直溝と、その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、から構成され、前記斜方溝の両側のソース領域は、連接していることである。
【００１４】
また、本発明の電力用半導体装置の特徴は、半導体基板に形成された第一導電型の半導体層と、この第一導電型の半導体層の表面に形成された第二導電型の半導体層と、この第二導電型の半導体層の表面部に形成された第一導電型の半導体領域と、第一導電型の半導体領域及び第二導電型の半導体層を貫き前記第一導電型の半導体層に達するように形成された溝と、この溝の中にゲート絶縁膜を介して埋め込まれたゲート電極と、を備えた電力用半導体装置において、溝は第一導電型の半導体領域表面において一つの開口を有し、その開口から鉛直方向に延びる鉛直溝と、その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、から構成され、斜方溝の両側の第一の導電型の半導体領域は連接していることである。
【００１５】
これら構成によれば、従来の構成に比べ、エッチングマスクの開口パターンの集積度に対して、単位体積あたりに広い表面積のゲート溝が形成され、かつ、ゲートの全ての面の近傍をキャリアの経路として働かせることができる。すなわち、エッチングマスクの開口パターンの露光に高い解像度を必要とすること無しに低いオン抵抗を実現できる。
【００１６】
また、この電力用半導体装置の、鉛直溝および前記斜方溝は平板状の溝であることが望ましい。
【００１７】
この場合、溝の形成は、ドライエッチング装置のエッチング進行方向に対して、ウエハを置く角度を変えるだけで実現することができる。
【００１８】
また、この電力用半導体装置の鉛直溝と前記斜方溝に挟まれた第一の導電型の半導体領域を、斜方溝の外側の第一導電型の半導体領域と連接させるために、溝の半導体表面の前記斜方溝の延設方向に沿った開口部長さに比べてその開口部から延びる前記斜方溝の延設方向に沿った長さが短いことも好ましい。
【００１９】
この場合はゲートの全ての面の近傍をキャリアの経路として働かせることができる。
【００２０】
さらに、この電力用半導体装置の溝の半導体表面の開口は略円形であり、斜方溝は開口部を頂点とする円錐形状の一部をなす形状であって、前記円錐形状の斜方溝と鉛直溝とに挟まれた第一の導電型の半導体領域が斜方溝の外側の第一導電型の半導体領域と連接するように、切り欠きを備えることを特徴とする。
【００２１】
この構造によれば、単位体積あたりにより広い表面積のゲート電極を形成することができる。
【００２２】
さらに、第二導電型の半導体層の表面部に形成された第一導電型の半導体領域は、半導体層表面において、高濃度にドーピングした第二の伝導型の半導体領域に囲まれていることも望ましい。
【００２３】
この高濃度にドーピングした第二の伝導型の半導体領域から電気的配線をとることにより、ボディ層の電位を安定化することができ、安定した高周波スイッチングが可能となる。
【００２４】
また、本発明はエッチングマスクパターンを配した半導体板にドライエッチング法を用いてエッチングをする方法において、エッチング進行方向に対して前記半導体表面を垂直に配置して第一のエッチングを行い、エッチング進行方向に対して前記半導体板表面を垂直以外の角度に配置して第二のエッチングを行い、前記半導体表面の一つの開口から、複数の異なる方向へ延びる溝を形成するエッチング方法である。
【００２５】
この方法によれば、一つの開口から、複数の溝を容易に形成することができる。
【００２６】
また、本発明のエッチング方法はエッチングマスクパターンの開口は略円形であって、前記第二のエッチングにおいて、エッチング進行中に、前記半導体板を半導体表面がエッチング進行方向と成す角度を保持しながらエッチング進行方向を軸として回転させることを特徴とする。
【００２７】
この方法によれば、エッチングマスクパターンの開口部を頂とした円錐形状の一部をなす溝を形成することができる。
【００２８】
さらに、このエッチング方法はエッチング進行方向を軸とした回転は３６０度未満であることが望ましい。
【００２９】
それにより、エッチングされる溝は前記エッチングマスクパターンの開口部を頂とした円錐から一部を欠いた形状とすることができる。この場合、斜方溝の両側のソース領域は連接するので、ゲートの全ての面の近傍をキャリアの経路として働かせることができる。
【００３０】
さらに、これらのエッチング方法によって溝を形成した後、溝の入口部を広げるためのエッチングを行うことを特徴とする。
【００３１】
入口部を広げることにより、後続工程において、溝の奥にまでポリシリコンを埋め込むことが容易にできる。
【００３２】
【発明の実施の形態】
実施形態１．
［デバイスの構造］
図１は本発明にかかるＭＯＳ ＦＥＴ１００の断面図である。シリコンからなるｎ+半導体基板（ドレイン層）２にｎ-半導体層（ドリフト層）３、ｐ-半導体層（ボディ層）４が順に積層されており、ｐ-型半導体層４の表面にはｎ+半導体領域（ソース領域）５（５ａ，５ｂ，５ｃ，５ｄ）が形成されている。そして、ｎ+型半導体領域５表面から、ｎ+型半導体領域５及びｐ-型半導体層４を貫きｎ-型半導体層３に達するように形成された３本の平板状の溝（トレンチ）１０ａ，１０ｂ，１０ｃが形成されており、溝内にはゲート絶縁膜２０（２０ａ，２０ｂ，２０ｃ）を介してゲート電極３０が設けられている。３本の溝１０ａ，１０ｂ，１０ｃのｎ+型半導体領域５の表面における開口８０は一つであり、溝１０ａは開口８０から鉛直に、溝１０ｂ，１０ｃはそれぞれ鉛直とは異なる方向に延びている。ｎ+型半導体領域５に接続されるようにＡｌを用いたソース電極５０が形成されている。ゲート電極３０とソース電極５０の間には絶縁のための層間膜４５が挟まれている。ｎ+型半導体基板２の裏面にはドレイン電極５１が形成されている。
【００３３】
ソース電極５０はＡｌの代わりに電気伝導率のよい他の金属を用いても良い。例えば、ＣｕやＡｕやＰｔを用いても良い。
【００３４】
ソース領域５ａ，５ｂ，５ｃ，５ｄは互いに連接するようにソース領域と溝１０ａ，１０ｂ，１０ｃが配置されている。この関係をソース領域と溝の底部との配置を上視した図２で説明する。
【００３５】
図２（ａ）のようにソース領域５全体を３本の溝が縦断する配置とした場合、図１におけるソース領域５ａ，５ｂは溝１０ｂおよび１０ｃによって、ソース電極と接続されたソース領域５ｃ，５ｄと分断されてしまう。したがって、ソース領域５ａ，５ｂにはソース電極からの電子の供給が行われないため、ゲートとなる鉛直溝１０ａの両面および斜方溝１０ｂ，１０ｃの内側のボディ層４は電子の経路とは成りえない。電子の経路は斜方溝１０ｂ，１０ｃの外側の２面のみであるから、ゲートとなる溝が一本である従来構造と比べて、ボディ層４内の電子の経路の密度は同じであるから、チャネル抵抗の低減は果たせないことになる。
【００３６】
一方、例えば、図２（ｂ）のようにソース領域５の縁部で斜方溝１０ｂ，１０ｃを形成しない構造の場合、および、（ｃ）のようにソース領域５内で斜方溝１０ｂ，１０ｃが分断されている場合は、溝を横断する断面は斜方溝１０ｂ，１０ｃの形成されたＡ−Ａ断面部と鉛直溝１０ａのみ形成されたＢ−Ｂ断面部とを有する。図３（ａ）にＡ−Ａ断面部の溝配置を、図３（ｂ）にＢ−Ｂ断面部の溝配置を示す。Ｂ−Ｂ断面部ではソース領域５が分断されていないため、ソース領域全域にソース電極５０から電子を供給することができる。したがって、Ａ−Ａ断面部の斜方溝１０ｂ，１０ｃの内側のソース領域５ａ，５ｂにはＢ−Ｂ断面部を通じてソース電極５０から電子を供給することができるので、ボディ層４内の三本の溝に形成されるゲート電極の全ての面の近傍に電子の経路が形成され、チャネル抵抗の低減が可能となる。
【００３７】
また、半導体各層、領域の導電型はそれぞれ逆の導電型でも良い。例えば、ドレイン領域、ドリフト領域およびソース領域がｐ型であり、ボディ領域がｎ型でもよい。その場合、キャリアはホールとなる。さらに本実施例では半導体としてシリコンを用いたが、化合物半導体を用いることも可能である。
【００３８】
図４に示すように、ｎ+型ソース領域５は、半導体層表面において、高濃度にドーピングしたｐ+型の半導体領域（コンタクトｐ領域）に囲まれていることも望ましい。このコンタクトｐ領域に電気的接続をし、その電位を制御することにより、ボディ層４の電位が安定化でき、安定した高周波スイッチングが可能となる。
【００３９】
［デバイスの動作］
次に図１を用いて、ＭＯＳ ＦＥＴ１００のオン動作を説明する。まず、ドレイン電極５１に正電圧（ｎ+型ドレイン層２に正電圧）、例えば、２Ｖを印加し、ソース電極５０を接地（ｎ+型ソース領域５を接地）させる。この状態において、ゲート電極３０に正電圧、例えば、５Ｖを印加すると、ｐ-型ボディ層４中の電子は、鉛直溝１０ａ、および斜方溝１０ｂ，１０ｃ，１０ｄの中に埋め込まれたゲート電極３０に引き寄せられ、鉛直溝１０ａ、および斜方溝１０ｂ，１０ｃ，１０ｄの近傍領域にｎ型のチャネルが形成される。これにより、ソース電極５０から供給された電子は、ｎ+型ソース領域５ｃ，５ｄおよび５ａ，５ｂからｎ型チャネル，ｎ-型ドリフト層３，ｎ+型ドレイン層２を通り、ドレイン電極５１に到達する。すなわち、ＭＯＳ ＦＥＴ１００は、ｎ+型ドレイン層２からｎ+型ソース領域５へ電流を流す動作をする。このとき、ソース領域５ａ，５ｂはソース電極と接続されたソース領域５ｃ，５ｄと連接しているため、ソース電極５０からの電子の供給を受けることができる。したがって、図１に示すようにボディ層４において、３本のゲートの近傍全てが電子の経路２００となる。電子の経路２００は、従来構造では溝開口につき一本のゲートの両面に形成される２面のみであったが、本実施例では３本のゲートそれぞれの両面に形成されるため、チャネル抵抗は１／３に低減できることになる。
【００４０】
次にオン抵抗を具体的に計算して説明する。一般に、ＭＯＳ ＦＥＴのオン抵抗に占めるチャネル抵抗の比率はその耐圧によって異なり、耐圧２０Ｖクラスで、約７０％、１００Ｖクラスで約３０％である。したがって、従来の構造においてオン抵抗が１００ｍΩ・ｍｍ2の耐圧１００ＶクラスのＭＯＳ ＦＥＴではチャネル抵抗は３０ｍΩ・ｍｍ2程度であった。これに今回の発明を適用すると、チャネル抵抗は１０ｍΩ・ｍｍ2程度になるため、オン抵抗は８０ｍΩ・ｍｍ2に低減できることになる。また、従来の構造においてオン抵抗が１００ｍΩ・ｍｍ2であって、チャネル抵抗の占める割合が６０％とした場合には、今回の発明を適用するとチャネル抵抗は６０ｍΩ・ｍｍ2から２０ｍΩ・ｍｍ2とできるので、オン抵抗は６０ｍΩ・ｍｍ2に低減できることになる。これにより、消費電力を下げることが可能となる。
【００４１】
また、本発明の構造によれば、半導体層の単位体積当たりのゲート底面積が上がるため、電界集中が緩和する。したがって、従来構造に比べて高い耐圧を得ることができる。
【００４２】
Ａ−Ａ断面領域とＢ−Ｂ断面領域の配置について説明する。ソース領域を導電するためのソース抵抗がオン抵抗に占める割合は、チャネル抵抗と比べて小さい。しかしながら、低オン抵抗化を更に進めるためにはＡ−Ａ断面領域とＢ−Ｂ断面領域の配置を検討することが重要である。一般にｎ+ソース領域のシート抵抗は約１００Ω／ｃｍ2程度である。ｎ+ソースの配線幅を０．５μｍとすると、配線長１０μｍでは配線抵抗は約２０-2ｍΩとなる。したがって、素子全体の抵抗値との比較により、Ａ−Ａ断面領域の領域長は１０〜２０μｍとするのが好ましい。一方、Ｂ−Ｂ領域長はフォトリソグラフィーによるパターン転写時の合わせ精度、転写の解像度より、０．５μｍ程度が好ましい。
【００４３】
［デバイスの製造方法］
次に図４に示すＭＯＳ ＦＥＴ１０１（ＭＯＳ ＦＥＴ１００にコンタクトｐ領域を備えた）の製造工程を説明する。図５から図１０はこれを説明するための工程図である。
【００４４】
図５（ａ）に示すように、ｎ+型半導体基板２の素子周辺領域に、素子周辺領域での電界集中を防ぐためのフィールドプレート（図示せず）を形成する。次に、たとえばエピタキシャル成長で、ｎ-型半導体層３とｐ-型半導体層４を積層する。ｎ-型半導体層３はドリフト層となる。ｐ-型半導体層４はボディ層となる。
【００４５】
次に図５（ｂ）に示すように、ソース領域５を形成する。ｐ-型半導体層４の表面にフォトリソグラフィー法を用いてソース領域パターンマスクを形成し、イオン注入法により、マスク開口部に選択的にイオンを注入した後、拡散してｎ型のソース領域５を形成する。
【００４６】
次の溝の形成から、ゲート電極３０形成までの工程は図３のＡ−Ａ断面を有する領域とＢ−Ｂ断面を有する領域と分けて行う。どちらの領域を先に行っても構わないが、ここでは先にＢ−Ｂ断面を有する領域を形成する例を図６を用いて説明する。
【００４７】
まず、ｐ-型半導体層４を貫通しｎ-型半導体層３まで到達する溝（トレンチ）１０を形成する。エピタキシャル成長を行った半導体基板１の表面の全面にＨＴＯＣＶＤ（高温酸化膜化学気相堆積）法によりＨＴＯ（高温酸化）膜６０を形成した後、アニールを行う。この表面にＢ−Ｂ領域の開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６０にＢ−Ｂ断面領域のトレンチ溝開口７０のパターンを形成する（図６（ａ））。
【００４８】
ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥ（反応性イオンエッチング装置）などの異方性ドライエッチングによりＢ−Ｂ断面領域に鉛直溝を形成する。図６（ｂ）に示すように、エッチングの進行方向に対し、半導体基板１の表面を垂直に設置してエッチングを行うと、エッチングマスク開口７０から、鉛直方向のみにエッチングが進行し、鉛直溝１０ａが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。そしてＨＴＯ膜６０を除去する。
【００４９】
次にトレンチ内壁にゲート絶縁膜を形成する。半導体基板全面を熱酸化してトレンチ内壁に厚さ数百Åのゲート絶縁膜２０ａを形成する（図６（Ｃ））。そして、図６（ｄ）に示すようにＣＶＤ法により、全面にポリシリコン層２５を溝を埋めるように堆積させ、リンを高濃度に注入・拡散して高導電率化を図る。
【００５０】
その後、図６（ｅ）に示すように、全面に付着したポリシリコン層２５をマスクなしでエッチングして、平坦化する。このときのエッチングはＨＴＯ膜は残し、ポリシリコンのみエッチングさせるため、ＨＴＯとポリシリコンのエッチング選択比の大きいドライエッチング法が望ましい。このトレンチ溝に埋設されたポリシリコンをゲート電極３０とする。
【００５１】
次にＡ−Ａ断面領域の溝の形成から、ゲート電極形成までの工程を行う。その工程を図７および図８を用いて説明する。エピタキシャル成長を行った半導体基板１表面の全面にＨＴＯＣＶＤ法によりＨＴＯ（高温酸化）膜６１を形成した後、アニールを行う。この表面にＡ−Ａ断面領域の開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６１にＡ−Ａ領域のトレンチ溝開口７１のパターンを形成する（図７（ａ））。
【００５２】
ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチングによりＡ−Ａ断面領域に鉛直溝１０ａを形成する。図７（ｂ）に示すように、エッチングの進行方向に対し、基板表面を垂直に設置し、エッチングを行う。エッチングはエッチングマスク開口７１の開口形状を保って進行し、鉛直溝１０ａが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００５３】
次に同じく、ＲＩＥ等の異方性ドライエッチング装置により、斜方溝１０ｂおよび１０ｃを形成する。鉛直溝１０ａのエッチングに用いたＨＴＯ膜６１はそのまま利用する。図７（ｃ）に示すように、エッチング装置のチャンバ内において、エッチングの進行方向に対し、半導体基板１の垂直方向を傾けて設置する。エッチングは半導体基板１に対して傾いた方向に進行するため、鉛直溝１０ａとは設置角度だけ傾いた斜方溝１０ｂが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００５４】
更に引き続き、もう一本の斜方溝を形成する。ここでも鉛直溝１０ａのエッチングに用いたエッチングマスクであるＨＴＯ膜６１はそのまま利用する。図７（ｄ）に示すように、基板表面とエッチング進行方向が成す角度を、一回目の斜方溝のエッチングの時と異なるようにエッチング装置のチャンバ内において、傾けて設置する。エッチングは半導体基板１に対して傾いた方向に進行するため、鉛直溝とは設置角度だけ傾いた斜方溝１０ｃが形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。最後にエッチングマスクとして用いたＨＴＯ膜６１を除去する。
【００５５】
次に図８（ａ）に示す、溝１０ａ，１０ｂ，１０ｃ内壁にゲート絶縁膜を形成する。半導体基板全面を熱酸化して溝内壁に厚さ数百Åのゲート絶縁膜２０を形成する（図８（ｂ））。そして、図９（ａ）に示すようにＣＶＤ法により溝を埋めるように全面にポリシリコン層２５を堆積させ、リンを高濃度に注入・拡散して高導電率化を図る。
【００５６】
このとき、溝の入口部近傍に酸化膜が速い速度で堆積し、溝が詰まってしまうことのないように、斜方溝１０ｂ，１０ｃのエッチング後に溝の入口部を広げるエッチングを行うことも好ましい。すなわち、エッチング完了後の溝の入口部の幅をＷ、溝の幅をＷ０とすると、Ｗ＞Ｗ０とすることが好ましい。そのエッチング工程を図１０を用いて説明する。
【００５７】
基板表面の全面にＨＴＯＣＶＤ法によりＨＴＯ（高温酸化）膜６２を形成した後、アニールを行う。この溝開口を拡大させるパターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６２に開口幅Ｗ１（Ｗ１＞Ｗ０）の開口パターンを形成する（図１０（ａ））。
【００５８】
そのパターン化されたＨＴＯ膜６２を用いて、ＲＩＥ法等のドライエッチング法により、エッチングを行う。エッチングにより、図１０（ｂ）に示すように、溝の入口の幅はＷ１（Ｗ１＞Ｗ０）と広くすることができる。このような溝形状であれば、ポリシリコン膜の堆積を容易に溝の奥にまですることが可能になる。
【００５９】
その後、図９（ａ）に示すように全面に付着したポリシリコン層２５をマスクなしでエッチングを行い、図９（ｂ）のように平坦化する。このときのエッチングではＨＴＯ膜は残し、ポリシリコンのみエッチングさせるため、ＨＴＯとポリシリコンのエッチング選択比の大きいドライエッチング法が望ましい。このトレンチ溝に埋設されたポリシリコンをゲート電極３０とする。以上により、Ａ−Ａ断面領域、Ｂ−Ｂ断面領域に分けた工程は終了する。なお、上記の工程ではエッチングマスクとしてＨＴＯ膜を用いたが、ＲＩＥ法等のドライエッチングにおいて、ＧａＡｓとエッチング選択比のとれる膜であれば、ＨＴＯ膜に限らず用いることが可能である。
【００６０】
以降は一般的なＭＯＳ ＦＥＴの作製プロセスと同様である。
【００６１】
すなわち、まず、トレンチ間のチャネル領域を除いてレジスト膜の開口を形成し、選択的にイオン注入によって、ｐ+型半導体領域（コンタクトｐ領域）６を形成する。次に、ゲート電極３０上に層間絶縁膜４５を形成する。さらに、コンタクトｐ領域６と外部配線とを接続するために、層間絶縁膜４５にコンタクトホールを形成する。引き続き、ソース電極５０の形成を行う。バリアメタルスパッタの後、アルミスパッタを行い、ソース電極５０とする。次に外部との電気的配線をするためのボンディングパッドの形成を行う。前面にパッシベーション膜を形成した後、パッドパターンのフォトリソグラフィー法によるパターン転写を行った後、ドライエッチング法により、パッドパターンを形成する。さらにポリイミド膜もフォトリソグラフィー法によりパッドパターンに形成する。そして、Ａｕなどのボンディングパッド用配線（図示せず）を形成する。最後に裏面加工を行う。すなわち、裏面研磨、ドレイン電極５１の形成を行う。
【００６２】
本発明の溝のエッチング方法によれば、溝開口部のエッチングマスクは例えば、水銀ランプのｉ線を光源とした露光機で解像できる程度の微細パターンであっても、従来の方法では、エキシマレーザを光源とした露光機でないと実現できなかった密度のトレンチゲートを形成することが可能となる。すなわち、低コストでオン抵抗が低くかつ耐圧が高いＭＯＳ ＦＥＴを作製することができる。
【００６３】
また、本実施例では斜方溝は二本としたが、一本以上であれば何本でも良い。従来構造と比べゲートの数が増えることになるので、オン抵抗低減することができる。
【００６４】
以上はＭＯＳ ＦＥＴの作製プロセスを例に説明したが、トレンチ構造のＭＯＳゲートを有するデバイス、例えば、ＩＧＢＴ（Insulated Gate Bipolor Transistor）などにも用いることができる。
【００６５】
実施形態２．
［デバイスの構造］
実施形態２にかかるＭＯＳ ＦＥＴ１０２の構造は実施形態１にかかるＭＯＳＦＥＴ１０１と比べて、溝の構造が異なっている。図１１（ａ）および（ｂ）は本発明の実施形態２にかかるＭＯＳ ＦＥＴ１０２の溝底部の配置を示す上面視図およびそのＣ−Ｃ断面図である。ｎ+型ソース領域５表面には略円形の開口８１があり、ｎ+型ソース領域５及びｐ-半導体層層（ボディ層）４を貫きｎ-半導体層層（ドリフト層）３に達するように延びた円柱状の鉛直溝１１と、同じ開口８１から延びた、開口部を頂点とする円錐形状の一部をなす形状の斜方溝２１が形成されている。これらの溝の中にゲート絶縁膜を介してゲート電極（図示せず）が形成されている。また、各ゲート電極間は上層配線２６によって相互に接続されており、チップ上の各ゲートは同一の電位で動作される。
【００６６】
［デバイスの動作］
斜方溝２１の円錐形状には切り欠き２２があるため、斜方溝２１と鉛直溝１１とに挟まれたソース領域５ａ，５ｂは斜方溝２１の外側のソース領域５ｃ，５ｄと連接している。この構造によれば、ソース領域５ａ，５ｂにもソース電極から電子を供給することができる。したがって、ボディ層４の中で円錐形状の鉛直溝１１のゲートと、円錐形状の一部を成す斜方溝２１のゲートの近傍の全てが電子を流す経路となるため、従来構造に比べ、電流が流れる経路の密度が高くなる。したがって、チャネル抵抗が下がり、オン抵抗を低減することができる。
【００６７】
また、本発明の構造によれば、ゲートの密度が上がるため、電界集中が緩和する。したがって、従来構造に比べて高い耐圧を得ることができる。
【００６８】
［デバイスの製造方法］
実施形態２にかかる溝の形成方法は実施形態１にかかる方法と比べて、マスクの開口形状とエッチング方法が異なっている。本発明の実施形態２にかかる溝の形成方法を図１２を用いて具体的に説明する。
【００６９】
エピタキシャル成長を行った半導体基板１の表面の全面にＨＴＯＣＶＤ法によりＨＴＯ膜６３を形成した後、アニールを行う。この表面に溝開口パターンのフォトリソグラフィー、ＨＴＯ膜エッチングを行い、ＨＴＯ膜６３に略円形のトレンチ溝開口７３のパターンを形成する（図１２（ａ））。
【００７０】
まず、鉛直溝を形成する。ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチング装置において、図１２（ｂ）に示すように、エッチングの進行方向に対し、半導体基板１表面を垂直に設置し、エッチングを行う。エッチングはエッチングマスクであるＨＴＯ膜６３の略円形の開口７３の形状を保って進行し、円柱形状の鉛直溝１１が形成される。エッチングはｎ-型半導体層３に達する深さまで進行させた後停止する。
【００７１】
次に、円錐形状の斜方溝を形成する。エッチングマスクとして用いたＨＴＯ膜６３は除去せず、そのまま用いて、ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥなどの異方性ドライエッチング装置により、再度エッチングを行う。この時、図１２（ｃ）に示すように、エッチング進行方向に対して、半導体基板表面を垂直から傾けて配置する。そして、エッチング進行中に、半導体基板を表面がエッチング進行方向と成す角度を保持しながら半導体基板に垂直な方向を軸として回転させる。エッチングは常に一方向にのみ進行するので、半導体基板の回転によって、略円形のエッチングマスク開口７３を頂とした円錐形状の一部をなす溝１２を形成することができる。基板の回転速度を一定とすると、エッチング中に基板を一回転すれば、溝はつながり円錐形状となる。溝を円錐形状に切り欠きを入れた形状にする場合はエッチング中の基板の回転を３６０度（一回転）未満とすればよい。
【００７２】
本発明の溝のエッチング方法によれば、溝開口部のエッチングマスクは例えば、水銀ランプのｉ線を光源とした露光機で解像できる程度の微細パターンであっても、従来の方法では、エキシマレーザを光源とした露光機でないと実現できなかった密度のトレンチゲートを形成することが可能となる。すなわち、低コストでオン抵抗が低くかつ耐圧が高いＭＯＳ ＦＥＴを作製することができる。
【００７３】
また、本実施例では斜方溝は一つの円錐形状としたが、一つの開口から頂角を変えた複数の円錐の重なった形状とすることもできる。それぞれの溝が円錐形状のゲートとなり、キャリアの経路が増加することになるので、さらに、オン抵抗を低減することができる。
【００７４】
以上はＭＯＳ ＦＥＴの作製プロセスを例に説明したが、トレンチ構造のＭＯＳゲートを有するデバイス、例えば、ＩＧＢＴ（Insulated Gate Bipolor Transistor）などにも用いることができる。
【００７５】
以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々な形態で実施することができる。
【図面の簡単な説明】
【図１】 本発明にかかるＭＯＳ ＦＥＴの断面構造とオン動作時の電子の経路を示す。
【図２】 本発明にかかるＭＯＳ ＦＥＴのソース領域と溝の底部との配置を上視した図である。
【図３】 本発明にかかるＭＯＳ ＦＥＴのＡ−Ａ断面とＢ−Ｂ断面を示す図である。
【図４】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の断面構造を示す図である。
【図５】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の作製方法を示す図である。
【図６】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＢ−Ｂ断面領域の作製方法を示す図である。
【図７】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＡ−Ａ断面領域の作製方法を示す図である。
【図８】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のＡ−Ａ断面領域のゲート絶縁膜の作製方法を示す図である。
【図９】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１のゲート電極の作製方法を示す図である。
【図１０】 本発明にかかる実施形態１のＭＯＳ ＦＥＴ１０１の溝入口部のエッチング方法を示す図である。
【図１１】 本発明にかかる実施形態２のＭＯＳ ＦＥＴ１０２の溝の底部と配線電極の配置を上視した図および断面構造の概略図である。
【図１２】 本発明にかかる実施形態２のＭＯＳ ＦＥＴ１０２の作製方法を示す図である。
【符号の説明】
１ エピタキシャル成長済み半導体基板、２ ｎ+型半導体基板（ドレイン層）、３ ｎ-型半導体層（ドリフト層）、４ ｐ-型半導体層（ボディ層）、５，５ａ，５ｂ，５ｃ，５ｄ ｎ+型半導体領域（ソース領域）、６ ｐ+型半導体領域（コンタクトｐ領域）、１０ａ，１１ 鉛直溝、１０ｂ，１０ｃ，１２ 斜方溝、２０ａ，２０ｂ，２０ｃ ゲート絶縁膜、２５ ポリシリコン層、３０ ゲート電極、４５ 層間膜、５０ ソース電極、５１ ドレイン電極、６０，６１，６２，６３ ＨＴＯ膜、７０，７１，７３ エッチングマスク開口、８０，８１ 溝開口、１００，１０１，１０２ ＭＯＳ ＦＥＴ、２００ 電子の経路。
Claims (6)
- 溝の中にゲート絶縁膜を介して埋め込まれたゲート電極を備えた電力用半導体装置において、
前記溝は半導体表面において一つの開口を有し、
その開口から鉛直方向に延びる鉛直溝と、
その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、
から構成され、前記斜方溝の両側のソース領域は、連接していることを特徴とする電力用半導体装置。 - 半導体基板に形成された第一導電型の半導体層と、
この第一導電型の半導体層の表面に形成された第二導電型の半導体層と、
この第二導電型の半導体層の表面部に形成された第一導電型の半導体領域と、
前記第一導電型の半導体領域及び前記第二導電型の半導体層を貫き前記第一導電型の半導体層に達するように形成された溝と、
この溝の中にゲート絶縁膜を介して埋め込まれたゲート電極と、
を備えた電力用半導体装置において、
前記溝は第一導電型の半導体領域表面において一つの開口を有し、
その開口から鉛直方向に延びる鉛直溝と、
その開口から前記鉛直溝と異なる方向に延びる一つ以上の斜方溝と、
から構成され、前記斜方溝の両側の第一の導電型の半導体領域は、連接していることを特徴とする電力用半導体装置。 - 前記鉛直溝および前記斜方溝は平板状の溝であることを特徴とする請求項２の電力用半導体装置。
- 前記鉛直溝と前記斜方溝に挟まれた第一の導電型の半導体領域を、前記斜方溝の外側の第一導電型の半導体領域と連接させるために、溝の半導体表面の前記斜方溝の延設方向に沿った開口部長さに比べてその開口部から延びる前記斜方溝の延設方向に沿った長さが短いことを特徴とする請求項３に記載の電力用半導体装置。
- 前記溝の半導体表面の開口は略円形であり、前記斜方溝は開口部を頂点とする円錐形状の一部をなす形状であって、
前記円錐形状の斜方溝と鉛直溝とに挟まれた第一の導電型の半導体領域が斜方溝の外側の第一導電型の半導体領域と連接するように、切り欠きを備えることを特徴とする請求項２の電力用半導体装置。 - 前記第二導電型の半導体層の表面部に形成された第一導電型の半導体領域は、半導体層表面において、高濃度にドーピングした第二の伝導型の半導体領域に囲まれていることを特徴とする請求項２から５のいずれか１項に記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063897A JP4440552B2 (ja) | 2003-03-10 | 2003-03-10 | 電力用半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063897A JP4440552B2 (ja) | 2003-03-10 | 2003-03-10 | 電力用半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273849A JP2004273849A (ja) | 2004-09-30 |
| JP4440552B2 true JP4440552B2 (ja) | 2010-03-24 |
Family
ID=33125360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003063897A Expired - Fee Related JP4440552B2 (ja) | 2003-03-10 | 2003-03-10 | 電力用半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4440552B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4979309B2 (ja) * | 2006-08-29 | 2012-07-18 | 三菱電機株式会社 | 電力用半導体装置 |
| DE112012007020T5 (de) | 2012-10-15 | 2015-07-09 | Toyota Jidosha Kabushiki Kaisha | Halbleitereinrichtung und Herstellungseinrichtung dafür |
| JP6453634B2 (ja) | 2014-12-10 | 2019-01-16 | トヨタ自動車株式会社 | 半導体装置 |
| DE102016111998B4 (de) * | 2016-06-30 | 2024-01-18 | Infineon Technologies Ag | Ausbilden von Elektrodengräben unter Verwendung eines gerichteten Ionenstrahls und Halbleitervorrichtung mit Graben-Elektrodenstrukturen |
-
2003
- 2003-03-10 JP JP2003063897A patent/JP4440552B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004273849A (ja) | 2004-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091215 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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