KR20170093901A - 반도체 장치 - Google Patents

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사키코 아오이
유키히코 와타나베
신이치로 미야하라
다카시 가네무라
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Abstract

반도체 장치(1)는, 표면에 트렌치(30)가 형성된 반도체 기판(10)과, 트렌치(30)의 내면을 덮는 게이트 절연막(51)과, 트렌치(30)의 내부에 배치되고, 게이트 절연막(51)에 의해 반도체 기판(10)으로부터 절연된 게이트 전극(52)을 구비하고 있다. 반도체 기판(10)은, 트렌치(30)의 양측면을 덮는 게이트 절연막(51)에 접하는 n형의 소스 영역(11)과, 소스 영역(11)의 밑에 형성되고, 트렌치(30)의 양측면을 덮는 게이트 절연막(51)에 접하는 p형의 베이스 영역(12)과, 베이스 영역(12)의 밑에 형성되고, 트렌치(30)의 양측면(31, 32)과 저면(40)을 덮는 게이트 절연막(51)에 접하는 n형의 드리프트 영역(15)을 구비하고 있다. 트렌치(30)의 저면(40)은, 짧은 쪽 방향에 있어서 중심부(43)가 주연부(44)보다 위로 돌출되도록 형성되어 있다. 주연부(44)를 덮는 게이트 절연막(51)의 두께가, 중심부(43)를 덮는 게이트 절연막(51)의 두께보다 두껍다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 명세서에 개시하는 기술은, 반도체 장치에 관한 것이다.
특허문헌 1(일본 특허 공개 제2009-188221호 공보)의 반도체 장치는, 트렌치가 형성된 반도체 기판과, 트렌치의 내면을 덮는 게이트 절연막과, 트렌치의 내부에 배치된 게이트 전극을 구비하고 있다. 반도체 기판은, 게이트 절연막에 접하는 n형의 소스 영역과, 소스 영역의 밑에 형성되고, 게이트 절연막에 접하는 p형의 베이스 영역과, 베이스 영역의 밑에 형성되고, 게이트 절연막에 접하는 n형의 드리프트 영역을 구비하고 있다. 트렌치의 저면은, 중심부가 주연부보다 위로 돌출되도록 형성되어 있다.
특허문헌 1의 반도체 장치에서는, 베이스 영역과 드리프트 영역의 pn 접합에 의해 공핍층이 형성된다. 공핍층은, 드리프트 영역의 내부로 확대되어, 트렌치의 저면의 주위까지 확대되어 간다. 또한, 공핍층은, 트렌치의 저면의 주연부 측으로부터 중심부 측을 향하여 진전해 간다. 상기 구성에서는, 트렌치의 저면의 중심부가 상방으로 돌출되어 있기 때문에, 트렌치의 저면의 바로 밑에 있는 드리프트 영역에 대하여 양쪽 주연부 측으로부터 중심부 측을 향하여 2방향으로부터 전압이 인가되게 된다. 그 때문에, 트렌치의 저면의 바로 밑의 드리프트 영역에 있어서의 공핍화가 촉진된다. 이에 의해, 트렌치의 저면의 밑에 형성되는 공핍층의 용량이 저하되고, 귀환 용량이 저하되기 때문에, 반도체 장치의 스위칭 손실을 저감할 수 있다.
특허문헌 1의 반도체 장치에 있어서, 트렌치의 저면을 덮는 게이트 절연막의 두께를 얇게 하면, 트렌치의 저면의 바로 밑의 드리프트 영역에 있어서의 공핍화를 더 촉진할 수 있다. 그러나, 트렌치의 저면의 게이트 절연막을 단순히 얇게 하면, 게이트 절연막의 용량이 증대되고, 귀환 용량이 증대되기 때문에, 반도체 장치의 스위칭 손실이 증대되어 버린다. 또한, 게이트 절연막을 단순히 얇게 하면, 게이트 절연막의 내압이 저하되고, 게이트 절연막의 수명이 저하되어 버린다.
그래서, 본 명세서는 트렌치의 저면을 덮는 게이트 절연막의 내압을 확보하면서, 스위칭 손실을 억제하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
본 명세서에 개시하는 반도체 장치는, 표면에 트렌치가 형성된 반도체 기판과, 트렌치의 내면을 덮는 게이트 절연막과, 트렌치의 내부에 배치된 게이트 전극을 구비하고 있다. 반도체 기판은, 상기 트렌치의 양측면을 덮는 게이트 절연막에 접하는 제1 도전형의 제1 영역과, 제1 영역의 밑에 형성되고, 상기 트렌치의 양측면을 덮는 게이트 절연막에 접하는 제2 도전형의 제2 영역과, 제2 영역의 밑에 형성되고, 트렌치의 양측면과 저면을 덮는 게이트 절연막에 접하는 제1 도전형의 제3 영역을 구비하고 있다. 트렌치의 저면은, 짧은 쪽 방향에 있어서 중심부가 주연부보다 위로 돌출되도록 형성되어 있다. 주연부를 덮는 게이트 절연막의 두께가, 중심부를 덮는 게이트 절연막의 두께보다 두껍다.
이러한 구성에 따르면, 제2 도전형의 제2 영역과 제1 도전형의 제3 영역의 경계로부터 주위로 공핍층이 확대된다. 공핍층은, 제3 영역의 내부로 확대되어, 트렌치의 저면의 주위까지 확대되어 간다. 또한, 공핍층은, 트렌치의 저면의 주연부 측으로부터 중심부 측으로 진전해 간다. 상기 반도체 장치에서는, 트렌치의 저면의 중심부가 주연부보다 위로 돌출되도록 형성되어 있으므로, 공핍층이 트렌치의 저면의 중심부 측으로 진전하였을 때, 등전위선(면)이 트렌치의 저면의 형상을 따르도록 연장되는 상태로 된다. 이때, 트렌치의 저면의 중심부가 위로 돌출되는 한편, 주연부가 아래로 돌출되어 있으므로, 돌출된 주연부의 부근에 전계가 집중한다. 그러나, 상기 반도체 장치에서는, 트렌치의 저면의 주연부를 덮는 게이트 절연막의 두께가, 중심부를 덮는 게이트 절연막의 두께보다 두껍다. 이에 의해, 트렌치의 저면의 주연부에 있어서의 게이트 절연막의 내압을 높일 수 있고, 열화를 억제할 수 있다.
한편, 트렌치의 저면의 주연부보다 중심부에서 게이트 절연막이 얇으므로, 중심부의 바로 밑의 드리프트 영역에 있어서의 공핍화를 촉진할 수 있다. 이에 의해, 중심부의 바로 밑에 형성되는 공핍층의 용량이 저하되고, 귀환 용량이 저하되기 때문에, 반도체 장치의 스위칭 손실의 증대를 억제할 수 있다. 또한, 중심부의 바로 밑의 드리프트 영역에 있어서의 공핍화가 촉진되기 때문에, 중심부의 게이트 절연막에는 높은 전계는 가해지지 않는다. 따라서, 트렌치의 저면의 중심부를 덮는 게이트 산화막이 얇아도, 게이트 산화막이 전계에 견딜 수 있다. 이상에 설명한 바와 같이, 이 반도체 장치에 따르면, 트렌치의 저면을 덮는 게이트 절연막의 내압을 확보하면서, 스위칭 손실을 억제할 수 있다.
도 1은 반도체 장치의 단면도이다.
도 2는 도 1의 주요부 II의 확대도이다.
도 3은 다른 실시 형태에 관한 반도체 장치의 주요부의 확대도이다.
이하, 실시 형태에 대하여 첨부 도면을 참조하여 설명한다. 도 1 및 도 2에 도시하는 바와 같이, 반도체 장치(1)는, 반도체 기판(10)과, 반도체 기판(10)의 표면에 배치된 표면 전극(21)과, 반도체 기판(10)의 이면에 배치된 이면 전극(22)을 구비하고 있다. 또한, 도 1 중의 점선은, 게이트 전극(52)이 오프 전위이고, 표면 전극(21)이 저전위이고, 이면 전극(22)이 고전위일 때의 반도체 기판(10) 내의 등전위선(면)을 모식적으로 도시하고 있다.
표면 전극(21)은, 반도체 기판(10)의 표면을 덮고 있다. 이면 전극(22)은, 반도체 기판(10)의 이면을 덮고 있다. 표면 전극(21) 및 이면 전극(22)은, 예를 들어 알루미늄(Al)이나 구리(Cu) 등의 금속으로 형성되어 있다.
반도체 기판(10)은, 탄화규소(SiC)에 의해 형성되어 있다. 다른 예에서는, 반도체 기판(10)은, 실리콘(Si)이나 질화갈륨(GaN) 등에 의해 형성되어 있어도 된다. 반도체 기판(10)의 내부에는, 반도체 소자가 형성되어 있다. 본 실시 형태에서는, 반도체 소자로서 종형의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예시하고 있다.
반도체 기판(10)의 표면에는 트렌치(30)가 형성되어 있다. 또한, 반도체 기판(10)은, 소스 영역(11)(제1 영역의 일례)과, 소스 영역(11)의 밑에 형성된 베이스 영역(12)(제2 영역의 일례)과, 베이스 영역(12)의 밑에 형성된 드리프트 영역(15)(제3 영역의 일례)과, 드리프트 영역(15)의 밑에 형성된 드레인 영역(13)을 구비하고 있다.
트렌치(30)는, 반도체 기판(10)의 깊이 방향(z 방향)으로 연장되어 있다. 트렌치(30)는, 반도체 기판(10)의 표면으로부터 소스 영역(11) 및 베이스 영역(12)을 관통하여 드리프트 영역(15)에 달하는 깊이까지 연장되어 있다. 트렌치(30)의 내면에는 게이트 절연막(51)이 형성되어 있다. 트렌치(30)의 내부에는 게이트 전극(52)이 배치되어 있다. 트렌치(30)는 제1 측면(31), 제2 측면(32) 및 저면(40)을 구비하고 있다.
트렌치(30)의 제1 측면(31)과 제2 측면(32)은, 트렌치(30)의 짧은 쪽 방향(x 방향)에 있어서 대향하고 있다. 제1 측면(31) 및 제2 측면(32)은 경사져 있다. 제1 측면(31)과 제2 측면(32)은, 반도체 기판(10)의 표면측으로부터 깊이 방향(z 방향)에 따라 근접해 간다. 제1 측면(31)과 제2 측면(32)의 거리는, 트렌치(30)의 깊이 방향에 있어서의 상부보다 하부 쪽이 짧다. 트렌치(30)의 저부(34)의 폭은, 개구부(33)의 폭보다 좁다.
트렌치(30)의 저면(40)은, 제1 측면(31)과 제2 측면(32)의 사이에 형성되어 있다. 저면(40)은, 산형(볼록상)으로 형성되어 있다. 도 2에 도시하는 바와 같이, 저면(40)은, 짧은 쪽 방향(x 방향)에 있어서 중심부(43) 및 주연부(44)를 구비하고 있다. 주연부(44)는, 중심부(43)보다 측면(31, 32)측에 위치하고 있다. 저면(40)은, 짧은 쪽 방향(x 방향)에 있어서, 중심부(43)가 주연부(44)보다 위로 돌출되도록 형성되어 있다. 즉, 깊이 방향(z 방향)에 있어서, 저면(40)의 중심부(43)가 주연부(44)보다 얕은 위치에 있다.
저면(40)은, 제1 경사면(41) 및 제2 경사면(42)을 구비하고 있다. 제1 경사면(41)은, 저면(40)의 중심부(43)로부터 제1 측면(31)으로 연장되어 있다. 제1 경사면(41)은, 제1 측면(31)에 연결되어 있다. 제2 경사면(42)은, 저면(40)의 중심부(43)로부터 제2 측면(32)으로 연장되어 있다. 제2 경사면(42)은, 제2 측면(32)에 연결되어 있다. 저면(40)의 중심부(43)에 있어서 제1 경사면(41)과 제2 경사면(42)이 이루는 각도 θ는, 90°이하인 것이 바람직하다. 제1 측면(31)과 제1 경사면(41)의 사이에는, 제1 코너부(36)가 형성되어 있다. 제2 측면(32)과 제2 경사면(42)의 사이에는, 제2 코너부(37)가 형성되어 있다.
게이트 절연막(51)은 제1 측면(31), 제2 측면(32) 및 저면(40)을 덮고 있다. 트렌치(30)의 내면에 산화막을 퇴적시킴으로써 게이트 절연막(51)을 형성할 수 있다. 게이트 절연막(51)은, 예를 들어 TEOS(테트라에틸오르토실리케이트)의 막이다. 트렌치(30)의 제1 코너부(36)에서는, 트렌치(30)의 제1 측면(31) 및 제1 경사면(41)으로부터 산화막이 퇴적된다. 이에 의해, 제1 코너부(36)에 있어서의 게이트 절연막(51)의 두께가 두꺼워진다. 마찬가지로, 트렌치(30)의 제2 코너부(37)에서는, 트렌치(30)의 제2 측면(32) 및 제2 경사면(42)으로부터 산화막이 퇴적된다. 이에 의해, 제2 코너부(37)에 있어서의 게이트 절연막(51)의 두께가 두꺼워진다. 트렌치(30)의 저면(40)의 주연부(44)를 덮는 게이트 절연막(51)의 두께 t1은, 저면(40)의 중심부(43)를 덮는 게이트 절연막(51)의 두께 t2보다 두껍다.
게이트 전극(52)은, 예를 들어 알루미늄이나 폴리실리콘으로 형성되어 있다. 게이트 전극(52)은, 게이트 절연막(51)보다 내측에 충전되어 있다. 게이트 전극(52)은, 게이트 절연막(51)에 의해, 반도체 기판(10)으로부터 절연되어 있다. 게이트 전극(52) 상에는 층간 절연막(53)이 배치되어 있다. 층간 절연막(53)은, 게이트 전극(52)과 표면 전극(21)의 사이에 형성되어 있고, 양자를 절연하고 있다.
소스 영역(11)은 n형의 영역이다. 소스 영역(11)은 불순물 농도가 높다. 소스 영역(11)은 반도체 기판(10)의 표층부에 형성되어 있다. 소스 영역(11)은, 반도체 기판(10)의 표면에 노출되는 범위에 섬 형상으로 형성되어 있다. 소스 영역(11)은, 제1 측면(31) 및 제2 측면(32)을 덮는 게이트 절연막(51)에 접해 있다. 소스 영역(11)은 표면 전극(21)에 접해 있다. 소스 영역(11)은, 표면 전극(21)에 대하여 오믹 접속되고, 표면 전극(21)에 도통되어 있다.
베이스 영역(12)은 p형의 영역이다. 베이스 영역(12)은 게이트 절연막(51)에 접해 있다. 베이스 영역(12)은 베이스 콘택트 영역(121), 저농도 베이스 영역(122) 및 돌출 영역(123)을 구비하고 있다. 베이스 콘택트 영역(121)은 불순물 농도가 높다. 저농도 베이스 영역(122) 및 돌출 영역(123)의 불순물 농도는, 베이스 콘택트 영역(121)의 불순물 농도보다 낮다.
베이스 콘택트 영역(121)은 반도체 기판(10)의 표층부에 형성되어 있다. 베이스 콘택트 영역(121)은, 반도체 기판(10)의 표면에 노출되는 범위에 섬 형상으로 형성되어 있다. 베이스 콘택트 영역(121)은 표면 전극(21)에 접해 있다. 베이스 콘택트 영역(121)은, 표면 전극(21)에 대하여 오믹 접속되고, 표면 전극(21)에 도통되어 있다.
저농도 베이스 영역(122)은, 소스 영역(11) 및 베이스 콘택트 영역(121)의 밑에 형성되어 있다. 저농도 베이스 영역(122)에 의해 소스 영역(11)이 드리프트 영역(15)으로부터 분리되어 있다. 저농도 베이스 영역(122)은, 소스 영역(11)의 하측에서, 제1 측면(31) 및 제2 측면(32)을 덮는 게이트 절연막(51)에 접해 있다.
돌출 영역(123)은, 저농도 베이스 영역(122)의 밑에 형성되어 있다. 돌출 영역(123)은, 드리프트 영역(15)측으로 돌출되어 있다. 돌출 영역(123)은, 드리프트 영역(15) 내에 들어가 있다. 돌출 영역(123)은, 트렌치(30)로부터 이격된 위치에 형성되어 있다. 트렌치(30)의 짧은 쪽 방향(x 방향)에 있어서, 트렌치(30)의 양측에 돌출 영역(123)이 형성되어 있다. 돌출 영역(123)의 하단(141)은, 트렌치(30)의 저면(40)의 상단(401)보다 깊은 위치에 있다. 즉, 트렌치(30)의 저면(40)의 중심부(43)가, 돌출 영역(123)의 하단(141)보다 얕은 위치에 형성되어 있다. 또한, 돌출 영역(123)의 하단(141)은, 트렌치(30)의 저면(40)의 하단(402)보다 얕은 위치에 있다. 즉, 트렌치(30)의 저면(40)의 주연부(44)가, 돌출 영역(123)의 하단(141)보다 깊은 위치에 형성되어 있다.
드리프트 영역(15)은 n형의 영역이다. 드리프트 영역(15)은 불순물 농도가 낮다. 드리프트 영역(15)은 게이트 절연막(51)에 접해 있다. 드리프트 영역(15)은, 돌출 영역(123)의 주위 및 트렌치(30)의 저부(34)의 주위에 형성되어 있다. 드리프트 영역(15)은, 트렌치(30)의 양측면(31, 32)과 저면(40)을 덮는 게이트 절연막(51)에 접해 있다.
드레인 영역(13)은 n형의 영역이다. 드레인 영역(13)은 불순물 농도가 높다. 드레인 영역(13)은, 반도체 기판(10)의 이면에 노출되는 범위에 형성되어 있다. 드레인 영역(13)은 이면 전극(22)에 접해 있다. 드레인 영역(13)은, 이면 전극(22)에 대하여 오믹 접속되고, 이면 전극(22)에 도통되어 있다.
반도체 장치(1)를 동작시킬 때에는, 이면 전극(22)에 대하여 표면 전극(21)보다 높은 전위가 인가된다. 이 상태에서 게이트 전극(52)에 역치 이상의 전위를 인가하면, 저농도 베이스층(122)에 채널이 형성되고, 이면 전극(22)으로부터, 드레인 영역(13), 드리프트 영역(15), 채널, 소스 영역(11)을 통하여 표면 전극(21)을 향하여 전류가 흐른다. 즉, MOSFET가 온한다. 게이트 전극(52)의 전위를 역치 이하로 저하시키면, 채널이 소실되고, MOSFET가 오프한다. MOSFET가 오프할 때에는, p형의 베이스 영역(12)과 n형의 드리프트 영역(15)의 pn 접합에 역전압이 인가됨으로써, 양자의 경계로부터 주위로 확대되는 공핍층이 형성된다. 공핍층은, 드리프트 영역(15)의 내부로 확대되고, 트렌치(30)의 저면(40)의 주위까지 확대되어 간다.
도 2에 화살표(200)로 나타내는 바와 같이, 공핍층은, 트렌치(30)의 저면(40)의 주연부(44) 측으로부터 중심부(43) 측으로 진전해 간다. 상기 반도체 장치(1)에서는, 트렌치(30)의 저면(40)이, 중심부(43)가 주연부(44)보다 위로 돌출되도록 형성되어 있다. 이에 의해, 공핍층이 트렌치(30)의 저면(40)의 중심부(43) 측으로 진전하였을 때, 도 1에 도시하는 바와 같이 등전위선(면)이 트렌치(30)의 저면(40)의 형상을 따르도록 연장되는 상태로 된다.
상기 반도체 장치(1)에서는, 트렌치(30)의 저면(40)의 중심부(43)가 위로 돌출되는 한편, 주연부(44)가 아래로 돌출되어 있으므로, 돌출된 주연부(44)의 부근에 전계가 집중한다. 그러나, 상기 반도체 장치(1)에서는, 트렌치(30)의 저면(40)의 주연부(44)를 덮는 게이트 절연막(51)의 두께 t1이, 중심부(43)를 덮는 게이트 절연막(51)의 두께 t2보다 두껍다. 즉, 트렌치(30)의 제1 코너부(36) 및 제2 코너부(37)에 있어서의 게이트 절연막(51)의 두께가 두껍다. 그 결과, 제1 코너부(36) 및 제2 코너부(37)의 게이트 절연막(51)이, 전계에 견딜 수 있다.
또한, 상기 반도체 장치(1)에 따르면, 트렌치(30)의 저면(40)의 주연부(44)에 대하여 중심부(43)를 덮는 게이트 절연막(51)이 얇으므로, 중심부(43)의 바로 밑의 드리프트 영역(15)에 있어서의 공핍화를 촉진할 수 있다. 이에 의해, 중심부(43)의 바로 밑에 형성되는 공핍층(100)의 용량이 저하되고, 귀환 용량이 저하되기 때문에, 반도체 장치(1)의 스위칭 손실의 증대를 억제할 수 있다. 또한, 중심부(43)의 바로 밑의 드리프트 영역(15)에 있어서의 공핍화가 촉진되기 때문에, 중심부(43)의 밑에 높은 전계가 발생하기 어렵다. 이에 의해, 트렌치(30)의 저면(40)의 중심부(43)를 덮는 게이트 산화막(51)이 얇아도, 중심부(43)의 게이트 산화막(51)이 전계에 견딜 수 있다. 이상과 같이, 반도체 장치(1)는, 트렌치(30)의 저면(40)을 덮는 게이트 절연막(51)이 충분한 내압을 가짐과 함께, 종래보다 스위칭 손실을 억제하는 것을 가능하게 한다.
또한, 상기 반도체 장치(1)에서는, 트렌치(30)의 저면(40)의 제1 경사면(41)과 제2 경사면(42)이 이루는 각도 θ가 90°이하이다. 이와 같이 제1 경사면(41)과 제2 경사면(42)이 이루는 각도가 급준하면, 제1 경사면(41)과 제2 경사면(42)의 사이의 드리프트 영역(15)에 높은 전계가 발생하기 어려워지고, 트렌치(30)의 저면(40) 부근의 등전위선의 간격이 넓어진다. 이에 의해, 게이트 전극(52)과 드리프트 영역(15)에 의한 귀환 용량을 저감할 수 있다. 그 결과, 반도체 장치(1)의 스위칭 손실을 저감할 수 있다.
또한, 상기 반도체 장치(1)에서는, 베이스 영역(12)이, 게이트 절연막(51)으로부터 이격된 위치에서 드리프트 영역(15)측으로 돌출되는 돌출 영역(123)을 구비하고 있다. 이에 의해, 돌출 영역(123)과 드리프트 영역(15)의 경계로부터 주위로 공핍층이 확대되고, 트렌치(30)의 저면(40)의 주위에 있어서의 공핍화를 촉진할 수 있다. 또한, 트렌치(30)의 저면(40)의 주연부(44) 측과 중심부(43) 측에 있어서 전계가 치우치는 일이 없고, 전계의 강도의 밸런스가 좋아진다. 따라서, 트렌치(30)의 저면(40)의 주연부(44)를 덮는 게이트 절연막(51)에 있어서의 전계와 중심부(43)를 덮는 게이트 절연막(51)에 있어서의 전계가 균일화되고, 게이트 절연막에 걸리는 부하의 치우침을 억제할 수 있다. 이에 의해, 트렌치(30)의 저면(40)을 덮는 게이트 절연막(51)의 열화를 억제할 수 있다.
이상, 일 실시 형태에 대하여 설명하였지만, 구체적인 형태는 상기 실시 형태에 한정되는 것은 아니다. 예를 들어, 다른 실시 형태에서는, 도 3에 도시하는 바와 같이, 트렌치(30)의 저면(40)이, 돌출 영역(123)의 하단(141)보다 얕은 위치에 형성되어 있어도 된다. 돌출 영역(123)의 하단(141)은, 트렌치(30)의 하단(402)보다 깊은 위치에 형성되어 있다. 이러한 구성에 따르면, 트렌치(30)의 제1 코너부(36) 및 제2 코너부(37)의 부근의 드리프트 영역(15)에 있어서의 전계를 완화할 수 있다. 이에 의해, 트렌치(30)의 제1 코너부(36) 및 제2 코너부(37)에 있어서의 게이트 절연막(51)의 내압 저하를 억제할 수 있다.
또한, 상기 실시 형태에서는, 반도체 소자의 일례로서 MOSFET에 대하여 설명하였지만, 이 구성에 한정되는 것은 아니다. 다른 실시 형태에서는, 반도체 소자가 IGBT(Insulated Gate Bipolar Transistor)여도 된다.
이상, 본 발명의 구체예를 상세하게 설명하였지만, 이들은 예시에 지나지 않으며, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원 시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
이하에 본 명세서가 개시하는 기술 요소의 일례에 대하여 설명한다. 또한, 이하에 기재하는 기술 요소는, 각각 독립된 기술 요소이며, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이다.
트렌치의 저면은, 중심부로부터 트렌치의 한쪽 측면으로 연장되는 제1 경사면과, 트렌치의 다른 쪽 측면으로 연장되는 제2 경사면을 구비하고 있어도 된다. 제1 경사면과 제2 경사면이 이루는 각도가 90°이하여도 된다.
제2 영역은, 게이트 절연막으로부터 이격된 위치에서 제3 영역측으로 돌출되는 돌출 영역을 구비하고 있어도 된다.
트렌치의 저면은, 돌출 영역의 하단보다 얕은 위치에 형성되어 있어도 된다.
1: 반도체 장치
10: 반도체 기판
11: 소스 영역
12: 베이스 영역
13: 드레인 영역
15: 드리프트 영역
21: 표면 전극
22: 이면 전극
30: 트렌치
31: 제1 측면
32: 제2 측면
33: 개구부
34: 저부
36: 제1 코너부
37: 제2 코너부
40: 저면
41: 제1 경사면
42: 제2 경사면
43: 중심부
44: 주연부
51: 게이트 절연막
52: 게이트 전극
53: 층간 절연막
121: 베이스 콘택트 영역
122: 저농도 베이스 영역
123: 돌출 영역
141: 하단
401: 상단
402: 하단

Claims (4)

  1. 표면에 트렌치가 형성된 반도체 기판과,
    상기 트렌치의 내면을 덮는 게이트 절연막과,
    상기 트렌치의 내부에 배치된 게이트 전극을 구비하고,
    상기 반도체 기판은,
    상기 트렌치의 양측면을 덮는 상기 게이트 절연막에 접하는 제1 도전형의 제1 영역과,
    상기 제1 영역의 밑에 형성되고, 상기 트렌치의 양측면을 덮는 상기 게이트 절연막에 접하는 제2 도전형의 제2 영역과,
    상기 제2 영역의 밑에 형성되고, 상기 트렌치의 양측면과 저면을 덮는 상기 게이트 절연막에 접하는 제1 도전형의 제3 영역을 구비하고,
    상기 트렌치의 저면은, 짧은 쪽 방향에 있어서 중심부가 주연부보다 위로 돌출되도록 형성되어 있고,
    상기 주연부를 덮는 상기 게이트 절연막의 두께가, 상기 중심부를 덮는 상기 게이트 절연막의 두께보다 두꺼운, 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치의 저면은, 상기 중심부로부터 상기 트렌치의 한쪽 측면으로 연장되는 제1 경사면과, 상기 트렌치의 다른 쪽 측면으로 연장되는 제2 경사면을 구비하고,
    상기 제1 경사면과 상기 제2 경사면이 이루는 각도가 90°이하인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 영역은, 상기 게이트 절연막으로부터 이격된 위치에서 상기 제3 영역측으로 돌출되는 돌출 영역을 구비하는, 반도체 장치.
  4. 제3항에 있어서, 상기 트렌치의 저면은, 상기 돌출 영역의 하단보다 얕은 위치에 형성되어 있는, 반도체 장치.
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