JPWO2016047438A1 - 半導体装置 - Google Patents

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Abstract

本発明は、外部トレンチを有するトレンチゲート型の半導体装置において、外部トレンチ開口端の角部における絶縁膜の信頼性を向上することを目的とする。本発明の半導体装置は、セル領域３０内のｎ型のドリフト層３の内部まで達するゲートトレンチ６と、セル領域の外側に形成される外部トレンチ６ａと、ゲートトレンチ６の内部にゲート絶縁膜７を介して形成されるゲート電極８と、外部トレンチ６ａの内部に絶縁膜２２を介して形成されるゲート配線２０と、外部トレンチ６ａのセル領域側の開口端の角部を覆うように、絶縁膜２２を介して形成され、ゲート電極８とゲート配線とを電気的に接続するゲート配線引き出し部１４とを備え、角部に接するドリフト層の表層に形成される第２の不純物領域は、ｐ型であり、第２の不純物領域はウェル領域の一部であることを特徴とする。

Description

この発明は、半導体装置に関し、特に、トレンチゲート型半導体装置に関する。
パワーエレクトロニクス機器では、電気モータ等の負荷を駆動するために電力供給の実行と停止とを切り替える必要がある。そのため、シリコンを用いたＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）又はＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子が使用される。
電力用半導体装置としての使用が想定されるスイッチングデバイスには、縦型構造のＭＯＳＦＥＴ（縦型ＭＯＳＦＥＴ）やＩＧＢＴ（縦型ＩＧＢＴ）が採用されることが多い。例えば縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型又はトレンチ型（トレンチゲート型）等がある（例えば、特許文献１参照）。
第１導電型（ｎ型）のドリフト層のセル領域に、溝部であるゲートトレンチが形成されたトレンチゲート型ＭＯＳＦＥＴでは、その構造上、オフ時にゲートトレンチ底面のゲート絶縁膜に高電界がかかり、ゲートトレンチ底面でゲート絶縁膜が破壊する恐れがある。この問題に対し、例えば特許文献１では、ゲートトレンチ底面に第２導電型（ｐ型）の電界緩和領域（トレンチ底面電界緩和領域）を設けることで、ゲートトレンチ底面のゲート絶縁膜にかかる電界を緩和している。
同構造によれば、トレンチ底面電界緩和領域からドリフト層へ向けて空乏層が伸びることによって、ゲートトレンチ底面のゲート絶縁膜に印加される電界を低減することができる。セル領域の内側に位置するゲートトレンチでは、隣り合うゲートトレンチ底面のトレンチ底面電界緩和領域からの電界緩和効果もさらに得られる。しかしながら、セル領域の最外周に位置するゲートトレンチは、セル領域の外側にトレンチ底面電界緩和領域が形成されないのでセル領域の外側から電界緩和効果が得られず、セル領域の内側のゲートトレンチ底面に比べて電界が集中し、当該領域で破壊が発生してしまう場合がある。
この問題に対し、例えば、セル領域の外側の終端領域において、セル領域内のゲートトレンチと同じ程度の深さまでドリフト層をエッチングし、セル領域内から延伸したウェル領域とソース領域とを貫通するように外部トレンチを形成し、外部トレンチの底部に第２導電型の電界緩和領域（終端電界緩和領域）を形成することにより、セル領域の最外周に位置するゲートトレンチにおける電界集中を和らげ、耐圧性能を向上させることが可能である。
特表２００１−５１１３１５号公報
外部トレンチ内には、セル領域内のゲート電極をゲートパッドへ接続するためのゲート配線が絶縁膜を介して形成される。このとき、ゲート配線の断線を防ぐために、ゲート配線引き出し部が、外部トレンチの開口端のうち、セル領域側の角部を覆うように形成されることが望ましい。外部トレンチの開口端は角部というその形状上、電界が集中しやすい。そのため、ソース電極とゲート電極間に電圧が印加された際、ゲート配線引き出し部に覆われた、外部トレンチの開口端に電界が集中し、当該領域の絶縁膜の信頼性が低下するという問題があった。
本発明は、上記のような問題を解決するためになされたものであり、外部トレンチを有するトレンチゲート型の半導体装置において、外部トレンチ開口端の角部における絶縁膜の信頼性を向上することを目的とする。
本発明に係る半導体装置は、ｎ型のドリフト層と、セル領域内のドリフト層の表層に形成されるｐ型のウェル領域と、ウェル領域の表層に部分的に形成される、ｎ型の第１の不純物領域と、第１の不純物領域の表面からウェル領域を貫通し、ドリフト層の内部まで達するゲートトレンチと、ドリフト層内の、セル領域の外側に形成される外部トレンチと、ゲートトレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、外部トレンチの内部に絶縁膜を介して形成されるゲート配線と、外部トレンチのセル領域側の開口端の角部を覆うように、絶縁膜を介して形成され、ゲート電極とゲート配線とを電気的に接続するゲート配線引き出し部と、を備え、角部に接するドリフト層の表層に形成される第２の不純物領域は、ｐ型であり、第２の不純物領域はウェル領域の一部であることを特徴とする。
本発明に係る半導体装置によれば、外部トレンチのセル領域側の開口端の角部を覆うように、絶縁膜を介して形成され、ゲート電極とゲート配線とを電気的に接続するゲート配線引き出し部を備え、角部に接するドリフト層の表層に形成される第２の不純物領域は、ｐ型であるため、第２の不純物領域の抵抗を高くできるので、ゲート配線引き出し部と第２の不純物領域とに挟まれる、角部における絶縁膜に印加される電界を低減でき、絶縁膜の信頼性を向上することが可能となる。
実施の形態１に係る半導体装置の構造を模式的に表す平面図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 図１のＣ−Ｃ’断面図である。 実施の形態１に係る半導体装置の製造方法を表す断面図である。 実施の形態１に係る半導体装置の製造方法を表す断面図である。 実施の形態１に係る半導体装置の製造方法を表す断面図である。 実施の形態１に係る半導体装置の製造方法を表す断面図である。 実施の形態１に係る半導体装置の製造方法を表す断面図である。 実施の形態１の変形例の半導体装置の構造を模式的に表す平面図である。 図１０のＡ−Ａ’断面図である。 実施の形態２に係る半導体装置の構造を模式的に表す断面図である。 実施の形態３に係る半導体装置の構造を模式的に表す平面図である。 図１３のＡ−Ａ’断面図である。 図１３のＢ−Ｂ’断面図である。 実施の形態４に係る半導体装置の構造を模式的に表す平面図である。 図１６のＡ−Ａ’断面図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
実施の形態１．
図１は、実施の形態１に係る半導体装置の一例である、縦型のトレンチゲート型炭化珪素ＭＯＳＦＥＴの構造を模式的に示す平面俯瞰図である。そして、図２は図１のＡ−Ａ’断面図であり、図３は図１のＢ−Ｂ’断面図であり、図４は図１のＣ−Ｃ’断面図である。なお、図１においては、ゲート配線引き出し部１４の配置をより容易に理解する観点から一部の構成が省略されている。図３では、セル領域３０においてソース領域５を断面に含む位置のユニットセル３１ａの周期構造の断面が示されている。図４では、ゲート配線引き出し１４を含む位置の断面が示されている。
図１において、本実施の形態に係る半導体装置は、１つのソース領域５の外周にゲートトレンチ６が形成された単一のＭＯＳＦＥＴセル（活性ユニットセル）が並べられたセル領域３０と、セル領域３０の外側に形成された終端領域４０とを有する。ゲートトレンチ６は、セル領域３０を各ＭＯＳＦＥＴセルに区分けするように形成され、ゲートトレンチ６の内部にはゲート電極８が埋め込まれる。本実施の形態では、セル領域３０内の最外周に配置されたＭＯＳＦＥＴセルを最外周セル３１ｂとし、それ以外のＭＯＳＦＥＴセルをユニットセル３１ａとする。すなわち、ユニットセル３１ａと終端領域４０との間に最外周セル３１ｂが位置する。
図１では、ソース領域５が配設された図１の右側部分に相当するセル領域３０と、図１の左側部分に相当する終端領域４０が示されている。すなわち、図１において、セル領域３０の外側とは、最外周セル３１ｂよりも左側の領域に相当する。
終端領域４０には、ウェル領域４を貫通して外部トレンチ６ａが形成され、外部トレンチ６ａ内にはゲート配線２０が形成される。ゲート配線２０とゲート電極８とは、ゲート配線引き出し部１４によって電気的に接続される。図１において、ゲート配線引き出し部１４は二点差線で囲まれる領域である。ゲート配線２０は、終端領域４０においてゲートコンタクトホール１５を介してゲートパッド２１（図２で示す）に接続される。
図２は、本実施の形態に係る半導体装置の断面図を示す。本実施の形態に係る半導体装置は、基板としての炭化珪素半導体基板１と、ドリフト層３と、を備え、セル領域３０において、ウェル領域４、ソース領域５、ウェルコンタクト領域１６、ゲートトレンチ６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ソース電極１０、ドレイン電極１１、トレンチ底面電界緩和領域１３を備える。さらに、終端領域４０において、外部トレンチ６ａ、終端電界緩和領域１２、ゲート配線引き出し部１４、絶縁膜２２、層間絶縁膜９、ゲート配線２０、ゲートパッド２１を備える。ここで、ソース領域５は第１の不純物領域とする。
本実施の形態に係る炭化珪素半導体装置においては、図２に示されるように、４Ｈのポリタイプを有する炭化珪素半導体基板１の表面に、炭化珪素で構成されるｎ型のドリフト層３が形成される。ここで、ドリフト層３の表面は、［１１−２０］軸方向へ傾斜するオフ角θを有する（０００１）面とする。オフ角θとしては、例えば、１０°以下であればよい。ドリフト層３の表層には、ＭＯＳＦＥＴセルが配置されるセル領域３０内において、ｐ型のウェル領域４が形成される。ウェル領域４の表層には、選択的（部分的）に、ｎ型のソース領域５及びｐ型のウェルコンタクト領域１６が形成される。ウェルコンタクト領域１６は、平面視においてソース領域５に囲まれる。
ソース領域５の表面からウェル領域４を貫通し、さらにドリフト層３の内部に達して、ゲートトレンチ６が形成される。ゲートトレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が埋め込まれる。ここで、ゲート電極８の上面は、ソース領域５の表面よりも深い位置にある。すなわち、ゲート電極８の上面は、ゲートトレンチ６の開口端よりも深い位置にある。
セル領域３０において、ゲートトレンチ６の底面の下方側に、ｐ型のトレンチ底面電界緩和領域１３（第１の電界緩和領域）が形成される。このトレンチ底面電界緩和領域１３は、ゲートトレンチ６の底面に印加される電界を緩和するために設けられており、ゲートトレンチ６の底面に接していることが望ましいが、接していなくても良い。また、本実施の形態ではゲートトレンチ６の底部にトレンチ底面電界緩和領域１３が配置されているが、隣接するゲートトレンチ６間のウェル領域４下方に配置することとしてもよい。そして、かかる場合にトレンチ底面電界緩和領域１３はウェル領域４に接することとしても良いし、離間して設けることとしても良い。すなわち、ウェル領域４よりも深い位置、より好ましくはゲートトレンチ６の底面よりも深い位置にｐ型のトレンチ底面電界緩和領域１３を設ければ、ゲートトレンチ６の底面に印加される電界を緩和することができる。
セル領域３０の外側に位置する終端領域４０には、外部トレンチ６ａが形成される。図２において、セル領域３０の外側は、図面左側である。ウェル領域４は、セル領域３０の最外周のＭＯＳＦＥＴセルである最外周セル３１ｂから終端領域４０内まで延伸して形成され、外部トレンチ６ａは、当該ウェル領域４を貫通し、ドリフト層３の内部まで達するように形成される。外部トレンチ６ａの内部には、絶縁膜２２を介してゲート配線２０が形成される。また、外部トレンチ６ａの開口端のうち、セル領域３０側の角部には、絶縁膜２２を介してゲート配線引き出し部１４が形成される。すなわち、外部トレンチ６ａの開口端のうち、セル領域３０側の角部の位置では、絶縁膜２２を介してウェル領域４とゲート配線引き出し部１４とが対向している。
そのため、ドリフト層３の表層において、外部トレンチ６ａの開口端のうち、セル領域３０側の角部の位置に形成される第２の不純物領域２５は、ｐ型のウェル領域４である。図２において、第２の不純物領域２５は、点線で囲まれる領域である。ここで、第２の不純物領域２５は、例えば、ドリフト層３の表層のうち、ソース領域５と同じ深さまでの領域とする。
尚、本実施の形態では、終端領域４０の、外部トレンチ６がウェル領域４を貫通する位置に、ソース領域５を形成しないことによって、外部トレンチ６ａの開口端の角部が位置するドリフト層３、すなわち第２の不純物領域２５の導電型をｐ型としている。
終端領域４０においては、ゲートトレンチ６と同じ程度の深さまでエッチングされた外部トレンチ６ａの底面の下方側に、ｐ型の終端電界緩和領域１２（第２の電界緩和領域）が形成される。
ゲート電極８やゲート配線２０が形成されたドリフト層３の表面を覆って層間絶縁膜９が形成され、層間絶縁膜９の一部を除去したソースコンタクトホール１７を介してソース領域５とウェルコンタクト領域１６とに接触する、ソース電極１０が形成される。また、終端領域４０内で、層間絶縁膜９の一部を除去したゲートコンタクトホール１５を介してゲート配線２０と電気的に接続されるゲートパッド２１が形成される。さらに、炭化珪素半導体基板１の表面の反対側の面である裏面に接触してドレイン電極１１が形成される。
ゲート電極８は、ゲート配線引き出し部１４を介してセル領域３０内から終端領域４０内のゲート配線２０へ配線接続される。すなわち、ゲート電極８とゲート配線２０とは、ゲート配線引き出し部１４によって電気的に接続されている。さらに、ゲート配線２０は、ゲートコンタクトホール１５を介してゲートパッド２１へと接続される。
図３は、図１のＢ−Ｂ’断面図であり、最外周セル３１ｂの断面であるが、セル領域３０内の最外周セル３１ｂにおいて、ゲート電極８の上面は、ゲートトレンチ６の開口端より深い位置に形成される。また、ゲートトレンチ６はソース領域５を貫通しているため、ゲートトレンチ６の開口端の角部の位置のドリフト層３には、ｎ型のソース領域５が形成されている。ただし、ゲートトレンチ６の開口端の角部において、ゲート絶縁膜７は層間絶縁膜９によって覆われており、ゲート電極８は形成されていない。すなわち、セル領域３０内において、ゲートトレンチ６の角部はゲート絶縁膜７を介してｎ型のソース領域５とゲート電極８とは対向していない。
図４は、図１のＣ−Ｃ’断面図であり、終端領域４０の外部トレンチ６ａの開口端の角部に形成されたゲート配線引き出し部１４を示す断面図である。図４において、ゲートトレンチ６内のゲート電極８が、ゲート配線引き出し部１４に接続される。図４のように、ゲー配線引き出し部１４はドリフト層３の表面を覆うように形成され、終端領域４０まで延伸したゲートトレンチ６内のゲート電極８と接続される。
なお、図１から図４では、ゲート配線引き出し構造につながる全ての最外周セル３１ｂの断面が、図２に示すＡ−Ａ’断面図に示す構造であるように説明しているが、これはその限りではなく、部分的であってもよい。すなわち、セル領域３０の最外周セル３１ｂに接する終端領域４０の断面視うち、一部が図２に示す構造であれば良い。
例えば、上面視のチップ形状が四角形の場合、頂点のみにおける断面視が、図２に示す構造であれば良い。当該頂点では、後述する絶縁膜２２にかかる電界が、特に集中しやすいからである。セル領域３０の最外周セル３１ｂに接する終端領域４０の断面が全て図２に示す構造であれば、後述する本実施の形態の効果がより大きく得られることは言うまでもない。
次に、本実施の形態に係る半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの製造方法について、図５から図９を参照しつつ説明する。
図５は、本実施の形態に係るトレンチゲート型ＭＯＳＦＥＴの、ソース領域５形成までを説明するための断面図である。まず、４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１の表面に、比較的高抵抗なｎ型（ｎ−型）である炭化珪素のドリフト層３をエピタキシャル成長させる。
次に、図示しないアライメント用マークを反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって形成する。その後、このアライメント用マークを基準とし、ドリフト層３の表層にｐ型のウェル領域４、低抵抗なｎ型（ｎ＋型）のソース領域５をイオン注入によって形成すると、図５に示される構造となる。ソース領域５の注入マスクとしては、レジストマスク１８を用いる。
このとき、ソース領域５は、５×１０１８［ｃｍ−３］以上５×１０２０［ｃｍ−３］以下のｎ型の不純物濃度を有し、ウェル領域４は１×１０１６［ｃｍ−３］以上３×１０１９［ｃｍ−３］以下のｐ型の不純物濃度を有するように形成すれば良い。尚、ソース領域５をウェル領域４の表層に形成するために、ソース領域５のｎ型不純物濃度は、ウェル領域４のｐ型不純物濃度より高くなるように設定する。
ウェル領域４は、深さ方向に濃度が一定であっても良いし、一定でなくても良い。例えば、ウェル領域４の表面濃度が低くなるような分布であっても良いし、深さ方向にピークを有するような分布であっても良い。
図６は、本実施の形態に係るトレンチゲート型ＭＯＳＦＥＴの、ウェルコンタクト領域１６を形成するまでを説明するための断面図である。ｐ型のウェルコンタクト領域１６をイオン注入によって形成すると、図６に示される構造となる。このとき、ウェルコンタクト領域１６は１×１０１９［ｃｍ−３］以上１×１０２２［ｃｍ−３］以下のｐ型の不純物濃度を有するように形成すれば良い。
図７は、本実施の形態に係るトレンチゲート型ＭＯＳＦＥＴの、ゲートトレンチ６と外部トレンチ６ａを形成するまでを説明するための断面図である。ゲートトレンチ６及び外部トレンチ６ａ形成用のエッチングマスク１９を、レジストマスクを用いてパターニングすると、図７に示される構造となる。
図８は、本実施の形態に係るトレンチゲート型ＭＯＳＦＥＴの、ゲートトレンチ６と外部トレンチ６ａを形成するまでを説明するための断面図である。図７の構造から、ウェル領域４よりも深く、ドリフト層３まで達するゲートトレンチ６及び外部トレンチ６ａをＲＩＥ法によって形成すると、図８に示される構造となる。
次に、エッチングマスク１９を注入マスクとして残したまま、ゲートトレンチ６の底面にｐ型のトレンチ底面電界緩和領域１３を形成し、続いて、外部トレンチ６ａの底面にｐ型の終端電界緩和領域１２を形成する。トレンチ底面電界緩和領域１３は、終端電界緩和領域１２と同時に形成してもよいし、別々に形成してもよい。また、終端電界緩和領域１２は横方向に濃度分布がついていても良い。すなわち、終端電界緩和領域１２のセル領域３０側の端部から外側に向けて、例えば、濃度が段階的に低減するような濃度分布が設けられていても良い。
次に、１５００℃以上２２００℃以下の温度範囲で、０．５分以上６０分以下の時間、注入されたイオンを活性化するためのアニールを行う。
さらに、熱酸化法又は化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等によって、ゲートトレンチ６の内部及び周辺にゲート絶縁膜７を、外部トレンチ６ａの内部及び周辺に絶縁膜２２を形成する。ゲート絶縁膜７と絶縁膜２２とは、同時に形成されても良いし、別々に形成されても良い。そのため、ゲート絶縁膜７と絶縁膜２２とは、厚さが同じであっても良いし、異なっていても良い。
図９は、本実施の形態に係るトレンチゲート型ＭＯＳＦＥＴの、ゲート電極８材料であるポリシリコン２５を形成するまでを説明するための断面図である。ゲート絶縁膜７と絶縁膜２２が形成されたドリフト層３の全面に、不純物ドーピングが行われたポリシリコン２５を、化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法などにより形成する。このとき、ゲートトレンチ６の内部はポリシリコン２５が十分に埋め込まれる。また、外部トレンチ６ａの内部にもポリシリコン２５が形成される。
ここで、ポリシリコン２５がＣＶＤ法で形成されるとき、ゲートトレンチ６内では、ゲートトレンチ６の底面から深さ方向に向けてポリシリコン２５がＣＶＤ成長するだけでなく、ゲートトレンチ６の側面から横方向に向けてもポリシリコン２５がＣＶＤ成長する。そのため、ゲートトレンチ６の内部には比較的容易にポリシリコン２５が埋め込まれる。
一方、外部トレンチ６ａは、その横方向の幅がゲートトレンチ６に比べて大きいため、外部トレンチ６ａの側面からのポリシリコン２５の成長は、側面からある程度離れた距離ではほとんど寄与しない。例えば、外部トレンチ６ａの側面から、外部トレンチ６ａの深さ分の距離以上横方向に離れた外部トレンチ６ａの内部の位置では、側面からのポリシリコン２５のＣＶＤ成長はほとんど影響しない。
従って、外部トレンチ６ａの側面からある程度離れた距離に位置する、外部トレンチ６ａの底面上には、セル領域３０のドリフト層３の表面上に成長したポリシリコン２５と同程度の厚みのポリシリコン２５が形成される。
ゲートトレンチ６の側面からのＣＶＤ成長により、図９に示すように、セル領域３０において、ゲートトレンチ６が掘り込まれていないドリフト層３の表面上に比べ、ゲートトレンチ６の開口端の上部では、若干膜厚は小さい部分があるものの、ある程度の厚みのポリシリコン２５が形成される。すなわち、ゲートトレンチ６の底面上には、ゲートトレンチ６の深さ分以上の厚さのポリシリコン２５が形成される。
次に、セル領域３０の、ドリフト層３の表面上のポリシリコン２５をエッチバックする。このとき、ゲートトレンチ６内のゲート電極８と外部トレンチ６ａ内のゲート配線２０とを形成するために、これらの領域のポリシリコン２５は残す必要がある。ゲートトレンチ６の底面上には、ドリフト層３の表面上よりも厚い膜厚のポリシリコン２５が形成されているため、エッチバック用のマスクを要することなくゲート電極８を形成することができる。
しかしながら、外部トレンチ６ａの底面上には、セル領域３０内のドリフト層３の表面上と同程度の膜厚のポリシリコン２５しか形成されていないため、ゲート配線２０を形成するためには、エッチバック時にマスクを形成しておく必要がある。
ここで、ゲート配線２０は、ゲート電極８と電気的に接続される必要があるため、外部トレンチ６ａのセル領域３０側の側面におけるゲート配線２０とゲート電極８との間が断線しないようにする必要がある。そのため、エッチバック用のマスクは、外部トレンチ６ａのセル領域３０側の側面から外部トレンチ６ａの底面を覆うように形成されることが好ましい。
しかしながら、エッチバック用のマスクを外部トレンチ６ａのセル領域３０側の側面に正確にパターニング合わせして形成することはプロセス上困難であるため、ある程度のプロセスマージンを設ける必要がある。したがって、エッチバック用のマスクは、外部トレンチ６ａのセル領域３０側の側面から、セル領域３０側にはみ出すように形成されることが望ましい。つまり、ゲート電極８とゲート配線２０との断線を確実に防ぐためには、エッチバック用のマスクは、外部トレンチ６ａの底面上から外部トレンチ６ａの開口端のセル領域３０側の角部までを覆うように形成される。
外部トレンチ６ａの側面からセル領域３０側へのはみ出し量は、例えば０．１μｍ以上３μｍ以下であれば良い。はみ出し量を小さくし過ぎると、プロセス精度の限界により、ゲート断線が生じる可能性がある。また、はみ出し量を大きくしすぎると、最外周セル３１ｂと外部トレンチ６ａとの間の距離を広くする必要があり、終端領域４０の面積増加によるチップの大面積化につながり、チップコストが増加してしまう。
このように、終端領域４０の一部からセル領域３０の一部に跨るエッチバック用のマスクをパターニングした後、ポリシリコン２５をドリフト層３表面上のゲート絶縁膜７の表面までエッチバックする。このとき、セル領域３０のドリフト層３の表面に形成されたポリシリコン２５はエッチングによって除去されるが、ゲートトレンチ６の内部に埋められたポリシリコン２５は膜厚が厚いために残存し、ゲート電極８が形成される。
ただし、ドリフト層３の表面上のポリシリコン２５よりも、ゲートトレンチ６の位置において、ゲートトレンチ６の開口端より上に形成されていたポリシリコン２５の方が、膜厚が若干薄いため、ドリフト層３の表面上のポリシリコン２５を全てエッチングした場合、トレンチ６の内部のゲート電極８の表面は、トレンチ６の開口端よりも深い位置に形成される。
ドリフト層３の表面上のポリシリコン２５をオーバーエッチングすることによって、トレンチ６の内部のゲート電極８の表面を、ゲートトレンチ６の開口端よりも深い位置に形成してもよい。この場合、ポリシリコン２５のエッチング時に、エッチング条件によってポリシリコン２５とゲート絶縁膜７とのエッチング比を設けておけばよい。
終端領域４０においては、エッチバック用のマスクで覆われた外部トレンチ６ａ内のポリシリコン２５が残存し、ゲート配線２０が形成される。尚、ゲート配線２０は、外部トレンチ６ａ内においてセル領域３０側の側面からゲートコンタクトホール１５の位置まで形成されていれば良い。
さらに、エッチバック用のマスクによって、外部トレンチ６ａの開口端のセル領域３０側の角部を覆うようにポリシリコン２５が残存し、ゲート配線引き出し部１４が形成される。
ゲート電極８とゲート配線引き出し部１４とゲート配線２０とは、電気的に接続するようにポリシリコン２５がエッチングされる。
次に、エッチバック用のレジストマスクを除去し、終端領域４０及びセル領域３０を覆うように層間絶縁膜９を形成した後、ソースコンタクトホール１７をドライエッチングなどにより形成し、ゲートコンタクトホール１５をドライエッチング又はウェットエッチングなどにより形成する。
その後、少なくとも、ｐ型のウェルコンタクト領域１６の上部及びｎ型のソース領域５の上部に、ソース電極１０を形成する。また、ゲートコンタクトホール１５の内部から上部には、ゲートパッド２１あるいはゲートパッド２１への接続用の配線（図示せず）を形成する。
最後に、炭化珪素半導体基板１の裏面にドレイン電極１１を形成することで、図１に示されるセル構造を持つ半導体装置としてのトレンチゲート型ＭＯＳＦＥＴを作製できる。
次に、本実施の形態に係る半導体装置としての、トレンチゲート型ＭＯＳＦＥＴの効果について説明する。
まず、セル領域３０内のゲートトレンチ６と同程度の深さまでエッチングされた、終端領域４０内の外部トレンチ６ａの底部に形成された、終端電界緩和領域１２の効果について述べる。終端電界緩和領域１２は、通常、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域やＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域といった、電界緩和効果を有するｐ型の不純物を有する領域であり、ＭＯＳＦＥＴセルが配置されたセル領域３０の外周に形成され、セル領域３０の最外周で電界が集中して半導体装置が破壊するのを抑制するための領域として知られている。
プレーナ型の半導体装置の場合、ＪＴＥ領域やＦＬＲ領域などの終端電界緩和領域１２が、外部トレンチ６ａの形成されていないドリフト層３の表層に形成される。しかしながら、ゲートトレンチ型の半導体装置の場合にドリフト層３の表層に終端電界緩和領域１２が形成されると、オフ状態において、セル領域３０の最外周セル３１ｂのゲートトレンチ６の底部における電界集中が十分に緩和できない。つまり、最外周セル３１ｂのゲートトレンチ６の底面に形成されたトレンチ底面電界緩和領域１３とドリフト層３とのｐｎ接合に電界が集中し、想定よりも低いドレイン電圧でアバランシェ破壊が生じてしまう恐れがある。ここで、想定よりも低いドレイン電圧とは、ドリフト層３の濃度と厚さによって定まる耐圧よりも低い電圧である。
これに対し、終端電界緩和領域１２が、セル領域３０のゲートトレンチ６と同程度の深さまでエッチングされた外部トレンチ６ａの底面に形成される場合には、セル領域３０の最外周に位置するトレンチ底面電界緩和領域１３における局所的な電界集中は緩和され、十分なアバランシェ耐圧が確保される。ここで、ゲートトレンチ６と外部トレンチ６ａとの深さが同程度でなくても、終端電界緩和領域１２が、トレンチ底面電界緩和領域１３と同程度の深さに形成されていれば良い。
一方で、セル領域３０内に配置されたゲート電極８は、ゲートコンタクトホール１５を介してゲートパッド２１と電気的に確実に接続される必要がある。そのため、外部トレンチ６ａの開口端のセル領域３０側の角部は、ゲート配線引き出し部１４に覆われた形状とされる。
しかしながら、外部トレンチ６ａの開口端のセル領域３０側の角部は、ゲート配線引き出し部１４に覆われると、ゲート電極８とソース電極１０との間に電圧が印加された際、その形状上、電界が集中し、当該領域の絶縁膜２２に高電界が印加されて絶縁膜２２が劣化したり破壊したりするなど、信頼性が低下しやすい。
本実施の形態を用いない場合、外部トレンチ６ａがウェル領域４内のソース領域５を貫通するように形成される。つまり、外部トレンチ６ａのセル領域３０側の角部に接するドリフト層３、すなわち第２の不純物領域２５がｎ型のソース領域５となる。ソース領域５は通常、半導体装置のオン抵抗を低減するために、低抵抗を示すように形成される。そのため、ソース電極１０から外部トレンチ６ａの開口端のセル領域３０側の角部までの抵抗が小さく、ソース電極１０とゲート電極８との間に印加された電圧のほとんどが、外部トレンチ６ａの開口端のセル領域３０側の角部を覆う絶縁膜２２にそのまま印加される。つまり、絶縁膜２２に高電界が印加される。
本実施の形態によれば、外部トレンチ６ａのセル領域３０側の角部に接するドリフト層３、すなわち第２の不純物領域２５がｐ型である。そのため、第２の不純物領域２５がｎ型である場合よりも抵抗が高く、第２の不純物領域２５の寄生抵抗による電圧降下が大きくなる分、外部トレンチ６ａの開口端のセル領域３０側の角部を覆う絶縁膜２２に印加される電圧を低減することができ、当該絶縁膜２２の信頼性を向上することができる。
尚、第２の不純物領域２５がｎ型である場合よりｐ型である方が、寄生抵抗が高くなる理由としては、キャリア移動度が電子よりも正孔の方が小さいことや、不純物アクセプタの準位が不純物ドナーの準位よりも深い場合が多いことが挙げられる。
また、本実施の形態では第２の不純物領域２５がｐ型のウェル領域４である。ウェル領域４はソース領域５よりも低い濃度に設定されるため、不純物濃度の差によって生じる高抵抗化によっても、絶縁膜２２に印加される電界低減の効果が得られる。
また、本実施の形態では、セル領域３０内のゲートトレンチ６の開口端において、ゲート電極８とソース電極１０との間に位置するゲート絶縁膜７への電界集中を防ぐため、セル領域３０内では、エッチバック法によってトレンチ６の内部にのみゲート電極８を埋め込み形成している。すなわち、ゲート電極８の上面をソース領域５の表面よりも深くに位置させ、ゲートトレンチ６の開口端の角部のゲート絶縁膜７がゲート電極８によって覆われないようにすることで、ゲートトレンチ６の開口端の角部のゲート絶縁膜７にゲート電極８とソース電極１０間の電圧が印加されず、ゲート絶縁膜７への電界集中を防ぐことができる。
本実施の形態では、ゲート電極８の上面をゲートトレンチ６の開口端よりも深く形成することによってゲート絶縁膜７への電界を抑制したが、たとえば、ゲートトレンチ６の開口端をラウンド形状にすることによって、形状による電界集中を緩和してもよい。ただし、ゲートトレンチ６の開口端をラウンド形状にする場合、ユニットセル３１ａのセルサイズであるセルピッチの増大につながる。
なお、これらの構成以外の構成については適宜省略することができるが、本実施の形態に示された任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
また、本実施の形態では、炭化珪素半導体基板１の表面は、例えば［１１−２０］軸方向へ傾斜するオフ角θを有する（０００１）面としたが、［１１−２０］軸方向へ傾斜するオフ角θを有する（０００−１）面としても、同様の構造を備えるトレンチゲート型ＭＯＳＦＥＴを作製することができ、本実施の形態の効果が得られる。その他、（１１−０）面や（０３−３８）面を用いても良いことは言うまでもない。
また、本実施の形態では、セル構造を平面視において正方形などの矩形としたが、これに限らない。例えば、セル構造はストライプ形状であってもよいし、他にも多角形又は波型などであってもよい。
図１０は、本実施の形態の変形例であるストライプ形状のセル構造を有するトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す平面図であり、図１１は図１０のＡ−Ａ’断面図である。なお、図１０においては、ゲート配線引き出し部１４の配置をより容易に理解する観点から、一部の構成が省略されている。また、図１０のＢ−Ｂ’断面図は図３と、図１０のＣ−Ｃ’断面図は図４と、それぞれ同様であるため、再掲しない。
図１１に示された構造において、図２に示された構造と異なるのは、セル領域３０におけるセル構造がストライプ形状であることである。当該構造の差異に伴って、ウェルコンタクト領域１６、ソースコンタクトホール１７及び層間絶縁膜９の形状がそれぞれ異なっている。
なお、本実施の形態ではトレンチゲート型ＭＯＳＦＥＴについて説明してきたが、本実施の形態はＭＯＳＦＥＴに限られるものではない。例えば、炭化珪素半導体基板１を除去し、代わりに、ドリフト層３の裏面にｐ型の不純物を注入して裏面不純物領域を形成することによって、又は、炭化珪素半導体基板１をｐ型にすることによって製造されたＩＧＢＴであっても、ＭＯＳＦＥＴの場合と同様の効果を奏する。この場合、ソース領域５がＩＧＢＴのエミッタ領域に相当し、ドレイン電極１１がＩＧＢＴのコレクタ電極に相当する。
本実施の形態では、半導体装置として炭化珪素半導体装置について説明したが、その他の半導体材料を用いても良い。半導体材料としては、例えば、Ｓｉ（Ｓｉｌｉｃｏｎ）やワイドバンドギャップ材料が挙げられる。
ワイドバンドギャップ材料としては、ＳｉＣの他、ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）やダイヤモンドが挙げられる。
ワイドバンドギャップ材料を用いた半導体装置は、特に、高温、高耐圧での用途が期待されている。高温下においては、絶縁膜の信頼性が低下しやすく、本実施の形態を適用する効果が大きい。また、高耐圧化においては、絶縁膜に印加される電圧も大きくなり、本実施の形態を適用する効果が大きい。
炭化珪素半導体装置では、絶縁膜２２と炭化珪素からなるドリフト層３とのＭＯＳ界面に発生する電子トラップがＳｉに比べて多いことが知られており、ＭＯＳ界面及び絶縁膜２２の信頼性がＳｉに比べて低い。そのため、絶縁膜２２に印加される電界を低減できる本実施の形態を適用する効果が大きい。
なお、本実施の形態においては、ｎ型の不純物としては窒素又はリンなど、ｐ型の不純物としてはアルミニウム又はボロンなどがそれぞれ想定できる。
また、実施の形態１に係る半導体装置は、ウェル領域４の表層に部分的に形成されたウェルコンタクト領域１６をさらに備え、ウェルコンタクト領域１６は、平面視においてソース領域５（第１の不純物領域）に囲まれ、ウェル領域４とソース電極５（第１の電極）とを電気的に接続する。ウェルコンタクト領域１６を備えなくても本実施の形態の効果は得られる。
実施の形態２．
以下では、実施の形態１で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
実施の形態２に係る半導体装置の構成を説明する。図１２は、実施の形態２の半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す断面図である。図１２は、実施の形態１の図２に対応する図である。尚、本実施の形態では、実施の形態１で説明されたｎ型を第１導電型、実施の形態１で説明されたｐ型を第２導電型とする。ただし、第１導電型をｐ型、第２導電型をｎ型としてもよい。すなわち、本実施の形態では、実施の形態１で説明されたｎ型をｐ型、実施の形態１で説明されたｐ型をｎ型としてもよい。
図１２に示されるように、本実施の形態では、外部トレンチ６ａの開口端のセル領域３０側の角部において、絶縁膜２２を介してゲート配線引き出し部１４と対向するドリフト層３の表層部には、第２の不純物領域２５としてｎ型の導電型を有する領域が形成されている。
本実施の形態では、ｎ型の第２の不純物領域２５は、ソース領域５よりも不純物濃度が低いことを特徴とする。第２の不純物領域２５における不純物濃度は、例えば５×１０１５［ｃｍ−３］以上５×１０１８［ｃｍ−３］以下であれば良い。
第２の不純物領域２５が、第１導電型のソース領域５よりも低い不純物濃度を有する第１導電型の領域であることによって、第２の不純物領域２５がソース領域５と同じ不純物濃度の場合よりも高抵抗となる。したがって、実施の形態１と同様の効果が得られる。
すなわち、第２の不純物領域２５の抵抗が、ソース領域５の抵抗よりも高ければ、本実施の形態の効果が得られる。
尚、上記のように、第２の不純物領域２５の不純物濃度を小さくすることによって、第２の不純物領域２５の抵抗を高くすることができるが、第２の不純物領域２５の不純物濃度を低くするほど第２の不純物領域２５上の絶縁膜２２の品質が高くなる。そのため、第２の不純物領域２５の高抵抗化、すなわち低不純物濃度化によって、絶縁膜２２の品質が高くなり、絶縁膜２２の信頼性がより向上するという効果も得られる。
この、不純物濃度に依存する絶縁膜２２の信頼性向上効果は、特に、Ｓｉ上に比べて絶縁膜の信頼性が低いことが知られているＳｉＣでは顕著である。また、ＳｉＣなどワイドバンドギャップ材料は高温・高耐圧化など、絶縁膜の信頼性がより高く望まれるため、その品質を高くできる効果が大きい。
尚、本実施の形態２では実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態３．
以下では、実施の形態１又は２で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
以下では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆の導電型であってもよい。
実施の形態３に係る半導体装置の構成を説明する。図１３は、実施の形態３の半導体装置としてのトレンチゲート型炭化珪素ＭＯＳＦＥＴの構造を模式的に示す平面図である。そして、図１４は、図１３のＡ−Ａ’断面図であり、図１５は図１３のＢ−Ｂ’断面図である。図１３のＣ−Ｃ’断面図は図４と同様であるため、再掲はしない。
本実施の形態では、図１４に示されるように、最外周セル３１ｂから外部トレンチ６ａのセル領域３０側の側面まで、ソース領域５は全く形成されず、当該領域におけるドリフト層３の全面の表層にウェル領域４が形成されていることを特徴とする。すなわち、最外周セル３１ｂから外部トレンチ６ａのセル領域３０側の側面までのドリフト層３の表層は、ｐ型であることを特徴とする。尚、最外周セル３１ｂのセルピッチｄ１は、セル領域３０の最外周セル３１ｂより内側に形成されたユニットセル３１ａのセルピッチと同じ程度の長さで形成されている。図１４では、最外周セル３１ｂに対してソースコンタクトホール１７を形成していないが、形成してもよい。
以下に、本実施の形態３による効果を例示する。実施の形態３のトレンチゲート型ＭＯＳＦＥＴでは、最外周セル３１ｂにソース領域５を形成しないため、ゲート配線引出し部１４のセル領域３０側の端部と、ソース領域５のセル領域３０の外側端部と、の位置合わせが不要となる。
実施の形態１又は２では、外部トレンチ６ａの開口端のセル領域３０側の角部におけるドリフト層３の抵抗を高くするため、ソース領域５より抵抗が高くなるような第２の不純物領域２５としたが、ゲート配線引き出し部１４が外部トレンチ６ａの開口端からセル領域３０側にはみ出した領域においても、角部の電界集中の影響を受けて、高電界が印加しやすい。そのため、ゲート配線引出し部１４のセル領域３０側端部が、ソース領域５のセル領域３０外側の端部と、絶縁膜２２を介して素子垂直方向にオーバーラップしてしまうと、ゲート電極８と電気的に接続されているゲート配線引き出し部１４と、ソース電極１０との間に電圧を印加した際に、当該オーバーラップ部分における絶縁膜２２でリーク電流が増加する懸念がある。
本実施の形態によれば、第２の不純物領域２５が、ゲート配線引き出し部１４のうち、外部トレンチ６ａの開口端のセル領域３０側の角部からセル領域３０側の端部までの領域において、絶縁膜２２と対向するドリフト層３の表層であり、第２の不純物領域２５の抵抗がソース領域５より低い。すなわち、本実施の形態ではゲート配線引き出し部１４が外部トレンチ６ａからセル領域３０側にはみ出す結果、絶縁膜２２を介して対向するドリフト層３の表層がソース領域５よりも抵抗が高いので、ゲート配線引き出し部１４と、ソース電極１０との間に電圧を印加した際に、ゲート配線引き出し部１４とソース領域５とがオーバーラップすることによる絶縁膜２２のリーク電流を抑制する効果が得られる。
また、本実施の形態によれば、最外周セル３１ｂにソース領域５が形成されないため、ゲート配線引き出し部１４がドリフト層３上をセル領域３０側に大幅にはみ出しても、ゲート配線引き出し部１４がソース領域５とオーバーラップすることがない。したがって、ゲート絶縁膜２２の信頼性がより向上する。また、ポリシリコン２５をエッチングする際に、エッチバック用のマスクとソース領域５との位置合わせが不要となり、プロセスが容易となる。
本実施の形態では、最外周セル３１ｂと、最外周セル３１ｂから外部トレンチ６ａのセル領域３０側の側面までにおいて、ドリフト層３の表層はｐ型であることを特徴としたが、ドリフト層３の表層がｎ型であったとしても、ソース領域５よりも不純物濃度が低ければ本実施の形態の効果は得られる。たとえば、ウェル領域４の表面に蓄積チャネル用のｎ型チャネル領域が形成される蓄積型ＭＯＳＦＥＴにおいて、ｎ型チャネル領域が、最外周セル３１ｂと、最外周セル３１ｂから外部トレンチ６ａのセル領域３０側の側面まで形成される場合であっても、ｎ型のソース領域５よりは抵抗が低いため、本実施の形態の効果は得られる。
すなわち、最外周セル３１ｂと、最外周セル３１ｂから外部トレンチ６ａのセル領域３０側の側面までにおいて、ドリフト層３の抵抗が、最外周セル３１ｂに、ユニットセル３１ａと同じソース領域５が形成される場合に比べて抵抗が高くなれば、本実施の形態の効果は得られる。つまり、外部トレンチ６ａのセル領域３０側の側面よりセル領域３０側のゲート配線引き出し部１４の下方にあるドリフト層３が、ソース領域５よりも抵抗の高いドリフト層３上に形成されていれば、本実施の形態の効果は得られる。
尚、本実施の形態３では実施の形態１又は２と相違する部分について説明し、同一または対応する部分についての説明は省略した。
実施の形態４．
実施の形態４に係る半導体装置の構成を説明する。図１６は、実施の形態４の半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す平面図である。そして、図１７は図１６のＡ−Ａ’断面図である。図１６のＢ−Ｂ’断面図は図３と、図１６のＣ−Ｃ’断面図は図４と、それぞれ同様であるため、再掲しない。
図１７に示されるように、最外周セル３１ｂにおいて、ソース領域５は形成されず、ドリフト層３の表層は全面がウェル領域４である。また、最外周セルのセルピッチは、ユニットセル３１ａのセルピッチｄ１よりも短く設定される。すなわち、最外周セル３１ｂ内のゲートトレンチ６ａの側面と、外部トレンチ６ａのセル領域３０側の側面と、の間の距離ｄ２は、ユニットセル３１ａのセルピッチｄ１よりも小さい。
具体的には、ゲート配線引き出し部１４が断線されないためのはみ出し量の距離が、距離ｄ２により確保されればよく、ｄ２は例えば０．３μｍ以上５．０μｍ以下、特に好ましくは、０．５μｍ以上１．５μｍ以下が望ましい。
図１７では、最外周セル３１ｂに対して、ソースコンタクトホール１７を開口していないが、してもよい。
以下に、実施の形態４による効果を例示する。実施の形態４のトレンチゲート型ＭＯＳＦＥＴでは、実施の形態３と同様、最外周セル３１ｂにソース領域５を形成しないため、ゲート配線引き出し接続部１４とソース領域５とが絶縁膜２２を介して対向することがなく、絶縁膜２２に印加される電界を低減できるため、信頼性を向上できる。また、ゲート配線引出し部１４のセル領域３０側の端部とソース領域５のセル領域３０の外側端部との位置合わせが不要となる。
加えて、距離ｄ２をユニットセル３１ａのセルピッチｄ１よりも小さくできるため、半導体装置の無効領域を削減することができる。その結果、素子のオン抵抗を低減することができる。
さらに、外部トレンチ６ａの直下に形成された終端電界緩和領域１２と、セル領域３０における最外周セル３１ｂのゲートトレンチ６の直下に形成されたトレンチ底面電界緩和領域１３と、の距離が短くなる。そのため、オフ時に、終端電界緩和領域１２とトレンチ底面電界緩和領域１３とからドリフト層３へ伸びる空乏層によって、セル領域３０と終端領域４０との境界付近が十分空乏化され、電界が緩和されるリサーフ効果がより大きく得られる。その結果、オフ時の素子耐圧が向上する効果が得られる。
尚、本実施の形態３では実施の形態１又は２と相違する部分について説明し、同一または対応する部分についての説明は省略した。
本明細書で説明した上記の各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件等について記載している場合があるが、これらはすべての局面において例示であって、各実施の形態が記載されたものに限られることはない。よって、例示されていない無数の変形例が、各実施の形態の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、及び１つの構成要素がある構造物の一部に対応する場合を含む。
また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１ 炭化珪素半導体基板、３ ドリフト層、４ ウェル領域、５ ソース領域、６ ゲートトレンチ、６ａ 外部トレンチ、７ ゲート絶縁膜、８ ゲート電極、９ 層間絶縁膜、１０ ソース電極、１１ ドレイン電極、１２ 終端電界緩和領域、１３ トレンチ底面電界緩和領域、１４ ゲート配線引き出し部、１５ ゲートコンタクトホール、１６ ウェルコンタクト領域、１７ ソースコンタクトホール、１８ レジストマスク、１９ エッチングマスク、２０ ゲート配線、２１ ゲートパッド、２２ 絶縁膜、３０ セル領域、３１ａ ユニットセル、３１ｂ 最外周セル、４０ 終端領域。
本発明に係る半導体装置は、第１導電型のドリフト層と、セル領域内のドリフト層の表層に形成される第２導電型のウェル領域と、ウェル領域の表層に部分的に形成される、第１導電型の第１の不純物領域と、第１の不純物領域の表面からウェル領域を貫通し、ドリフト層の内部まで達するゲートトレンチと、ドリフト層内の、セル領域の外側に形成される外部トレンチと、ゲートトレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、外部トレンチの内部に絶縁膜を介して形成されるゲート配線と、外部トレンチのセル領域側の開口端の角部を覆うように、絶縁膜を介して形成され、ゲート電極とゲート配線とを電気的に接続するゲート配線引き出し部と、を備え、第１導電型がｎ型で第２導電型がｐ型であり、角部に接するドリフト層の表層に形成される第２の不純物領域は、第２導電型であり、第２の不純物領域はウェル領域の一部であり、セル領域において、最外周セル内のゲートトレンチの側面から外部トレンチのセル領域側の側面までの距離が、セル領域内の最外周セルよりも内側に配置されたユニットセルのセルピッチよりも短いことを特徴とする。

Claims (10)

  1. ｎ型のドリフト層と、
    セル領域内の前記ドリフト層の表層に形成されるｐ型のウェル領域と、
    前記ウェル領域の表層に部分的に形成される、ｎ型の第１の不純物領域と、
    前記第１の不純物領域の表面から前記ウェル領域を貫通し、前記ドリフト層の内部まで達するゲートトレンチと、
    前記ドリフト層内の、前記セル領域の外側に形成される外部トレンチと、
    前記ゲートトレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、
    前記外部トレンチの内部に絶縁膜を介して形成されるゲート配線と、
    前記外部トレンチの前記セル領域側の開口端の角部を覆うように、前記絶縁膜を介して形成され、前記ゲート電極と前記ゲート配線とを電気的に接続するゲート配線引き出し部と、
    を備え、
    前記角部に接する前記ドリフト層の表層に形成される第２の不純物領域は、ｐ型であり、
    前記第２の不純物領域は前記ウェル領域の一部であること
    を特徴とする半導体装置。
  2. 第１導電型のドリフト層と、
    セル領域内の前記ドリフト層の表層に形成される第２導電型のウェル領域と、
    前記ウェル領域の表層に部分的に形成される、第１導電型の第１の不純物領域と、
    前記第１の不純物領域の表面から前記ウェル領域を貫通し、前記ドリフト層の内部まで達するゲートトレンチと、
    前記ドリフト層内の、前記セル領域の外側に形成される外部トレンチと、
    前記ゲートトレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、
    前記外部トレンチの内部に絶縁膜を介して形成されるゲート配線と、
    前記外部トレンチの前記セル領域側の開口端の角部を覆うように、前記絶縁膜を介して形成され、前記ゲート電極と前記ゲート配線とを電気的に接続するゲート配線引き出し部と、
    を備え、
    前記角部に接する前記ドリフト層の表層に形成される第２の不純物領域は、前記第１の不純物領域よりも抵抗が高いこと
    を特徴とする半導体装置。
  3. 前記ウェル領域よりも深い位置に第２導電型の第１の電界緩和領域を備えたことを特徴とする請求項２に記載の半導体装置。
  4. 前記外部トレンチの底面に第２導電型の第２の電界緩和領域を備えたことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第２の不純物領域は、前記ドリフト層の表層のうち、前記ゲート配線引き出し部が前記角部から前記セル領域側の端部まで前記絶縁膜を介して対向している領域であり、
    前記第２の不純物領域は、前記第１の不純物領域よりも抵抗が高いこと
    を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記セル領域において、最外周セル内の前記ゲートトレンチの側面から前記外部トレンチの前記セル領域側の側面までの距離が、前記セル領域内の前記最外周セルよりも内側に配置されたユニットセルのセルピッチよりも短いこと
    を特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ゲート電極の上面は、前記第１の不純物領域の表面よりも深い位置にあること
    を特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 表面に前記ドリフト層が形成される基板と、
    前記基板の裏面に形成されるドレイン電極と、をさらに備え、
    前記第１の不純物領域はソース領域であること
    を特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 表面に前記ドリフト層が形成される基板と、
    前記基板の裏面に形成されるコレクタ電極と、をさらに備え、
    前記第１の不純物領域はエミッタ領域であること
    を特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  10. 前記ドリフト層は炭化珪素であること
    を特徴とする請求項１から９のいずれか１項に記載の半導体装置。
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