DE112015004374T5 - Halbleitervorrichtung - Google Patents

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Abstract

Die Erfindung hat das Ziel, bei einer Graben-Gate-Halbleitervorrichtung mit einem äußeren Graben die Zuverlässigkeit einer Isolierschicht an einer Ecke an einem offenen Ende des äußeren Grabens zu erhöhen. Die Halbleitervorrichtung gemäß der vorliegenden Erfindung weist Folgendes auf: einen Gate-Graben (6), der einen inneren Teil einer n-leitenden Driftschicht (3) in einem Zellenbereich (30) erreicht; einen äußeren Graben (6a) außenseitig von dem Zellenbereich; eine Gate-Elektrode (8), die durch eine Gate-Isolierschicht (7) hindurch im Inneren des Gate-Grabens (6) gebildet ist; eine Gateleitung (20), die durch eine Isolierschicht (22) hindurch im Inneren des äußeren Grabens (6a) gebildet ist; und einen Gateleitungs-Führungsbereich (14), der durch die Isolierschicht (22) hindurch derart gebildet ist, dass er eine näher bei dem Zellenbereich befindliche Ecke an einem offenen Ende des äußeren Grabens (6a) bedeckt und die Gate-Elektrode (8) mit der Gateleitung elektrisch verbindet, wobei die mit der Ecke in Kontakt stehende Oberfläche der Driftschicht einen zweiten, p-leitenden Dotierstoffbereich aufweist, der Bestandteil des Wannenbereichs ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und betrifft insbesondere eine Graben-Gate-Halbleitervorrichtung.
  • Einschlägiger Stand der Technik
  • Leistungselektronische Vorrichtungen müssen bei der Leistungszuführung zum Betreiben von Verbrauchern, wie z.B. Elektromotoren, zwischen EIN und AUS umschalten. Daher werden aus Silicium gebildete Schaltelemente, wie z.B. Bipolartransistoren mit isoliertem Gate (IGBTs) oder Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), verwendet.
  • Schaltvorrichtungen, die für die Verwendung als Leistungshalbleitervorrichtungen vorgesehen sind, verwenden häufig die MOSFETs oder die IGBTs mit vertikalen Strukturen (Vertikal-MOSFETs oder Vertikal-IGBTs). Beispiele für die Vertikal-MOSFETs beinhalten planare MOSFETs und Graben-(Graben-Gate-)MOSFETs, die in Abhängigkeit von der Gatestruktur ausgewählt werden (siehe z.B. Patentdokument 1).
  • Bei den Graben-Gate-MOSFETs, bei denen als Kanäle ausgebildete Gate-Gräben in einer Driftschicht eines ersten Leitfähigkeitstyps (n-leitend) in einem Zellenbereich gebildet sind, kann es bei der Gate-Isolierschicht am Boden der Gate-Gräben zu einem Durchbruch aufgrund ihrer Struktur kommen, wenn ein hohes elektrisches Feld beim Ausschalten der MOSFETs an diese angelegt wird.
  • Zur Überwindung dieses Problems sieht das Patentdokument 1 beispielsweise zur Abstufung des elektrischen Felds vorgesehene Bereiche bzw. Feldabstufungsbereiche eines zweiten Leitfähigkeitstyps (p-leitend) am Boden der Gate-Gräben (am Grabenboden vorgesehene Bereiche zur Abstufung des elektrischen Felds bzw. Grabenboden-Feldabstufungsbereiche) vor, um das am Boden der Gate-Gräben an die Gate-Isolierschicht angelegte elektrische Feld abzustufen.
  • Bei dieser Struktur ermöglicht die Ausdehnung einer Verarmungsschicht von den Grabenboden-Feldabstufungsbereichen zu der Driftschicht eine Reduzierung des elektrischen Felds, das an die Gate-Isolierschicht am Boden der Gate-Gräben angelegt wird. Die Gate-Gräben innerhalb des Zellenbereichs erzielen ferner einen Feldabstufungseffekt von benachbarten Grabenboden-Feldabstufungsbereichen am Boden der Gate-Gräben.
  • Jedoch können Gate-Gräben am äußersten Umfang des Zellenbereichs den elektrischen Feldabstufungseffekt von außerhalb des Zellenbereichs nicht erzielen, da kein Grabenboden-Feldabstufungsbereich außerhalb des Zellenbereichs gebildet ist. Daher kann es bei dem Boden der Gate-Gräben am äußersten Umfang des Zellenbereichs zu einem Durchbruch kommen, da sich das elektrische Feld in diesem Bereich stärker konzentriert als am Boden der Gate-Gräben innerhalb des Zellenbereichs.
  • Zur Überwindung dieses Problems wird z.B. durch ein in einem Abschlussbereich außenseitig von einem Zellenbereich erfolgendes Ätzen einer Driftschicht bis auf eine Tiefe der Gate-Gräben in dem Zellenbereich – um einen äußeren Graben zu bilden, der einen Sourcebereich und einen Wannenbereich durchsetzt, die sich von dem Zellenbereich weg erstrecken, um dadurch einen Feldabstufungsbereich eines zweiten Leitfähigkeitstyps (Abschluss-Feldabstufungsbereich) am Boden des äußeren Grabens zu bilden – eine Abstufung der Konzentration eines elektrischen Feldes an Gate-Gräben an dem äußersten Umfang des Zellenbereichs sowie eine Verbesserung der Standhalte-Eigenschaften ermöglicht.
  • Dokumente zum Stand der Technik
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2001-511 315 A .
  • Kurzbeschreibung der Erfindung
  • Von der Erfindung zu lösende Probleme
  • In dem äußeren Graben ist eine Gateleitung zum Verbinden von Gate-Elektroden in dem Zellenbereich mit einer Gate-Anschlussfläche durch eine Isolierschicht hindurch gebildet. Dabei ist es bevorzugt, einen die Gateleitung führenden Bereich bzw. Gateleitungs-Führungsbereich derart auszubilden, dass er eine näher bei dem Zellenbereich befindliche Ecke an einem offenen Ende des äußeren Grabens bedeckt, um eine Trennung der Gateleitung zu verhindern. Ein elektrisches Feld konzentriert sich aufgrund seiner Formgebung an der Ecke tendenziell an dem offenen Ende des äußeren Grabens.
  • Es besteht daher ein Problem hinsichtlich einer geringeren Zuverlässigkeit der Isolierschicht in dem Zellenbereich, da sich das elektrische Feld an dem offenen Ende des äußeren Grabens konzentriert, das von dem Gateleitungs-Führungsbereich bedeckt ist, wenn eine Spannung zwischen einer Source-Elektrode und den Gate-Elektroden angelegt wird.
  • Die vorliegende Erfindung ist zum Lösen des vorstehend geschilderten Problems erfolgt, und ihre Aufgabe besteht darin, bei einer Graben-Gate-Halbleitervorrichtung mit einem äußeren Graben die Zuverlässigkeit einer Isolierschicht an einer Ecke an einem offenen Ende des äußeren Grabens zu verbessern.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist Folgendes auf:
    eine n-leitende Driftschicht;
    einen p-leitenden Wannenbereich, der in einer Oberflächenschicht der Driftschicht in einem Zellenbereich gebildet ist;
    einen n-leitenden ersten Dotierstoffbereich, der in einer Oberflächenschicht des Wannenbereichs partiell gebildet ist;
    einen Gate-Graben, der den Wannenbereich von einer Oberfläche des ersten Dotierstoffbereichs bis zum Erreichen eines inneren Teils der Driftschicht durchsetzt;
    einen äußeren Graben, der außenseitig von dem Zellenbereich sowie in der Driftschicht gebildet ist;
    eine Gate-Elektrode, die innerhalb des Gate-Grabens durch eine Gate-Isolierschicht hindurch gebildet ist;
    eine Gateleitung, die innerhalb des äußeren Grabens durch eine Isolierschicht hindurch gebildet ist; und
    Gateleitungs-Führungsbereich, der durch die Isolierschicht hindurch derart gebildet ist, dass er eine näher bei dem Zellenbereich befindliche Ecke an einem offenen Ende des äußeren Grabens bedeckt, wobei der Gateleitungs-Führungsbereich die Gate-Elektrode mit der Gateleitung elektrisch verbindet, wobei die mit der Ecke in Kontakt stehende Oberflächenschicht der Driftschicht einen p-leitenden, zweiten Dotierstoffbereich aufweist und der zweite Dotierstoffbereich Teil des Wannenbereichs ist.
  • Wirkungen der Erfindung
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung besitzt einen durch die Isolierschicht hindurch gebildeten Gateleitungs-Führungsbereich zum Bedecken einer näher bei dem Zellenbereich befindlichen Ecke an einem offenen Ende des äußeren Grabens, wobei der Gateleitungs-Führungsbereich die Gate-Elektrode mit der Gateleitung elektrisch verbindet und wobei die mit der Ecke in Kontakt stehende Oberflächenschicht der Driftschicht einen p-leitenden zweiten Dotierstoffbereich aufweist.
  • Da somit der Widerstand des zweiten Dotierstoffbereichs erhöht werden kann, kann ein elektrisches Feld, das an die Isolierschicht an der Ecke angelegt wird, die sandwichartig zwischen dem Gateleitungs-Führungsbereich und dem zweiten Dotierstoffbereich angeordnet ist, reduziert werden, und die Zuverlässigkeit der Isolierschicht kann erhöht werden.
  • Kurzbeschreibung der Zeichnungen
  • In den Zeichnungen zeigen:
  • 1 eine schematische Draufsicht zur Erläuterung einer Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 2 eine Schnittdarstellung entlang einer Linie A-A' in 1;
  • 3 eine Schnittdarstellung entlang einer Linie B-B' in 1;
  • 4 eine Schnittdarstellung entlang einer Linie C-C' in 1;
  • 5 eine Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 6 eine Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 7 eine Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 8 eine Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 9 eine Schnittdarstellung zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
  • 10 eine schematische Draufsicht zur Erläuterung einer Struktur einer Halbleitervorrichtung gemäß einer Modifizierung von Ausführungsbeispiel 1;
  • 11 eine Schnittdarstellung entlang einer Linie A-A' in 10;
  • 12 eine schematische Schnittdarstellung zur Erläuterung einer Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
  • 13 eine schematische Draufsicht zur Erläuterung einer Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
  • 14 eine Schnittdarstellung entlang einer Linie A-A' in 13;
  • 15 eine Schnittdarstellung entlang einer Linie B-B' in 13;
  • 16 eine schematische Draufsicht zur Erläuterung einer Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 4; und
  • 17 eine Schnittdarstellung entlang einer Linie A-A' in 16.
  • Beschreibung der Ausführungsbeispiele
  • Im Folgenden werden Ausführungsbeispiele unter Bezugnahme auf die Begleitzeichnungen beschrieben. Da es sich bei den Zeichnungen um schematische Darstellungen handelt, sind die gegenseitigen Beziehungen hinsichtlich Größe und Position zwischen den Darstellungen in den verschiedenen Zeichnungen nicht notwendigerweise exakt, sondern können in geeigneter Weise verändert sein. Ferner werden gleiche Bezugszeichen für gleiche Bestandteile verwendet, wobei die Bezeichnungen und Funktionen derselben die gleichen sind. Daher kann auf eine ausführliche wiederholende Beschreibung derselben verzichtet werden.
  • Obwohl die nachfolgende Beschreibung gelegentlich Begriffe verwendet, die spezielle Positionen und Richtungen angeben, wie z.B. "über", "unter", "Seite", "Boden", "Oberfläche" und "Rückseite", dienen diese dem einfacheren Verständnis der Details der Ausführungsbeispiele und sollen sich nicht auf die Richtungen für die tatsächliche Verwendung beziehen.
  • Ausführungsbeispiel 1
  • 1 zeigt eine schematische Draufsicht aus der Vogelperspektive zur Erläuterung einer Struktur eines vertikalen Graben-Gate-Siliciumcarbid-MOSFET, bei dem es sich um ein Beispiel einer Halbleitervorrichtung gemäß Ausführungsbeispiel 1 handelt. Ferner zeigen 2 eine Schnittdarstellung entlang einer Linie A-A' in 1, 3 eine Schnittdarstellung entlang einer Linie B-B' in 1 und 4 eine Schnittdarstellung entlang einer Linie C-C' in 1.
  • In 1 ist ein Teil der Struktur weggelassen, um das Verständnis hinsichtlich der Anordnung eines Gateleitungs-Führungsbereichs 14 zu vereinfachen. 3 zeigt eine Schnittdarstellung einer zyklischen Struktur von umfangsmäßigen Zellen 31b einschließlich Sourcebereichen 5 in einem Querschnitt eines Zellenbereichs 30. 4 zeigt eine Schnittdarstellung, die den Gateleitungs-Führungsbereich 14 beinhaltet.
  • Die in 1 dargestellte Halbleitervorrichtung gemäß Ausführungsbeispiel 1 besitzt den Zellenbereich 30, bei dem es sich um eine Anordnung von MOSFET-Zellen (aktiven Zelleneinheiten) handelt, die jeweils mit einem Gate-Graben 6 um einen jeweiligen Sourcebereich 5 ausgebildet sind, und besitzt ferner einen Randbereich bzw. Abschlussbereich 40, der außenseitig von dem Zellenbereich 30 gebildet ist. Die Gate-Gräben 6 sind zum Unterteilen des Zellenbereichs 30 in die MOSFET-Zellen gebildet, und eine Gate-Elektrode 8 ist in jeden der Gate-Gräben 6 eingebettet.
  • Gemäß Ausführungsbeispiel 1 sind die am äußersten Umfang des Zellenbereichs 30 angeordneten MOSFET-Zellen als äußerste umfangsmäßige Zellen 31b definiert, und die übrigen MOSFET-Zellen sind als Zelleneinheiten 31a definiert. Mit anderen Worten, es befinden sich die äußersten umfangsmäßigen Zellen 31b zwischen den Zelleneinheiten 31a und dem Abschlussbereich 40.
  • 1 veranschaulicht den Zellenbereich 30, der in der Darstellung der rechten Seite entspricht und die Sourcebereiche 5 beinhaltet, sowie den Abschlussbereich 40, der in der Darstellung der linken Seite entspricht. Mit anderen Worten, es handelt sich bei dem außenseitigen Bereich von dem Zellenbereich 30 in 1 um den Bereich links von den äußersten umfangsmäßigen Zellen 31b.
  • In dem Abschlussbereich 40 ist ein äußerer Graben 6a einen Wannenbereich 4 durchsetzend gebildet, wobei der äußere Graben 6a eine Gateleitung 20 aufweist. Der Gateleitungs-Führungsbereich 14 verbindet die Gateleitung 20 elektrisch mit Gate-Elektroden 8. In 1 handelt es sich bei dem Gateleitungs-Führungsbereich 14 um einen Bereich, der von einer unterbrochenen Linie umgeben ist. Die Gateleitung 20 ist mit einer Gate-Anschlussfläche 21 (in 2 dargestellt) durch Gate-Kontaktöffnungen 15 in dem Abschlussbereich 40 verbunden.
  • 2 zeigt eine Schnittdarstellung der Halbleitervorrichtung gemäß Ausführungsbeispiel 1. Die Halbleitervorrichtung besitzt eine Driftschicht 3 und ein Siliciumcarbid-Halbleitersubstrat 1, d.h. ein Substrat, und weist in dem Zellenbereich 30 Folgendes auf: den Wannenbereich 4, die Sourcebereiche 5, Wannenkontaktbereiche 16, die Gate-Gräben 6, eine Gate-Isolierschicht 7, die Gate-Elektroden 8, eine Zwischenlagen-Isolierschicht 9, eine Source-Elektrode 10, eine Drain-Elektrode 11 sowie am Grabenboden vorgesehene Abstufungsbereiche 13 zur Abstufung des elektrischen Felds bzw. Grabenboden-Feldabstufungsbereiche 13.
  • Weiterhin weist die Halbleitervorrichtung in dem Abschlussbereich 40 Folgendes auf: den äußeren Graben 6a, einen Abschluss-Feldabstufungsbereich 12, den Gateleitungs-Führungsbereich 14, eine Isolierschicht 22, die Zwischenlagen-Isolierschicht 9, die Gateleitung 20 sowie die Gate-Anschlussfläche 21. Hierbei handelt es sich bei den Sourcebereichen 5 um erste Dotierstoffbereiche.
  • Wie in 2 dargestellt, ist bei der Siliciumcarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1 die aus Siliciumcarbid gebildete, n-leitende Driftschicht 3 auf der Oberfläche des Siliciumcarbid-Halbleitersubstrat 1 eines 4H-Polytyps gebildet. Bei der Oberfläche der Driftschicht 3 handelt es sich um eine (0001)-Ebene mit einem Off-Winkel θ, der in Richtung auf eine [11-20]-Axialrichtung geneigt ist. Der Off-Winkel θ kann beispielsweise geringer als oder gleich 10° sein.
  • Der p-leitende Wannenbereich 4 ist in einer Oberflächenschicht der Driftschicht 3 in dem Zellenbereich 30 gebildet, der die Anordnung der MOSFET-Zellen enthält. Die n-leitenden Sourcebereiche 5 und die p-leitenden Wannenkontaktbereiche 16 sind in der Oberflächenschicht des Wannenbereichs 4 selektiv (partiell) gebildet. Die Wannenkontaktbereiche 16 sind in der Draufsicht von den Sourcebereichen 5 umgeben.
  • Die Gate-Gräben 6 sind, ausgehend von der Oberfläche der Sourcebereiche 5, den Wannenbereich 4 durchsetzend gebildet, so dass sie einen inneren Teil der Driftschicht 3 erreichen. Die Gate-Elektroden 8 sind durch die Gate-Isolierschicht 7 hindurch in die Gate-Gräben 6 eingebettet. Die obere Oberfläche der Gate-Elektroden 8 liegt tiefer als die Oberfläche der Sourcebereiche 5. Mit anderen Worten, es ist die obere Oberfläche der Gate-Elektroden 8 tiefer angeordnet als die offenen Enden der Gate-Gräben 6.
  • In dem Zellenbereich 30 sind die p-leitenden Grabenboden-Feldabstufungsbereiche 13 (erste Feldabstufungsbereiche) unter dem Boden der Gate-Gräben 6 gebildet. Diese Grabenboden-Feldabstufungsbereiche 13 zur Abstufung des an den Boden der Gate-Gräben 6 angelegten elektrischen Feldes müssen nicht unbedingt mit dem Boden der Gate-Gräben 6 in Kontakt stehen, sind jedoch vorzugsweise mit diesem in Kontakt. Obwohl die Grabenboden-Feldabstufungsbereiche 13 am Boden der Gate-Gräben 6 angeordnet sind, können sie auch unter dem Wannenbereich 4 sowie zwischen den benachbarten Gate-Gräben 6 angeordnet sein.
  • Hierbei können die Grabenboden-Feldabstufungsbereiche 13 mit dem Wannenbereich 4 in Kontakt stehen oder von diesem beabstandet sein. Mit anderen Worten, es kann durch Anordnen der p-leitenden Grabenboden-Feldabstufungsbereiche 13 in einer tieferen Position als dem Wannenbereich 4 sowie vorzugsweise tiefer als dem Boden der Gate-Gräben 6 das an den Boden der Gate-Gräben 6 angelegte elektrische Feld abgestuft werden.
  • Der äußere Graben 6a ist in dem Abschlussbereich 40 außenseitig von dem Zellenbereich 30 gebildet. Der außen liegende Bereich von dem Zellenbereich 30 ist in 2 links in der Zeichnung dargestellt. Der Wannenbereich 4 ist mit einer Erstreckung von der äußersten umfangsmäßigen Zelle 31b, bei der es sich um die MOSFET-Zelle an dem äußersten Umfang von dem Zellenbereich 30 handelt, bis zu dem Abschlussbereich 40 gebildet. Der äußere Graben 6a ist den Wannenbereich 4 durchsetzend derart ausgebildet, dass er den inneren Teil der Driftschicht 3 erreicht. Die Gateleitung 20 ist durch die Isolierschicht 22 hindurch im Inneren des äußeren Grabens 6a gebildet.
  • Ferner ist der Gateleitungs-Führungsbereich 14 durch die Isolierschicht 22 hindurch an der Ecke an dem offenen Ende des äußeren Grabens 6a gebildet, die sich näher bei dem Zellenbereich 30 befindet. Mit anderen Worten, es sind der Wannenbereich 4 und der Gateleitungs-Führungsbereich 14 an der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a einander über die Isolierschicht 22 hinweg zugewandt gegenüberliegend angeordnet.
  • Somit ist in der Oberflächenschicht der Driftschicht 3 ein zweiter Dotierstoffbereich 25, der an der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a gebildet ist, der p-leitende Wannenbereich 4. In 2 handelt es sich bei dem zweiten Dotierstoffbereich 25 um einen von einer unterbrochenen Linie umschlossenen Bereich. Dabei handelt es sich bei dem zweiten Dotierstoffbereich 25 beispielsweise um einen Bereich, der so tief ist wie die Sourcebereiche 5 in der Oberflächenschicht der Driftschicht 3.
  • Gemäß Ausführungsbeispiel 1 ist der Leitfähigkeitstyp der Driftschicht 3 an der Ecke des offenen Endes des äußeren Grabens 6a, d.h. der zweite Dotierstoffbereich 25, als p-leitend gewählt, indem die Sourcebereiche 5 nicht in dem Abschlussbereich 40 gebildet sind, an dem der äußere Graben 6a den Wannenbereich 4 durchsetzt.
  • In dem Abschlussbereich 40 ist der p-leitende Abschluss-Feldabstufungsbereich 12 (zweiter Feldabstufungsbereich) unter dem Boden des äußeren Grabens 6a gebildet, der bis auf die Tiefe der Gate-Gräben 6 geätzt ist.
  • Die Zwischenlagen-Isolierschicht 9 ist derart gebildet, dass sie die Oberfläche der Driftschicht 3 bedeckt, über der die Gate-Elektroden 8 und die Gateleitung 20 gebildet sind, und die Source-Elektrode 10 ist in Kontakt mit den Sourcebereichen 5 sowie den Wannenkontaktbereichen 16 gebildet, und zwar über Source-Kontaktöffnungen 17, die durch partielles Entfernen der Zwischenlagen-Isolierschicht 9 gebildet sind.
  • Ferner ist die Gate-Anschlussfläche 21 in dem Abschlussbereich 40 zur elektrischen Verbindung mit der Gateleitung 20 gebildet, und zwar durch die Gate-Kontaktöffnungen 15, die durch partielles Entfernen der Zwischenlagen-Isolierschicht 9 gebildet sind. Außerdem ist die Drain-Elektrode 11 in Kontakt mit der Rückseite des Siliciumcarbid-Halbleitersubstrats 1 gebildet, die der Oberfläche desselben gegenüberliegt.
  • Die Gate-Elektroden 8 sind von dem Zellenbereich 30 bis zu der Gateleitung 20 in dem Abschlussbereich 40 durch den Gateleitungs-Führungsbereich 14 miteinander verbunden. Mit anderen Worten, es schafft der Gateleitungs-Führungsbereich 14 eine elektrische Verbindung der Gate-Elektroden 8 mit der Gateleitung 20. Ferner ist die Gateleitung 20 über die Gate-Kontaktöffnungen 15 mit der Gate-Anschlussfläche 21 verbunden.
  • 3 zeigt eine Schnittdarstellung der äußersten umfangsmäßigen Zellen 31b entlang der Linie B-B' in 1. In den äußersten umfangsmäßigen Zellen 31b des Zellenbereichs 30 ist die obere Oberfläche der Gate-Elektroden 8 tiefer liegend gebildet als die offenen Enden der Gate-Gräben 6. Da die Gate-Gräben 6 die Sourcebereiche 5 durchsetzen, sind ferner die n-leitenden Sourcebereiche 5 an den Ecken der offenen Enden der Gate-Gräben 6 in der Driftschicht 3 gebildet.
  • Jedoch ist die Gate-Isolierschicht 7 von der Zwischenlagen-Isolierschicht 9 bedeckt, und die Gate-Elektrode 8 ist nicht an den Ecken an den offenen Enden der Gate-Gräben 6 gebildet. Mit anderen Worten, es sind die n-leitenden Sourcebereiche 5 an den Ecken der Gate-Gräben 6 in dem Zellenbereich 30 nicht über die Gate-Isolierschicht 7 hinweg den Gate-Elektroden 8 zugewandt gegenüberliegend angeordnet.
  • 4 zeigt eine Schnittdarstellung entlang der Linie C-C' in 1 und veranschaulicht den Gateleitungs-Führungsbereich 14, der an der Ecke an dem offenen Ende des äußeren Grabens 6a in dem Abschlussbereich 40 gebildet ist. In 4 sind die Gate-Elektroden 8 in den Gate-Gräben 6 mit dem Gateleitungs-Führungsbereich 14 verbunden. Wie in 4 dargestellt, ist der Gateleitungs-Führungsbereich 14 derart ausgebildet, dass er die Oberfläche der Driftschicht 3 überdeckt, wobei er mit den Gate-Elektroden 8 in den Gate-Gräben 6 verbunden ist, die sich bis zu dem Abschlussbereich 40 erstrecken.
  • Obwohl in den Darstellungen gemäß 1 bis 4 der Querschnitt von allen der mit der Gateleitungs-Führungsstruktur zu verbindenden äußersten umfangsmäßigen Zellen 31b eine Struktur aufweist, wie diese durch den Querschnitt entlang der Linie A-A' in 2 dargestellt ist, ist die Querschnittsstruktur nicht darauf beschränkt, sondern kann Bestandteil des Ganzen sein. Mit anderen Worten, es kann ein Teil des Querschnitts des Abschlussbereichs 40, der mit den äußersten umfangsmäßigen Zellen 31b des Zellenbereichs 30 in Kontakt steht, die in 2 dargestellte Struktur aufweisen.
  • Wenn beispielsweise ein Chip in einer Draufsicht rechteckig ausgebildet ist, kann der Querschnitt nur am Scheitel die in 2 dargestellte Struktur aufweisen. Der Grund hierfür besteht darin, dass das an die noch zu beschreibende Isolierschicht 22 angelegte elektrische Feld die Tendenz hat, sich insbesondere am Scheitel zu konzentrieren. Wenn der gesamte Querschnitt des Abschlussbereichs 40, der mit den äußersten umfangsmäßigen Zellen 31b des Zellenbereichs 30 in Kontakt steht, die in 2 dargestellte Struktur aufweist, sind offensichtlich die Vorteile der noch zu beschreibenden Ausführungsbeispiele noch größer.
  • Als nächstes wird ein Verfahren zum Herstellen eines Graben-Gate-MOSFET als Halbleitervorrichtung gemäß Ausführungsbeispiel 1 unter Bezugnahme auf die 5 bis 9 beschrieben.
  • 5 zeigt eine Schnittdarstellung zur Erläuterung von Prozessen bis zum Bilden des Sourcebereichs 5 des Graben-Gate-MOSFET gemäß Ausführungsbeispiel 1.
  • Als erstes wird die Driftschicht 3 aus Siliciumcarbid, bei dem es sich um ein n-leitendes (n–-leitendes) Material mit relativ hohem Widerstand handelt, durch epitaxiales Aufwachsen auf der Oberfläche des n-leitenden Siliciumcarbid-Halbleitersubstrats 1 des 4H-Polytyps gebildet.
  • Als nächstes wird eine nicht dargestellte Ausrichtungsmarkierung durch reaktives Ionenätzen (RIE) gebildet. Danach wird durch Bilden des p-leitenden Wannenbereichs 4 und des Sourcebereichs 5 mit niedrigem Widerstand (n+-leitend) in der Oberflächenschicht der Driftschicht 3 durch Implantieren von Ionen in Bezug auf diese Ausrichtungsmarkierung eine Struktur gemäß der Darstellung in 5 gebildet. Dabei wird eine Resistmaske 18 als Implantationsmaske für den Sourcebereich 5 verwendet.
  • Hierbei wird der Sourcebereich 5 derart gebildet, dass er eine n-leitende Dotier stoffkonzentration im Bereich von 5 × 1018 cm–3 bis 5 × 1020 cm–3 aufweist, und der Wannenbereich 4 wird derart gebildet, dass er eine p-leitende Dotierstoffkonzen tration im Bereich von 1 × 1016 cm–3 bis 3 × 1019 cm–3 aufweist. Die n-leitende Dotierstoffkonzentration des Sourcebereichs 5 ist höher gewählt als die p-leitende Dotierstoffkonzentration des Wannenbereichs 4, um den Sourcebereich 5 in der Oberflächenschicht des Wannenbereichs 4 zu bilden.
  • Die Konzentration des Wannenbereichs 4 in der Tiefenrichtung kann entweder konstant oder nicht konstant sein. Der Wannenbereich 4 kann z.B. eine abnehmende Verteilung der Oberflächenkonzentration oder eine Verteilung aufweisen, die in der Tiefenrichtung einen Peak hat.
  • 6 zeigt eine Schnittdarstellung zur Erläuterung von Prozessen bis zum Bilden der Wannenkontaktbereiche 16 des Graben-Gate-MOSFET gemäß Ausführungsbeispiel 1. Das Bilden der p-leitenden Wannenkontaktbereiche 16 durch Implantieren von Ionen führt zu einer Struktur, wie sie in 6 dargestellt ist. Die Wannenkontaktbereiche 16 können eine p-leitende Dotierstoffkonzentration im Bereich von 1 × 1019 cm–3 bis 1 × 1022 cm–3 aufweisen.
  • 7 zeigt eine Schnittdarstellung zur Erläuterung von Prozessen bis zum Bilden des Gate-Grabens 6 und des äußeren Grabens 6a des Graben-Gate-MOSFET gemäß Ausführungsbeispiel 1. Durch Strukturieren einer Ätzmaske 19 zum Bilden des Gate-Grabens 6 sowie des äußeren Grabens 6a unter Verwendung einer Resistmaske erhält man eine Struktur, wie sie in 7 dargestellt ist.
  • 8 zeigt eine Schnittdarstellung zur Erläuterung von Prozessen bis zum Bilden des Gate-Grabens 6 und des äußeren Grabens 6a des Graben-Gate-MOSFET gemäß Ausführungsbeispiel 1. Wenn der Gate-Graben 6 und der äußere Graben 6a tiefer als der Wannenbereich 4 bis zum Erreichen der Driftschicht 3 durch RIE-Ätzen, ausgehend von der in 7 dargestellten Struktur gebildet werden, ergibt sich eine Struktur, wie sie in 8 dargestellt ist.
  • Als nächstes wird der p-leitende Grabenboden-Feldabstufungsbereich 13 am Boden des Gate-Grabens 6 gebildet, und dann wird der p-leitende Abschluss-Feldabstufungsbereich 12 am Boden des äußeren Grabens 6a gebildet, und zwar unter Beibehaltung der Ätzmaske 19 als Implantationsmaske. Der Grabenboden-Feldabstufungsbereich 13 und der Abschluss-Feldabstufungsbereich 12 können gleichzeitig oder separat gebildet werden. Ferner kann der Abschluss-Feldabstufungsbereich 12 eine horizontale Konzentrationsverteilung aufweisen.
  • Mit anderen Worten, es kann der Abschluss-Feldabstufungsbereich 12 beispielsweise eine Verteilung einer stufenweisen Abnahme in der Konzentration von seinem näher bei dem Zellenbereich 30 befindlichen Ende in Richtung auf seine Außenseite aufweisen.
  • Danach erfolgt ein Tempern für eine Zeitdauer von 0,5 bis 60 Minuten bei einer Temperatur im Bereich von 1500 °C bis 2200 °C zum Aktivieren der implantierten Ionen.
  • Außerdem wird die Gate-Isolierschicht 7 im Inneren und um die Gate-Gräben 6 herum gebildet, und die Isolierschicht 22 wird im Inneren und um den äußeren Graben 6a herum gebildet, beispielsweise durch thermische Oxidation oder chemische Abscheidung aus der Dampfphase (CVD). Die Gate-Isolierschicht 7 und die Isolierschicht 22 können gleichzeitig oder separat gebildet werden. Somit können die Gate-Isolierschicht 7 und die Isolierschicht 22 die gleiche Dicke oder unterschiedliche Dicken aufweisen.
  • 9 zeigt eine Schnittdarstellung zur Erläuterung von Prozessen bis zum Bilden von Polysilicium 25, bei dem es sich um ein Material der Gate-Elektroden 8 handelt, die in dem Graben-Gate-MOSFET gemäß Ausführungsbeispiel 1 vorhanden sind. Das Polysilicium 25, das mit Dotierstoffen dotiert worden ist, wird z.B. durch CVD usw. auf der gesamten Driftschicht 3 gebildet, die mit der Gate-Isolierschicht 7 und der Isolierschicht 22 ausgebildet ist. Dabei wird das Polysilicium 25 vollständig in die Gate-Gräben 6 eingebettet. Ferner wird das Polysilicium 25 innerhalb des äußeren Grabens 6a gebildet.
  • Beim Bilden durch CVD erfolgt das Aufwachsen des Polysiliciums 25 mittels CVD im Inneren der Gate-Gräben 6 nicht nur in einer Tiefenrichtung ausgehend vom Boden der Gate-Gräben 6, sondern auch in einer horizontalen Richtung ausgehend von der Seitenfläche der Gate-Gräben 6. Dadurch wird das Polysilicium 25 relativ leicht in die Gate-Gräben 6 eingebettet.
  • Da der äußere Graben 6a eine größere horizontale Breite aufweist als der Gate-Graben 6, hat das Wachstum des Polysiliciums 25 von der Seitenfläche des äußeren Grabens 6a kaum Einfluss auf einen Bereich in einer bestimmten Distanz von der Seitenfläche desselben. Das durch Aufwachsen mittels CVD von der Seitenfläche des äußeren Grabens 6a gebildete Polysilicium hat z.B. kaum Einfluss auf eine innere Position des äußeren Grabens 6a, die von der Seitenfläche desselben über eine Tiefe des äußeren Grabens 6a oder mehr horizontal beabstandet ist.
  • Dadurch wird das Polysilicium 25 über dem Boden des äußeren Grabens 6a, der einen gewissen Abstand von der Seitenfläche desselben hat, mit der gleichen Dicke ausgebildet, wie das auf der Oberfläche der Driftschicht 3 in dem Zellenbereich 30 aufgewachsene Polysilicium 25.
  • Wie in 9 in dem Zellenbereich 30 dargestellt, wird das Polysilicium 25 mit geringfügig dünneren Bereichen durch das CVD-Wachstum von der Seitenfläche des Gate-Grabens 6 in einem oberen Bereich des offenen Endes des Gate-Grabens 6 in einem gewissen Ausmaß dicker ausgebildet als das Polysilicium über der Oberfläche der Driftschicht 3 ohne eingebetteten Gate-Graben 6. Mit anderen Worten, es wird das Polysilicium 25 über dem Boden des Gate-Grabens 6 dicker als oder gleich der Tiefe des Gate-Grabens 6 ausgebildet.
  • Danach erfolgt ein Rückätzen des Polysiliciums 25 über der Oberfläche der Driftschicht 3 in dem Zellenbereich 30. Hierbei erfordert das Bilden der Gate-Elektrode 8 in dem Gate-Graben 6 sowie der Gateleitung 20 in dem äußeren Graben 6a, dass das Polysilicium 25 in diesen Bereichen erhalten bleibt. Da das Polysilicium 25 mit einer größeren Dicke als das Polysilicium über der Oberfläche der Driftschicht 3 am Boden des Gate-Grabens 6 gebildet ist, kann die Gate-Elektrode 8 ohne Maske für das Rückätzen gebildet werden.
  • Da jedoch das Polysilicium 25 mit der gleichen Dicke wie das Polysilicium über der Oberfläche der Driftschicht 3 in dem Zellenbereich 30 lediglich am Boden des äußeren Grabens 6a gebildet ist, muss eine Maske beim Rückätzen zum Bilden der Gateleitung 20 gebildet werden.
  • Da die Gateleitung 20 mit den Gate-Elektroden 8 elektrisch verbunden werden muss, ist es erforderlich, eine Trennung zwischen den Gate-Elektroden 8 und der Gateleitung 20 an der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a zu verhindern. Daher wird vorzugsweise eine Maske zum Rückätzen derart gebildet, dass sie den Boden des äußeren Grabens 6a ausgehend von der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a bedeckt.
  • Da jedoch Schwierigkeiten bei dem Vorgang zum Bilden der Maske zum Rückätzen durch exakte Strukturierung an der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a bestehen, muss ein gewisser Prozessspielraum vorgesehen werden. Daher ist es bevorzugt, die Maske für das Rückätzen derart auszubilden, dass sie sich von der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a von dem Zellenbereich 30 weg erstreckt. Mit anderen Worten, es wird die Maske für das Rückätzen derart gebildet, dass sie den äußeren Graben 6a, ausgehend von einem oberen Bereich der Bodenfläche desselben, bis zu der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende desselben überdeckt, um eine Trennung zwischen den Gate-Elektroden 8 und der Gateleitung 20 zuverlässig zu verhindern.
  • Das Erstreckungsausmaß von der Seitenfläche des äußeren Grabens 6a bis zu dem Zellenbereich 30 kann beispielsweise in einem Bereich von 0,1 µm bis 3 µm liegen. Eine übermäßige Reduzierung des Erstreckungsausmaßes kann eine Trennung im Gate aufgrund von Grenzen bei der Prozessgenauigkeit verursachen. Ferner erfordert eine übermäßige Vergrößerung des Erstreckungsausmaßes eine breitere Ausbildung einer Distanz zwischen der äußersten umfangsmäßigen Zelle 31a und dem äußeren Graben 6a, so dass die Fläche des Chips aufgrund der Flächenvergrößerung des Abschlussbereichs 40 größer wird und dadurch die Kosten für den Chip steigen.
  • Somit wird nach der Strukturierung der Maske zum Rückätzen über einen Teil des Zellenbereichs 30, ausgehend von einem Teil des Abschlussbereichs 40, das Polysilicium 25 auf die Oberfläche der Gate-Isolierschicht 7 über der Oberfläche der Driftschicht 3 zurückgeätzt. Obwohl dabei das über der Oberfläche der Driftschicht 3 in dem Zellenbereich 30 gebildete Polysilicium 25 durch Ätzen entfernt wird, verbleibt das in die Gate-Gräben 6 eingebettete Polysilicium 25 aufgrund seiner Dicke, wobei dann die Gate-Elektroden 8 gebildet werden.
  • Da jedoch das über den offenen Enden der Gate-Gräben 6 gebildete Polysilicium 25 an den Gate-Gräben 6 geringfügig dünner ist als das über der Oberfläche der Driftschicht 3 gebildete Polysilicium 25, wird beim Ätzen des gesamten Polysiliciums 25 auf der Oberfläche der Driftschicht 3 die Oberfläche der Gate-Elektroden 8 innerhalb der Gräben 6 tiefer liegend gebildet als die offenen Enden der Gräben 6.
  • Die Oberfläche der Gate-Elektroden 8 innerhalb der Gräben 6 kann durch Überätzen des Polysiliciums 25 über der Oberfläche der Driftschicht 3 tiefer liegend gebildet werden als die offenen Enden der Gate-Gräben 6. Dabei ist es bevorzugt, ein Ätzverhältnis zwischen dem Polysilicium 25 und der Gate-Isolierschicht 7 unter Ätzbedingungen zu definieren, wenn das Polysilicium 25 geätzt wird.
  • In dem Abschlussbereich 40 bleibt das Polysilicium 25 im Inneren des äußeren Grabens 6a, der mit der Maske zum Rückätzen bedeckt ist, vorhanden, und es wird die Gateleitung 20 gebildet. Die Gateleitung 20 kann ausgehend von der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a bis zu den Gate-Kontaktöffnungen 15 gebildet werden.
  • Ferner verbleibt mit der Maske zum Rückätzen das Polysilicium 25 derart, dass es die näher bei dem Zellenbereich 30 befindliche Ecke an dem offenen Ende des äußeren Grabens 6a bedeckt, und es wird der Gateleitungs-Führungsbereich 14 gebildet.
  • Das Polysilicium 25 wird derart geätzt, dass die Gate-Elektroden 8, der Gateleitungs-Führungsbereich 14 und die Gateleitung 20 elektrisch verbunden sind.
  • Nach dem Entfernen der Maske zum Rückätzen sowie dem Bilden der Zwischenlagen-Isolierschicht 9 in den Abschlussbereich 40 und den Zellenbereich 30 überdeckender Weise werden die Source-Kontaktöffnungen 17 beispielsweise durch Trockenätzen gebildet, und die Gate-Kontaktöffnungen 15 werden beispielsweise durch Trockenätzen oder durch Nassätzen gebildet.
  • Danach wird die Source-Elektrode 10 zumindest auf den p-leitenden Wannenkontaktbereichen 16 und den n-leitenden Sourcebereichen 5 gebildet. Außerdem wird die Gate-Anschlussfläche 21 oder eine Leitung zur Verbindung mit der Gate-Anschlussfläche 21 (nicht dargestellt) ausgehend von dem inneren Bereich zu dem oberen Bereich der Gate-Kontaktöffnungen 15 gebildet.
  • Zuletzt kann durch Bilden der Drain-Elektrode 11 an der Rückseite des Siliciumcarbid-Halbleitersubstrats 1 ein Graben-Gate-MOSFET als Halbleitervorrichtung mit der in 1 dargestellten Zellenstruktur hergestellt werden.
  • Im Folgenden werden Vorteile des Graben-Gate-MOSFET als Halbleitervorrichtung gemäß Ausführungsbeispiel 1 beschrieben.
  • Als erstes werden Vorteile des Abschluss-Feldabstufungsbereichs 12 beschrieben, der bis auf die Tiefe der Gate-Gräben 6 in dem Zellenbereich 30 geätzt ist und am Boden des äußeren Grabens 6a in dem Abschlussbereich 40 gebildet ist. Der Abschluss-Feldabstufungsbereich 12 ist normalerweise als Bereich mit p-leitenden Dotierstoffen bekannt, der einen elektrischen Feldabstufungseffekt aufweist, wie z.B. ein Junction-Termination-Extension-(JTE-bzw. Übergangsabschlusserweiterungs-)Bereich oder ein Field-Limiting-Ring-(FLR-bzw. Feldbegrenzungsring-)Bereich, sowie als ein Bereich, der um den Zellenbereich 30 gebildet ist, in dem die MOSFET-Zellen angeordnet sind, um einen Durchbruch der Halbleitervorrichtung aufgrund der Konzentration eines elektrischen Feldes an dem äußersten Umfang des Zellenbereichs 30 zu verhindern.
  • Bei einer planaren Halbleitervorrichtung ist der Abschluss-Feldabstufungsbereich 12, wie z.B. ein JTE-Bereich oder ein FLR-Bereich, in der Oberflächenschicht der Driftschicht 3 gebildet, in der der äußere Graben 6a nicht gebildet ist. Bei einer Graben-Gate-Halbleitervorrichtung kann jedoch, wenn der Abschluss-Feldabstufungsbereich 12 in der Oberflächenschicht der Driftschicht 3 gebildet ist, die Konzentration eines elektrischen Felds am Boden der Gate-Gräben 6 in den äußersten umfangsmäßigen Zellen 31b des Zellenbereichs 30 während des AUS-Zustands nicht ausreichend abgestuft werden.
  • Mit anderen Worten, es konzentriert sich ein elektrisches Feld an den p-n-Übergängen zwischen der Driftschicht 3 und den Grabenboden-Feldabstufungsbereichen 13, die am Boden der Gate-Gräben 6 in den äußersten umfangsmäßigen Zellen 31b gebildet sind, und bei einer Drain-Spannung, die niedriger ist als eine angenommene Spannung, kann es zu einem Lawinendurchbruch kommen. Bei der Drain-Spannung, die niedriger ist als die angenommene Spannung, handelt es sich um eine Spannung, die niedriger ist als eine Stehspannung, die durch die Konzentration und die Dicke der Driftschicht 3 definiert ist.
  • Wenn der Abschluss-Feldabstufungsbereich 12 am Boden des äußeren Grabens 6a gebildet ist, der bis auf die Tiefe der Gate-Gräben 6 in dem Zellenbereich 30 geätzt ist, wird das auf den Grabenboden-Feldabstufungsbereichen 13 am äußersten Umfang des Zellenbereichs 30 lokal konzentrierte elektrische Feld abgestuft, und es wird ein ausreichender Lawinenwiderstand sichergestellt. Selbst wenn hierbei die Gate-Gräben 6 und der äußere Graben 6a keine identische Tiefe aufweisen, muss der Abschluss-Feldabstufungsbereich 12 nur so tief ausgebildet werden wie die Grabenboden-Feldabstufungsbereiche 13.
  • Andererseits müssen die in dem Zellenbereich 30 angeordneten Gate-Elektroden 8 durch die Gate-Kontaktöffnungen 15 zuverlässig mit der Gate-Anschlussfläche 21 elektrisch verbunden werden. Daher weist die näher bei dem Zellenbereich 30 befindliche Ecke an dem offenen Ende des äußeren Grabens 6a eine Formgebung auf, die von dem Gateleitungs-Führungsbereich 14 bedeckt ist.
  • Wenn jedoch die näher bei dem Zellenbereich 30 befindliche Ecke an dem offenen Ende des äußeren Grabens 6a mit dem Gateleitungs-Führungsbereich 14 bedeckt ist und eine Spannung zwischen den Gate-Elektroden 8 und der Source-Elektrode 10 angelegt wird, besteht die Wahrscheinlichkeit, dass die Zuverlässigkeit an der Ecke aufgrund einer Beeinträchtigung oder eines Durchbruchs in der Isolierschicht 22 durch die Konzentration eines elektrischen Feldes an der Ecke aufgrund der Formgebung derselben und dem Anliegen eines hohen elektrischen Feldes an der Isolierschicht 22 in dem Zellenbereich 30 vermindert wird.
  • Wenn das Ausführungsbeispiel 1 nicht zum Einsatz kommt, ist der äußere Graben 6a die Sourcebereiche 5 in dem Wannenbereich 4 durchsetzend ausgebildet. Mit anderen Worten, es wird die Driftschicht 3, die mit der näher bei dem Zellenbereich 30 befindlichen Ecke des äußeren Grabens 6a in Kontakt steht, d.h. der zweite Dotierstoffbereich 25, zu dem n-leitenden Sourcebereich 5. Die Sourcebereiche 5 sind normalerweise derart ausgebildet, dass sie einen niedrigen Widerstand aufweisen, um den Einschaltwiderstand in der Halbleitervorrichtung zu vermindern.
  • Daher ist der Widerstand von der Source-Elektrode 10 zu der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a geringer, und der größte Teil der Spannungen, die zwischen der Source-Elektrode 10 und den Gate-Elektroden 8 anliegen, wird so wie diese sind, an die Isolierschicht 22 angelegt, die die näher bei dem Zellenbereich 30 befindliche Ecke an dem offenen Ende des äußeren Grabens 6a bedeckt. Mit anderen Worten, es wird ein hohes elektrisches Feld an die Isolierschicht 22 angelegt.
  • Gemäß Ausführungsbeispiel 1 ist die Driftschicht 3, die mit der näher bei dem Zellenbereich 30 befindlichen Ecke des äußeren Grabens 6a in Kontakt steht, d.h. der zweite Dotierstoffbereich 25, p-leitend. Die Spannung, die an die Isolierschicht 22 anzulegen ist, die die näher bei dem Zellenbereich 30 befindliche Ecke an dem offenen Ende des äußeren Grabens 6a bedeckt, kann somit proportional zu einem Anstieg bei einem Spannungsabfall vermindert werden, der durch den parasitären Widerstand des zweiten Dotierstoffbereichs 25 verursacht wird, dessen Widerstand höher ist als der des n-leitenden zweiten Dotierstoffbereichs 25. Infolgedessen kann die Zuverlässigkeit der Isolierschicht 22 erhöht werden.
  • Der Grund dafür, dass der parasitäre Widerstand zunimmt, wenn der zweite Dotierstoffbereich 25 p-leitend anstatt n-leitend ist, besteht darin, dass die Trägermobilität von Löchern geringer ist als die von Elektronen und ein Energieniveau von Akzeptor-Dotierstoffen häufig tiefer ist als das von Donor-Dotierstoffen.
  • Ferner handelt es sich bei dem zweiten Dotierstoffbereich 25 gemäß Ausführungsbeispiel 1 um den p-leitenden Wannenbereich 4. Da die Konzentration des Wannenbereichs 4 niedriger vorgegeben ist als die der Sourcebereiche 5, kann der Vorteil einer Reduzierung des an die Isolierschicht 22 anzulegenden elektrischen Feldes auch bei dem hohen Widerstand erzielt werden, der durch den Unterschied in der Dotierstoffkonzentration bedingt ist.
  • Außerdem sind die Gate-Elektroden 8 nur in den Gate-Gräben 6 in dem Zellenbereich 30 durch Rückätzen eingebettet, um eine Konzentration eines elektrischen Feldes auf der Gate-Isolierschicht 7 zwischen den Gate-Elektroden 8 und der Source-Elektrode 10 an den offenen Enden der Gate-Gräben 6 in dem Zellenbereich 30 gemäß Ausführungsbeispiel 1 zu verhindern.
  • Mit anderen Worten, es kann durch tieferes Anordnen der oberen Oberfläche der Gate-Elektroden 8 als die Oberfläche der Sourcebereiche 5 sowie durch Nicht-Bedecken der Gate-Isolierschicht 7 an den Ecken der offenen Enden der Gate-Gräben 6 mit den Gate-Elektroden 8 das Resultat erzielt werden, dass die Spannung zwischen den Gate-Elektroden 8 und der Source-Elektrode 10 an den Ecken der offenen Enden der Gate-Gräben 6 nicht an die Gate-Isolierschicht 7 angelegt wird, so dass eine Konzentration eines elektrischen Feldes an der Gate-Isolierschicht 7 verhindert werden kann.
  • Obwohl das an die Gate-Isolierschicht 7 angelegte elektrische Feld unterdrückt wird, indem die obere Oberfläche der Gate-Elektroden 8 gemäß Ausführungsbeispiel 1 tiefer liegend ausgebildet wird als die offenen Enden der Gate-Gräben 6, kann die Konzentration des elektrischen Feldes durch die Formgebung abgestuft werden, beispielsweise durch Abrunden der offenen Enden der Gate-Gräben 6. Ein Abrunden der offenen Enden der Gate-Gräben 6 führt jedoch zu einem Anstieg bei der Zellenbeabstandung der Zelleneinheit 31a, die eine Zellengröße bildet.
  • Die anderen Strukturen als die vorstehend erläuterten können in geeigneter Weise weggelassen werden. Wenn umgekehrt eine in Ausführungsbeispiel 1 spezifizierte optionale Struktur in geeigneter Weise hinzugefügt wird, können die vorstehend geschilderten Vorteile erzielt werden.
  • Obwohl die Oberfläche des Siliciumcarbid-Halbleitersubstrats 1 beispielsweise als (0001)-Ebene mit einem Off-Winkel θ definiert ist, der in Richtung auf eine [11-20]-Axialrichtung geneigt ist, wie dies bei Ausführungsbeispiel 1 der Fall ist, können auch bei Ausbildung der Oberfläche als (0001-1)-Ebene mit einem Off-Winkel θ, der in Richtung auf die [11-20]-Axialrichtung geneigt ist, ein Graben-Gate-MOSFET mit der gleichen Struktur hergestellt werden und die Vorteile gemäß Ausführungsbeispiel 1 erzielt werden. Es ist offensichtlich, dass auch die anderen Ebenen einschließlich einer (11-0)-Ebene und einer (03-38)-Ebene verwendet werden können.
  • Obwohl die Zellenstruktur gemäß Ausführungsbeispiel 1 in der Draufsicht rechteckig, wie z.B. quadratisch, ausgebildet ist, ist die Ausbildung nicht darauf beschränkt. Die Zellenstruktur kann z.B. auch in Streifen, Polygonen oder Wellen ausgeführt sein.
  • 10 zeigt eine schematische Draufsicht zur Erläuterung einer Struktur eines Graben-Gate-MOSFET mit einer in Streifen ausgebildeten Zellenstruktur gemäß einer Modifizierung des Ausführungsbeispiels 1. 11 zeigt eine Schnittdarstellung entlang einer Linie A-A' in 10. In 10 ist ein Teil der Struktur weggelassen, um das Verständnis der Anordnung des Gateleitungs-Führungsbereichs 14 zu vereinfachen. Da ferner die Schnittdarstellung entlang der Linie B-B' in 10 und die Schnittdarstellung entlang der Linie C-C' in 10 mit den entsprechenden Schnittdarstellungen gemäß 3 bzw. 4 identisch sind, sind diese nicht nochmals gezeigt.
  • 11 unterscheidet sich in der Struktur von der 2 darin, dass die Zellenstruktur in dem Zellenbereich 30 die Form von Streifen aufweist. Der Strukturunterschied führt zu Unterschieden in der Formgebung des Wannenkontaktbereichs 16, der Source-Kontaktöffnung 17 und der Zwischenlagen-Isolierschicht 9.
  • Obwohl ein Graben-Gate-MOSFET beschrieben ist, ist das Ausführungsbeispiel 1 nicht auf MOSFETs beschränkt. Beispielsweise können die gleichen Vorteile wie bei MOSFETs auch mit einem IGBT erzielt werden, der unter Weggelassen des Siliciumcarbid-Halbleitersubstrats 1 gebildet ist und bei dem stattdessen p-leitende Dotierstoffe auf der Rückseite der Driftschicht 3 implantiert werden, um einen rückseitigen Dotierstoffbereich zu bilden, oder mit einem IGBT, der unter Änderung des Siliciumcarbid-Halbleitersubstrats 1 auf p-leitend gebildet ist. Dabei entsprechen die Sourcebereiche 5 Emitterbereichen des IGBT, und die Drain-Elektrode 11 entspricht einer Kollektorelektrode des IGBT.
  • Obwohl das Ausführungsbeispiel 1 eine Siliciumcarbid-Halbleitervorrichtung als Halbleitervorrichtung beschreibt, können auch andere Halbleitermaterialien verwendet werden. Beispiele für andere Halbleitermaterialien sind Silicium (Si) sowie Materialien mit großer Bandlücke.
  • Beispiele der Materialien mit großer Bandlücke beinhalten Galliumnitrid (GaN) und Diamant sowie SiC.
  • Hinsichtlich der Halbleitervorrichtungen, die Materialien mit großer Bandlücke enthalten, bestehen große Erwartungen, dass diese insbesondere bei hohen Temperaturen sowie in Verbindung mit dem Anlegen von hohen Spannungen eingesetzt werden. Die Vorteile bei der Verwendung von Ausführungsbeispiel 1 werden zunehmen, da die Zuverlässigkeit von Isolierschichten bei hohen Temperaturen anfällig für Beeinträchtigungen ist. Ferner ist Ausführungsbeispiel 1 vorteilhafter, um hinsichtlich der Tendenz zum Anlegen von höheren Spannungen einen Spannungsanstieg bei Isolierschichten anzugehen.
  • Die Siliciumcarbid-Halbleitervorrichtungen sind für das häufigere Auftreten einer Elektronenfalle an einer MOS-Grenzfläche zwischen der Isolierschicht 22 und der Driftschicht 3 aus Siliciumcarbid als Halbleitervorrichtungen aus Si bekannt, wobei die Zuverlässigkeit der MOS-Grenzfläche und der Isolierschicht 22 geringer ist als bei Halbleitervorrichtungen aus Si. Die Vorteile beim Einsatz von Ausführungsbeispiel 1 sind somit größer, da das an die Isolierschicht 22 anzulegende elektrische Feld reduziert werden kann.
  • Bei dem Ausführungsbeispiel 1 wird von der Annahme ausgegangen, dass n-leitende Dotierstoff Stickstoff und Phosphor beinhalten und p-leitende Dotierstoffe Aluminium und Bor beinhalten.
  • Weiterhin besitzt die Halbleitervorrichtung gemäß Ausführungsbeispiel 1 die Wannenkontaktbereiche 16, die in der Oberflächenschicht des Wannenbereichs 4 partiell gebildet sind, und die Wannenkontaktbereiche 16 sind in der Draufsicht von den Sourcebereichen 5 (erste Dotierstoffbereiche) umgeben und verbinden den Wannenbereich 4 elektrisch mit der Source-Elektrode 10 (erste Elektrode). Die Vorteile des Ausführungsbeispiels 1 lassen sich auch ohne die Wannenkontaktbereiche 16 erzielen.
  • Ausführungsbeispiel 2
  • Nachfolgend werden die gleichen Bezugszeichen für gleiche Strukturen verwendet, die beim Ausführungsbeispiel 1 beschrieben sind, wobei auf eine ausführliche Erläuterung derselben verzichtet werden kann.
  • Es wird nun die Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 2 beschrieben. 12 zeigt eine schematische Schnittdarstellung zur Erläuterung einer Struktur eines Graben-Gate-MOSFET als Halbleitervorrichtung gemäß Ausführungsbeispiel 2. Bei 12 handelt es sich um eine Darstellung, die der 2 gemäß Ausführungsbeispiel 1 entspricht. Bei Ausführungsbeispiel 2 wird der in Ausführungsbeispiel 1 als n-leitend beschriebene Typ als erster Leitfähigkeitstyp bezeichnet, und der bei Ausführungsbeispiel 1 als p-leitend beschriebene Typ wird als zweiter Leitfähigkeitstyp bezeichnet.
  • Umgekehrt kann der erste Leitfähigkeitstyp als p-leitend definiert werden, und der zweite Leitfähigkeitstyp kann als n-leitend definiert werden. Mit anderen Worten, es kann in Ausführungsbeispiel 2 der in Ausführungsbeispiel 1 n-leitende Typ als p-leitender Typ definiert werden, und der in Ausführungsbeispiel 1 p-leitende Typ kann als n-leitender Typ definiert werden.
  • Wie in 12 dargestellt, ist ein n-leitender Bereich als zweiter Dotierstoffbereich 25 an der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a sowie in der Oberflächenschicht der Driftschicht 3 derart gebildet, dass er dem Gateleitungs-Führungsbereich 14 über die Isolierschicht 22 hinweg gegenüberliegt.
  • Der n-leitende zweite Dotierstoffbereich 25 besitzt in Ausführungsbeispiel 2 eine niedrigere Dotierstoffkonzentration als die Sourcebereiche 5. Die Dotierstoffkonzentration in dem zweiten Dotierstoffbereich 25 kann beispielsweise in einem Bereich von 5 × 1015 cm–3 bis 5 × 1018 cm–3 liegen.
  • Der zweite Dotierstoffbereich 25, bei dem es sich um einen Bereich des ersten Leitfähigkeitstyps handelt und der eine niedrigere Dotierstoffkonzentration als die Sourcebereiche 5 aufweist, besitzt einen höheren Widerstand als der zweite Dotierstoffbereich 25, der die gleiche Dotierstoffkonzentration wie die Sourcebereiche 5 aufweist. Somit können die gleichen Vorteile wie gemäß dem Ausführungsbeispiel 1 erzielt werden.
  • Mit anderen Worten, es können dann, wenn der zweite Dotierstoffbereich 25 einen höheren Widerstand als die Sourcebereiche 5 aufweist, die Vorteile von dem Ausführungsbeispiel 2 erzielt werden.
  • Eine Reduzierung der Dotierstoffkonzentration bei dem zweiten Dotierstoffbereich 25 ermöglicht eine Erhöhung des Widerstands desselben. Mit sinkender Dotierstoffkonzentration des zweiten Dotierstoffbereichs 25 nimmt die Qualität der Isolierschicht 22 an dem zweiten Dotierstoffbereich 25 zu. Ein Anstieg des Widerstands in dem zweiten Dotierstoffbereich 25, d.h. eine Reduzierung der Dotierstoffkonzentration desselben, führt somit zu einer Steigerung der Qualität der Isolierschicht 22 und erbringt ferner einen Vorteil dahingehend, dass die Zuverlässigkeit der Isolierschicht 22 steigt.
  • Der Vorteil einer gesteigerten Zuverlässigkeit der Isolierschicht 22, der von der Dotierstoffkonzentration abhängig ist, ist besonders markant bei SiC, das bekanntermaßen eine geringere Zuverlässigkeit als Si besitzt, auf dem die Isolierschicht 22 vorhanden ist. Ferner sind die Materialien mit großer Bandlücke einschließlich SiC bei der Steigerung der Qualität von eine hohe Zuverlässigkeit erfordernden Isolierschichten beispielsweise bei hohen Temperaturen sowie bei dem Anliegen von hohen Spannungen effektiver.
  • Das Ausführungsbeispiel 2 beschreibt die Unterschiede zu Ausführungsbeispiel 1, wobei auf eine wiederholende Beschreibung von gleichen oder entsprechenden Bereichen verzichtet wird.
  • Ausführungsbeispiel 3
  • Im Folgenden werden Strukturen, die den unter Bezugnahme auf 1 oder 2 beschriebenen entsprechen, mit den gleichen Bezugszeichen bezeichnet, wobei auf eine erneute ausführliche Beschreibung derselben verzichtet wird.
  • Obwohl in der nachfolgenden Beschreibung davon ausgegangen wird, dass es sich bei dem ersten Leitfähigkeitstyp um den n-leitenden Typ handelt und es sich bei dem zweiten Leitfähigkeitstyp um den p-leitenden Typ handelt, können die jeweiligen Leitfähigkeitstypen auch umgekehrt vorliegen.
  • Es wird nachstehend die Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 3 beschrieben. 13 zeigt eine schematische Schnittdarstellung zur Erläuterung einer Struktur eines Graben-Gate-Siliciumcarbid-MOSFET als Halbleitervorrichtung gemäß Ausführungsbeispiel 3. Ferner zeigt 14 eine Schnittdarstellung entlang der Linie A-A' in 13, und 15 zeigt eine Schnittdarstellung entlang der Linie B-B' in 13. Da die Schnittdarstellung entlang der Linie C-C' in 13 mit der in 4 dargestellten Schnittdarstellung identisch ist, wird diese nicht nochmals gezeigt.
  • Wie in 14 gemäß Ausführungsbeispiel 3 dargestellt, ist der Sourcebereich 5 in einem Bereich von der äußersten umfangsmäßigen Zelle 31b bis zu der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a überhaupt nicht gebildet, und der Wannenbereich 4 ist in dem gleichen Bereich in der gesamten Oberflächenschicht der Driftschicht 3 gebildet. Mit anderen Worten, es ist die gesamte Oberflächenschicht der Driftschicht 3 von der äußersten umfangsmäßigen Zelle 31b bis zu der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a p-leitend.
  • Eine Zellenbeabstandung d1 der äußersten umfangsmäßigen Zellen 31b ist ebenso lang ausgebildet wie eine Zellenbeabstandung der Zelleneinheiten 31a, die weiter innen gebildet sind als die äußersten umfangsmäßigen Zellen 31b in dem Zellenbereich 30. Obwohl in 14 die Source-Kontaktöffnung 17 in der äußersten umfangsmäßigen Zelle 31b nicht ausgebildet ist, kann diese doch vorgesehen sein.
  • Die durch das Ausführungsbeispiel 3 erzielten Vorteile werden im Folgenden exemplarisch erläutert. Da der Sourcebereich 5 nicht in der äußersten umfangsmäßigen Zelle 31b des Graben-Gate-MOSFET gemäß dem Ausführungsbeispiel 3 gebildet ist, besteht keine Notwendigkeit zum Ausrichten des näher bei dem Zellenbereich 30 befindlichen Endes des Gateleitungs-Führungsbereichs 14 sowie des näher bei der Außenseite befindlichen Endes des Sourcebereichs 5 in dem Zellenbereich 30.
  • Da gemäß Ausführungsbeispiel 1 oder 2 der zweite Dotierstoffbereich 25 einen höheren Widerstand aufweist als die Sourcebereiche 5, um den Widerstand der Driftschicht 3 an der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a zu erhöhen, besteht die Wahrscheinlichkeit, dass ein hohes elektrisches Feld an einen Bereich des Gateleitungs-Führungsbereichs 14 angelegt wird, der aufgrund der Konzentration des elektrischen Feldes an der Ecke von dem offenen Ende des äußeren Grabens 6a von dem Zellenbereich 30 weg führt.
  • Wenn das näher bei dem Zellenbereich 30 befindliche Ende des Gateleitungs-Führungsbereichs 14 das Ende des Source-Bereichs 5 in dem Zellenbereich 30 überlappt, das sich in Vertikalrichtung des Elements durch die Isolierschicht 22 näher bei der Außenseite befindet, kann ein Leckstrom in der Isolierschicht 22 in dem Überlappungsbereich zunehmen, wenn eine Spannung zwischen der Source-Elektrode 10 und dem Gateleitungs-Führungsbereich 14 anliegt, der mit den Gate-Elektroden 8 elektrisch verbunden ist.
  • Bei dem zweiten Dotierstoffbereich 25 gemäß Ausführungsbeispiel 3 handelt es sich um die Oberflächenschicht der der Isolierschicht 22 zugewandten Driftschicht 3 in einem Bereich des Gateleitungs-Führungsbereichs 14 von der näher bei dem Zellenbereich 30 befindlichen Ecke an dem offenen Ende des äußeren Grabens 6a bis zu dem Ende des Zellenbereichs 30, wobei der zweite Dotierstoffbereich 25 einen geringeren Widerstand als die Sourcebereiche 5 aufweist.
  • Da mit anderen Worten die dem Gateleitungs-Führungsbereich 14 über die Isolierschicht 22 hinweg zugewandte Oberflächenschicht der Driftschicht 3 einen höheren Widerstand aufweist als die Sourcebereiche 5, und zwar als Ergebnis davon, dass sich der Gateleitungs-Führungsbereich 14 von dem äußeren Graben 6a von dem Zellenbereich 30 weg erstreckt, kann ein Vorteil dahingehend erzielt werden, dass der Leckstrom in der Isolierschicht 22 aufgrund der Überlappung des Gateleitungs-Führungsbereichs 14 und des Sourcebereichs 5 bei Anliegen einer Spannung zwischen der Source-Elektrode 10 und dem Gateleitungs-Führungsbereich 14 reduziert werden kann.
  • Da ferner der Sourcebereich 5 nicht in der äußersten umfangsmäßigen Zelle 31b gebildet ist, kommt es selbst dann, wenn sich der Gateleitungs-Führungsbereich 14 in signifikanter Weise von dem Zellenbereich 30 über der Driftschicht 3 weg erstreckt, niemals zu einer Überlappung des Gateleitungs-Führungsbereichs 14 und dem Sourcebereich 5. Dadurch wird die Zuverlässigkeit der Isolierschicht 22 erhöht. Weiterhin besteht beim Ätzen des Polysiliciums 25 keine Notwendigkeit, die Maske für das Rückätzen sowie den Sourcebereich 5 miteinander auszurichten, wobei dies die Prozesse vereinfacht.
  • Die Oberflächenschicht der Driftschicht 3 in der äußersten umfangsmäßigen Zelle 31b sowie von den äußersten umfangsmäßigen Zellen 31b bis zu der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a ist gemäß dem Ausführungsbeispiel 3 p-leitend. Selbst wenn die Oberflächenschicht der Driftschicht 3 n-leitend ist, können die Vorteile von Ausführungsbeispiel 3 erzielt werden, indem die Dotierstoffkonzentration der Driftschicht 3 niedriger ist als die der Sourcebereiche 5.
  • Da beispielsweise in einem MOSFET des Anreicherungs-Typs, bei dem ein n-leitender Kanalbereich als Anreicherungskanal an der Oberfläche des Wannenbereichs 4 gebildet ist, der n-leitende Kanalbereich, der in der äußersten umfangsmäßigen Zelle 31b sowie von der äußersten umfangsmäßigen Zelle 31b bis zu der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a gebildet ist, einen niedrigeren Widerstand als der n-leitende Sourcebereich 5 aufweist, können hierdurch die Vorteile des Ausführungsbeispiels 3 erzielt werden.
  • Wenn also die Driftschicht 3 einen höheren Widerstand als die Driftschicht 3 in dem Fall, in dem der in den Zelleneinheiten 31a vorgesehene Sourcebereich 5 in der äußersten umfangsmäßigen Zelle 31b gebildet ist, in der äußersten umfangsmäßigen Zelle 31b sowie von der äußersten umfangsmäßigen Zelle 31 bis zu der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a aufweist, können die Vorteile des Ausführungsbeispiels 3 erzielt werden.
  • Mit anderen Worten, es können, wenn die Driftschicht 3 unterhalb des Gateleitungs-Führungsbereichs 14 näher bei dem Zellenbereich 30 in Bezug auf die näher bei dem Zellenbereich 30 befindliche Seitenfläche des äußeren Grabens 6a über der Driftschicht 3 mit einem höheren Widerstand als der Sourcebereich 5 gebildet ist, die Vorteile des Ausführungsbeispiels 3 erzielt werden.
  • Das Ausführungsbeispiel 3 beschreibt die Unterschiede gegenüber dem Ausführungsbeispiel 1 oder 2, wobei auf eine Beschreibung von den gleichen oder entsprechenden Teilen verzichtet wird.
  • Ausführungsbeispiel 4
  • Es wird nun die Struktur einer Halbleitervorrichtung gemäß Ausführungsbeispiel 4 beschrieben. 16 zeigt eine schematische Draufsicht zur Erläuterung einer Struktur eines Graben-Gate-MOSFET als Halbleitervorrichtung gemäß dem Ausführungsbeispiel 4. Ferner zeigt 17 eine Schnittdarstellung entlang der Linie A-A' in 16. Da die Schnittdarstellung entlang der Linie B-B' in 16 sowie die Schnittdarstellung entlang der Linie C-C' in 16 mit denen gemäß 3 bzw. 4 identisch sind, sind diese nicht nochmals gezeigt.
  • Wie in 17 dargestellt, ist der Sourcebereich 5 in der äußersten umfangsmäßigen Zelle 31b nicht ausgebildet, und die Oberflächenschicht der Driftschicht 3 bildet die Gesamtheit des Wannenbereichs 4. Ferner ist die Zellenbeabstandung der äußersten umfangsmäßigen Zellen kürzer vorgegeben als die Zellenbeabstandung d1 der Zelleneinheiten 31a. Mit anderen Worten, es ist eine Distanz d2 zwischen der Seitenfläche des Gate-Grabens 6 in der äußersten umfangsmäßigen Zelle 31b sowie der näher bei dem Zellenbereich 30 befindlichen Seitenfläche des äußeren Grabens 6a kürzer als die Zellenbeabstandung d1 der Zelleneinheiten 31a.
  • Insbesondere kann es besser sein, wenn die Distanz d2 das Erstreckungsausmaß gewährleistet, um eine Trennung in dem Gateleitungs-Führungsbereich 14 zu verhindern, wobei diese Distanz beispielsweise in einem Bereich von 0,3 µm bis 5,0 µm und in weiter bevorzugter Weise in einem Bereich von 0,5 µm bis zu 1,5 µm liegt.
  • Obwohl die Source-Kontaktöffnung 17 in der äußersten umfangsmäßigen Zelle 31b in 17 nicht geöffnet ist, kann diese dennoch offen sein.
  • Die durch das Ausführungsbeispiel 4 erzielten Vorteile werden nachfolgend exemplarisch erläutert. Da der Sourcebereich 5 wie bei dem Ausführungsbeispiel 3 nicht in der äußersten umfangsmäßigen Zelle 31b des Graben-Gate-MOSFET gemäß dem Ausführungsbeispiel 4 gebildet ist, kann die Zuverlässigkeit erhöht werden, da der Gateleitungs-Führungsbereich 14 und der Sourcebereich 5 einander nicht über die Isolierschicht 22 hinweg gegenüberliegen, und das an die Isolierschicht 22 anzulegende elektrische Feld kann reduziert werden.
  • Ferner besteht keine Notwendigkeit zum Ausrichten des näher bei dem Zellenbereich 30 befindlichen Endes des Gateleitungs-Führungsbereichs 14 und des näher bei der Außenseite befindlichen Endes des Sourcebereichs 5 in dem Zellenbereich 30.
  • Da außerdem die Distanz d2 kürzer ausgebildet werden kann als die Zellenbeabstandung d1 der Zelleneinheiten 31, kann ein ungültiger Bereich der Halbleitervorrichtung vermindert werden. Infolgedessen kann der Einschaltwiderstand der Elemente reduziert werden.
  • Außerdem wird die Distanz zwischen dem direkt unter dem äußeren Graben 6a gebildeten Abschluss-Feldabstufungsbereich 12 und dem direkt unter dem Gate-Graben 6 in der äußersten umfangsmäßigen Zelle 31b in dem Zellenbereich 30 gebildeten Grabenboden-Feldabstufungsbereich 13 kürzer.
  • Wenn der MOSFET ausgeschaltet wird, führt somit eine Ausdehnung einer Verarmungsschicht von dem Abschluss-Feldabstufungsbereich 12 und den Grabenboden-Feldabstufungsbereichen 13 zu der Driftschicht 3 zu einer ausreichenden Verarmung in dem Bereich in der Nähe der Grenze zwischen dem Zellenbereich 30 und dem Anschlussbereich 40, und dies erhöht den Effekt eines reduzierten elektrischen Felds an der Oberfläche (RESURF), durch den das elektrische Feld abgestuft wird. Infolgedessen lässt sich ein Vorteil dahingehend erzielen, dass die Durchbruchspannung des Elements beim Ausschalten des MOSFET erhöht werden kann.
  • Das Ausführungsbeispiel 4 beschreibt die Unterschiede gegenüber dem Ausführungsbeispiel 1 oder 2, wobei auf eine erneute Beschreibung von gleichen oder entsprechenden Elementen verzichtet wird.
  • Obwohl die vorstehend beschriebenen Ausführungsbeispiele Materialien, Abmessungen, Formgebungen, relative Anordnungsbeziehungen sowie Bedingungen für die Implementierung von den jeweiligen Bestandteilen angeben, dienen diese in jeder Hinsicht der Erläuterung und sind nicht als die Ausführungsbeispiele einschränkend zu verstehen. Daher sind zahlreiche noch nicht exemplarisch dargestellte Modifikationen möglich, ohne dass man den Umfang der Ausführungsformen verlässt.
  • Beispiele für die zahlreichen Modifikationen beinhalten einen Fall, in dem ein optionaler Bestandteil modifiziert, hinzugefügt oder weggelassen wird, sowie ferner einen Fall, in dem mindestens ein Bestandteil aus mindestens einem Ausführungsbeispiel herausgenommen wird und mit einem Bestandteil eines anderen Ausführungsbeispiels kombiniert wird.
  • Ferner können Bestandteile, die bei den jeweiligen vorstehenden Ausführungsbeispielen als ein Element beschrieben worden sind, auch in einer größeren Anzahl vorliegen, sofern nichts anderes erwähnt ist. Außerdem sind die Bestandteile gemäß der vorliegenden Erfindung Konzeptionseinheiten, die einen Strukturen beinhaltenden Bestandteil sowie einen einem Teil einer Struktur entsprechenden Bestandteil beinhalten.
  • Weiterhin bezieht sich die Beschreibung auf alle Zielsetzungen der vorliegenden Erfindung und wird nicht als Stand der Technik betrachtet.
  • Bezugszeichenliste
    • 1
    Siliciumcarbid-Halbleitersubstrat
    3
    Driftschicht
    4
    Wannenbereich
    5
    Sourcebereich
    6
    Gate-Graben
    6a
    äußerer Graben
    7
    Gate-Isolierschicht
    8
    Gate-Elektrode
    9
    Zwischenlagen-Isolierschicht
    10
    Source-Elektrode
    11
    Drain-Elektrode
    12
    Abschluss-Feldabstufungsbereich
    13
    Grabenboden-Feldabstufungsbereich
    14
    Gateleitungs-Führungsbereich
    15
    Gate-Kontaktöffnung
    16
    Wannenkontaktbereich
    17
    Source-Kontaktöffnung
    18
    Resistmaske
    19
    Ätzmaske
    20
    Gateleitung
    21
    Gate-Anschlussfläche
    22
    Isolierschicht
    30
    Zellenbereich
    31a
    Zelleneinheit
    31b
    äußerste umfangsmäßige Zelle
    40
    Abschlussbereich

Claims (10)

  1. Halbleitervorrichtung, die Folgendes aufweist: – eine n-leitende Driftschicht; – einen p-leitenden Wannenbereich, der in einer Oberflächenschicht der Driftschicht in einem Zellenbereich gebildet ist; – einen Gate-Graben, der den Wannenbereich von einer Oberfläche des ersten Dotierstoffbereichs bis zum Erreichen eines inneren Teils der Driftschicht durchsetzt; – einen äußeren Graben, der außenseitig von dem Zellenbereich sowie in der Driftschicht gebildet ist; – eine Gate-Elektrode, die durch eine Gate-Isolierschicht hindurch im Inneren des Gate-Grabens gebildet ist; – eine Gateleitung, die durch eine Isolierschicht hindurch im Inneren des äußeren Grabens gebildet ist; und – einen Gateleitungs-Führungsbereich, der durch die Isolierschicht hindurch derart gebildet ist, dass er eine näher bei dem Zellenbereich befindliche Ecke an einem offenen Ende des äußeren Grabens bedeckt, wobei der Gateleitungs-Führungsbereich die Gate-Elektrode mit der Gateleitung elektrisch verbindet, wobei die Oberflächenschicht der Driftschicht, die mit der Ecke in Kontakt steht, einen zweiten, p-leitenden Dotierstoffbereich aufweist, und wobei es sich bei dem zweiten Dotierstoffbereich um einen Teil des Wannenbereichs handelt.
  2. Halbleitervorrichtung, die Folgendes aufweist: – eine Driftschicht eines ersten Leitfähigkeitstyps; – einen Wannenbereich eines zweiten Leitfähigkeitstyps, der in einer Oberflächenschicht der Driftschicht in einem Zellenbereich gebildet ist; – einen ersten Dotierstoffbereich des ersten Leitfähigkeitstyps, der in einer Oberflächenschicht des Wannenbereichs partiell gebildet ist; – einen Gate-Graben, der den Wannenbereich von einer Oberfläche des ersten Dotierstoffbereichs bis zum Erreichen eines inneren Teils der Driftschicht durchsetzt; – einen äußeren Graben, der außenseitig von dem Zellenbereich sowie in der Driftschicht gebildet ist; – eine Gate-Elektrode, die durch eine Gate-Isolierschicht hindurch im Inneren des Gate-Grabens gebildet ist; – eine Gateleitung, die durch eine Isolierschicht hindurch im Inneren des äußeren Grabens gebildet ist; und – einen Gateleitungs-Führungsbereich, der durch die Isolierschicht hindurch derart gebildet ist, dass er eine näher bei dem Zellenbereich befindliche Ecke an einem offenen Ende des äußeren Grabens bedeckt, wobei der Gateleitungs-Führungsbereich die Gate-Elektrode mit der Gateleitung elektrisch verbindet, wobei die Oberflächenschicht der Driftschicht, die mit der Ecke in Kontakt steht, den zweiten Dotierstoffbereich aufweist, der einen höheren Widerstand besitzt als der erste Dotierstoffbereich.
  3. Halbleitervorrichtung nach Anspruch 2, die einen ersten Feldabstufungsbereich des zweiten Leitfähigkeitstyps aufweist, der tiefer ist als der Wannenbereich.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, die einen zweiten Feldabstufungsbereich des zweiten Leitfähigkeitstyps aufweist, der an einem Boden des äußeren Grabens gebildet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der zweite Dotierstoffbereich ein Bereich ist, der in der Oberflächenschicht der Driftschicht enthalten ist und dem Gateleitungs-Führungsbereich über die Isolierschicht hinweg von der näher bei dem Zellenbereich befindlichen Ecke bis zu einem Ende des Gateleitungs-Führungsbereichs zugewandt gegenüberliegt, und wobei der zweite Dotierstoffbereich einen höheren Widerstand besitzt als der erste Dotierstoffbereich.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei eine Distanz in dem Zellenbereich von einer Seitenfläche des Gate-Grabens in einer äußersten umfangsmäßigen Zelle des Zellenbereichs bis zu einer näher bei dem Zellenbereich befindlichen Seitenfläche des äußeren Grabens kürzer ist als eine Zellenbeabstandung von Zelleneinheiten, die innenseitig von der äußersten umfangsmäßigen Zelle angeordnet sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei eine obere Oberfläche der Gate-Elektrode tiefer angeordnet ist als die Oberfläche des ersten Dotierstoffbereichs.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiterhin Folgendes aufweist: ein Substrat mit einer Oberfläche, auf der die Driftschicht gebildet ist; und eine Drain-Elektrode, die auf einer Rückseite des Substrats gebildet ist, wobei es sich bei dem ersten Dotierstoffbereich um einen Sourcebereich handelt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiterhin Folgendes aufweist: ein Substrat mit einer Oberfläche, auf der die Driftschicht gebildet ist; und eine Kollektor-Elektrode, die auf einer Rückseite des Substrats gebildet ist, wobei es sich bei dem ersten Dotierstoffbereich um einen Emitterbereich handelt.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die Driftschicht aus Siliciumcarbid gebildet ist.
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