JPH05275665A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、半導体層の表裏両面から加
工を施した新規な構造の半導体装置及びその製造方法を
提供することにある。 【構成】 絶縁性表面４を有する基板１’上に設けられ
た半導体層１を有する半導体装置において、前記半導体
層１の一方の主面側から加工を行って形成した第１の領
域１１と、前記半導体層１の他方の主面側から加工を行
って形成した第２の領域１５と、を有し、前記第１及び
第２の領域が協働的に半導体機能素子を構成しているこ
とを特徴とする半導体装置及びその製造方法である。ま
た、前記加工は不純物の拡散工程、堆積工程、エッチン
グ工程、等であり、また、前記機能素子はトランジスタ
等である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に用いられ
る半導体装置及びその製造方法に関し、特にそのアライ
メント方法又は素子分離方法に係る技術に関するもので
ある。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
ＬＳＩ等に使用されている半導体装置の断面図を図５に
示す。図５は、典型的なｎｐｎ型バイポーラトランジス
タであり、１０１は、半導体基板でこの場合はｐ型半導
体を使用している。１０２はｎ⁺ 埋込み層、１０３、１
０３´は素子分離層、１０４はコレクタコンタクト用ｎ
⁺ 層で、１０２のｎ⁺ 埋込み層と隣接して設けられてい
る。１０５、１０５´、１０５´´はフィールド酸化膜
で、選択酸化工程により作製できる。１０６はｎ^- エピ
タキシャル層で厚さは１．２〜２μｍ、濃度は１０¹⁵ｃ
ｍ^-3程度である。１０７はベース拡散層、１０８はｎ⁺
エミッタ層で、この従来例においては、１１０のｎ⁺ 多
結晶Ｓｉ層からの拡散により形成されている。１０９
は、層間絶縁膜でＢＰＳＧ等からなる。１１１、１１
２、１１４はそれぞれエミッタ、ベース、コレクタ用配
線金属でＡｌ−Ｓｉからなる。１１３はベースコンタク
ト用ｐ⁺ 拡散層、１１５はパシベーション膜でＳｉＮか
らなる。

【０００３】上記構造のバイポーラトランジスタの性能
を決定づけるパラメータの代表的なものは、図５に示す
Ｗ_B 、Ｗ_C つまりベース幅、コレクタ幅である。これら
の幅をいかに狭くかつ制御性よく作るかがカギとなって
いる。

【０００４】ベース幅Ｗ_B は、ベース拡散層１０７、及
びエミッタ層１０８を低温プロセスにより作製し、狭く
する方法さらに、ベース層、エミッタ層を薄膜化する方
法等により、５００〜１０００Åとかなり狭いものが研
究開発レベルで実現されている。

【０００５】一方、コレクタ幅Ｗ_C は、ベース幅に比
べ、その改善はなかなか進んでいない。この理由を次に
説明する。

【０００６】（理由１）ここでいう、コレクタ幅Ｗ_C
は、ｎ⁺ 埋込み層とベース幅との間の空乏化する低不純
物濃度の層の距離であるが、エミッタやベース層と異な
り、基板表面から内部にはいった領域にあること。

【０００７】（理由２）上記理由１により、プロセスの
前半に形成され、その後の熱工程によりｎ⁺ 埋込み層等
の構造が左右されやすく、プロセスのマージンを十分見
込む必要があること。

【０００８】（理由３）さらに、バイポーラトランジス
タではｎｐｎ型だけでなく、ｐｎｐ型を、又ＭＯＳＦＥ
Ｔでは、ＮＭＯＳ型でなくＰＭＯＳ型といったように、
（ＭＯＳの場合は、ゲート部と、下部高濃度ウェルとの
幅をさす）異なる導電型不純物層を同時に基板表面から
内部に作り込む必要があり、さらに、プロセス設計が難
解であること。

【０００９】これらの理由により、所望のコレクタ幅は
なかなか実現されていない。

【００１０】一方、これらの問題を解決すべく、上記１
０２等に示す埋込み層を高エネルギーイオン注入により
表面側から形成する方法が試みられている。しかしなが
ら、イオン注入時に、高エネルギー化することにより、
イオン注入装置の側壁にイオンが当って発生した金属
が、Ｓｉ基板内部に同時に注入され、これが欠陥とな
り、素子特性を悪化させるという更に解決の難かしい別
の技術的課題を有していた。

【００１１】更に、従来の半導体装置の素子分離領域に
注目されたい、図５では厚い酸化膜１０５〜１０５´´
とそれらの下のＰ層１０３、１０３´とによって素子分
離を行っていた。

【００１２】本来望ましくは酸化膜１０５を深くして完
全な絶縁分離を行いたいが、そうすると横方向にも酸化
が進む為に絶縁層が表面の大部分を占有してしまい、素
子形成用の活性領域の面積が小さくなってしまう。

【００１３】加えて、従来技術の別の技術的課題は、バ
イポーラトランジスタとＭＯＳトランジスタが混在する
装置においても、素子分離領域は深さと横方向の幅とが
一定の関係をもつものしか形成することができず、効果
的な素子のレイアウトを行うには不充分なものであっ
た。

【００１４】こうした、従来の技術的課題が生じる根本
的な原因は何であるかを、本発明者等は注意深く検討し
た。

【００１５】その結果、“従来は半導体素子を形成する
際に主として半導体基板の一方の面からのみ加工を行っ
ていたことが上記原因である”ということが判明した。

【００１６】即ち、半導体層や絶縁層を形成する場合も
一表面上に形成し、エッチングによる加工を行う場合も
該一表面側から行っていたのである。裏面側の加工は電
極の取り付けやエクストリンシックゲッタリングの為の
リンガラスの堆積くらいであり、半導体領域や素子分離
領域の選択的形成は全て該一表面側から行われていた。

【００１７】一方、半導体機能素子の寄生容量を小さく
し、高速動作が可能な装置として、絶縁性表面を有する
基体上に半導体層を具備し、そこに素子を作り込んだＳ
ＯＩ型デバイスが知られている。

【００１８】このようなＳＯＩ型デバイスでも数ミクロ
ン厚の半導体層が主として用いられる為に、当然加工は
一方の面側からのみ行われていた。

【００１９】従って、半導体素子の設計も、表面からの
不純物の拡散に係る物性値をパラメータとして、ベース
幅、エミッタ幅、コレクタ幅、チャネル幅には素子分離
領域の面積等が決められており、このような設計ルール
による素子の範囲内で更なる特性向上を望むには限界が
あった。

【００２０】［発明の目的］本発明の目的は、新規な素
子分離領域を有する半導体装置及びその製造方法を提供
することにある。

【００２１】本発明の別の目的は、半導体層の表裏両面
から加工を施した新規な構造の半導体装置及びその製造
方法を提供することにある。

【００２２】本発明の更に別の目的は、半導体層の表裏
両面からの加工に最適なアライメントマークを有する構
成の半導体装置及びその製造方法を提供することにあ
る。

【００２３】更に、本発明の他の目的は、高集積化が可
能で、低コストで製造でき、しかも従来より特性の優れ
た半導体装置及びその製造方法を提供することにある。

【００２４】

【課題を解決するための手段】前述した目的は、絶縁性
表面を有する基板上に設けられた半導体層を有する半導
体装置において、前記半導体層の一方の主面側から加工
を行って形成した第１の領域と、前記半導体層の他方の
主面側から加工を行って形成した第２の領域と、を有
し、前記第１及び第２の領域が協働的に半導体機能素子
を構成していることを特徴とする半導体装置により達成
される。

【００２５】又、前述した目的は、絶縁性表面を有する
基板上に設けられた複数の半導体機能素子を具備する半
導体層を有する半導体装置において、前記半導体層の一
方の主面側から加工を行って形成した第１の領域と、前
記半導体層の他方の主面側から加工を行って形成した第
２の領域と、を有し、前記第１及び第２の領域が協働的
に素子分離領域を構成していることを特徴とする半導体
装置により達成される。

【００２６】また更に、前述した目的は、絶縁性表面を
有する支持体上に設けられた半導体層を有する半導体装
置の製造方法において、半導体層の一方の主面側から加
工を行い第１の領域を形成し、前記一方の主面を前記支
持体に対面させて貼り合わせ、前記半導体層の他方の主
面側から加工を行い第２の領域を形成し、前記第１の領
域と前記第２の領域とを具備する半導体機能素子を作製
することを特徴とする製造方法により達成される。

【００２７】又、前述した目的は、絶縁性表面を有する
支持体上に設けられた半導体層を有する半導体装置の製
造方法において、半導体層の一方の主面側から加工を行
い第１の領域を形成し、前記一方の主面を前記支持体に
対面させて貼り合わせ、前記半導体層の他方の主面側か
ら加工を行い第２の領域を形成し、前記第１の領域と前
記第２の領域とを具備する素子分離領域を作製すること
を特徴とする製造方法により達成される。

【００２８】又、本発明の目的は、第１の半導体層を有
する第１の基体を用意し、アライメントマークと前記第
１の半導体層の第１表面側に構造体を形成する為の第１
の領域とを形成し、前記第１表面側が該第２の基体に向
き合うように前記第１の基体と第２の基体とを貼り合わ
せ、前記アライメントマークとなる領域を利用してアラ
イメントを用い、前記第１の半導体層を第２表面側を加
工することを特徴とする半導体装置の製造方法により達
成される。

【００２９】更に、本発明の目的は、第１半導体層が基
板上に設けられている半導体装置において、前記第１半
導体層における前記基板側に、構造体を形成する為の該
第１半導体層とは異なる材料の領域及びアライメントマ
ーク部が設けられていることを特徴とする半導体装置に
より達成される。

【００３０】又、本発明の目的は半導体基体中に形成さ
れた、高不純物濃度の埋込み層を有するＳＯＩ基体にお
いて、前記埋込み層に対してマスクを位置合わせするに
際して、前記埋込み層の位置を、前記ＳＯＩ基体を透過
する波長の光を用いて、埋込み層の有無による透過光の
強度差を測定する事により認識することを特徴とする半
導体装置の製造方法により達成される。

【００３１】（好適な実施態様の詳細な説明）本発明の
好適な実施態様による半導体装置の製造方法は、半導体
層の両面から加工を行い少なくとも１つの半導体素子を
形成するか、半導体層の両面から加工を行い協働的な素
子分離領域を形成するものである。

【００３２】又、そのような加工法に適した半導体装置
の中間生成物として第１半導体層が基板上に設けられて
いる半導体装置において、前記第１半導体層における前
記基板側に、構造体を形成する為の該第１半導体層とは
異なる材料の領域及びアライメントマーク部が設けられ
ていることを特徴とする半導体ウェハを提供するもので
ある。

【００３３】更には、両面からの加工に適したアライメ
ント方法を提供するものである。

【００３４】前記領域とは第１の半導体領域とは異なる
導電率をもつもの、異なる導電型のもの等が用いられ
る。そして最終的に該領域はバイポーラトランジスタの
埋込層、電界効果トランジスタのゲート電極領域又は素
子分離領域となるものであって、好ましくは第１の半導
体領域の裏面に選択的に形成されるものである。

【００３５】又、アライメントマークとはホトリソグラ
フィーの際の位置合わせに用いる基準マークであり、光
等の透過又は反射或は散乱によりその位置が認識できる
ものであればよいが、後述するように半導体領域の表面
より窪んだ構造が望ましいものである。

【００３６】又、本発明に用いられる材料は周知の半導
体材料や絶縁材料、導電材料が用いられる。代表的には
Ｓｉ，Ｇｅ，Ｃ，ＧａＡｓ，ＩｎＰ，ＺｎＳｅ，Ｓｉ
Ｏ，ＳｉＮ，ＳｉＯＮ，ＡｌＯ，ＴｉＮ，Ａｌ，Ｗ，Ｃ
ｕ，Ｍｏ，Ｔｉ，シリサイド，有機材料等が挙げられ
る。

【００３７】［加工方法］本発明に用いられる基本工程
とは、 （１）１対の半導体ウェハを用意し、第１のウェハの表
面に必要に応じて酸化膜を形成する。 （２）第２のウェハ表面に構造体（不純物核酸層、酸化
膜層ｅｔｃ）を形成する。 （３）第１のウェハ表面と第２のウェハの表面どうしを
接合し、必要に応じて第２の裏面を所望のところまで取
り除く。 （４）第２のウェハの裏面を新たな表面とし、構造体を
この表面より形成する。 （５）こうして、半導体機能素子や素子分離領域を形成
する。

【００３８】［アライメント方法］上記工程において、
第２のウェハ最初の表面に構造体を形成すると同時に、
アライメント用構造体を設け、第１、第２のウェハ接続
後の新たな第２のウェハ表面側より、上記アライメント
用構造体を検知することにより、第１、第２ウェハ接続
面に形成した構造体の位置を検出し、新たな表面からの
半導体領域の形成の為の位置合わせを行うものである。

【００３９】本発明に用いられる１つのアライメント方
法は、半導体素子を形成する一方の基板の裏面に、主ア
ライメントマークを形成し、その基板表面に半導体装置
を形成した後、基体となる他方の基板に貼り合わせ、該
基体となる基板の裏面に、前記主アライメントマークに
整合するアライメントマークを形成し、該基体となる基
板の裏面に形成したアライメントマークを、以降のプロ
セスのアライメント時に用いることを特徴とするもので
ある。

【００４０】上記アライメント方法によれば、ウェハ主
表面に形成したパターン（アライメントマーク）に対応
したパターン（アライメントマーク）を、ウェハ裏面に
形成することにより、２枚のウェハを貼り合わせた以降
のアライメントを裏面側のパターン（アライメントパタ
ーン）を用いて可能にできる。

【００４１】以下に、上述したアライメントマークの形
成方法を、図２に従って、説明する。

【００４２】まず、半導体素子を形成する為の基板であ
るウェハ１に拡散層としての埋込み領域２を第１の主面
ＰＳ側から形成する（図２の行程（Ａ））。

【００４３】次に、このパターンに合わせてアライメン
トマーク３をウェハ１の裏面に形成する。

【００４４】尚、この手順は逆でも良く、アライメント
マーク３を、先にウェハ１の裏面に形成した後、ウェハ
１表面に拡散層２を形成することも可能である。

【００４５】次に、表面を絶縁膜４で被った基体となる
シリコンウェハ１´と貼り合わせる（図２の工程
（Ｃ））。

【００４６】その後に、貼り合わせたウェハ１´の裏面
に、ウェハ１の裏面に付いているアライメントマーク３
に対応するアライメントマーク３´を形成する（図２の
工程（Ｄ））。

【００４７】最後に、ウェハ１をメカニカルに削るか、
または、エッチング除去により所望の厚さまで薄くす
る。このとき、最初のアライメントマーク３はいっしょ
に除去される（図２の工程（Ｅ））。

【００４８】このようにして、埋込み層２を有するＳＯ
Ｉ基板を作製することが可能となり、さらにウェハ裏面
に形成したアライメントマーク３´を利用することによ
り、以降のプロセスにより、ウェハ表面に埋込み層２に
整合したパターンを第２の主面（ＳＳ）側から精度良く
形成することが可能となる。

【００４９】張り合わせの際、重要となるのは、半導体
領域の表面と裏面での加工位置の位置合わせとともに、
張り合わされる基板どうしの接合面での平坦性である。
要求される平均の平坦度は１５０Å以内が望ましい。

【００５０】この位置合わせに関しては、例えば、半導
体層が１０００Åと薄膜である場合には、薄膜であるが
ゆえに光が透過するため、位置合わせは比較的容易であ
る。

【００５１】しかしながら、実際の製品は、薄膜のみで
構成されるだけではなく、１〜３μｍ以上の厚い膜も設
けられ、その部分にダイオードやバイポーラトランジス
タを形成する場合がある。従って、厚い半導体層におい
ても裏面を加工するための位置合わせ技術が必要となる
が、厚い膜であるため、光の透過が少なく位置合わせが
困難になることがある。

【００５２】そこで、位置合わせマークを空洞部により
形成すれば、接合面の平坦性には何の支障もきたさな
い。

【００５３】例えば、多結晶シリコン等で凸型の位置合
わせマークを作製した場合、数千オングストロームの突
起が生じ、位置合わせマークのある面を接合面とし張り
合せを行なうと位置合わせマークの周辺は接合せず浮い
た状態になってしまう。これに対して、位置合わせマー
クを空洞型にすることで良好な張り合せを実現すること
ができる。

【００５４】また、半導体層の膜厚が１μｍ以下のとき
には、単純な凹部を形成するのみでも良いが、例えばシ
リコン層の膜厚が１．５μｍの場合、裏面から表面の位
置合わせマークを検出するため５００ｎｍの光を入射す
ると、光は、少なくともシリコン中を３μｍ進むことに
なる。従って、入射光がシリコン中のみで損失したと仮
定しても、光の吸収係数αが１．２Ｅ４ｃｍ^-1であるこ
とから、検出できるのは入射光の３％のみとなる。

【００５５】そこで、１μｍを越える厚さの半導体層の
場合には反対面のマークを検出するためには、光路長を
１／α以下とする必要がある。即ちマークの最低部まで
の距離をｘとすれば α×（２ｘ）≦１ であることが望ましい。

【００５６】よって第１の主表面に位置合わせマークと
して空洞部を設け、その凹部の最底部と反対面である第
２主表面までの距離ｘを上記条件を満たすように設定す
ることにより、位置合わせマークである空洞部のみが光
を透過し、検出することができ、この第１主表面上の位
置合わせマークをもとに第２の主表面に加工を施すこと
ができる。

【００５７】上述したアライメント法について、図３、
図４を用いて説明する。

【００５８】図３は、第１の基体１と、第２の基体１’
とを張り合わせたＳＯＩ構造の半導体基体の平面図であ
る。また、図４は、図３のＡＡ’に沿った断面図であ
る。

【００５９】図３は、第１の半導体層１を、第１の主面
ＰＳを介して、支持基板であるウェハ１’に張り合わせ
たものであり、第２の主面ＳＳから見た平面図である。

【００６０】同図において、６は第２の主面ＳＳに設け
られた酸化膜層であり、３は第１の主表面ＰＳに形成さ
れたアライメントマーク（空洞部）である。また５は、
第２の主面ＳＳに作製されたアライメントマークであ
り、マーク３に合わせて、酸化膜６をエッチングするこ
とにより形成される。

【００６１】この時、マーク３を検知するためには、Ｈ
ｅＮｅレーザ（波長約６３０ｎｍ）等を光源として用い
ることができる。

【００６２】図５は本発明に用いられる半導体装置を説
明するための模式的断面図である。

【００６３】図１において、１’は単結晶半導体基体、
４は基体１’上に設けられたＳｉＯ₂ 層、１はＳｉＯ₂
層４上に設けられた単結晶半導体層、１１は層１の下面
から設けられた第１の絶縁領域となる第１の選択酸化領
域、１２はｐ⁺ 領域、１３はｐ^- 領域、１４はｎ⁺ 領
域、１５は第２の絶縁領域となる第２の選択酸化領域、
１６はｐ⁺ 領域、１７はｎ領域、１８はｐ領域、１９は
ｎ⁺ 領域、２０は酸化膜、２１はｐ⁺ 領域、２２はｎ⁺
領域、２３はｎ⁺ 領域、２４はｐ⁺ 領域、２５は表面酸
化膜、２６〜３０はＡｌ電極である。

【００６４】かかる構成では、 ｎｐｎ型トランジスタのコレクタを構成するｎ^- 領
域１が埋込層であるｎ⁺領域１４とｎ⁺ 領域１９とでＡ
ｌ電極３０に接続され、コレクタ電位を低抵抗で取るこ
とができる。 ｎｐｎ型トランジスタとｐｎｐ型トランジスタと
が、単結晶層１の上面側から形成される第２の選択酸化
領域１５と単結晶層１の下面側から形成される第１の選
択酸化領域１１とで絶縁分離されているため、上面から
選択酸化領 域膜を形成して絶縁分離する場合に比べ
て、酸化領域が広がることがなく絶 縁分離領域を小さ
くすることができる。 絶縁面上にエピタキシャル層（単結晶Ｓｉ層）１が
形成されるため、その層厚を薄くでき、寄生容量を小さ
くすることができ、また傾斜コレクタ構造を取れるので
高速動作を行うことができる。

【００６５】つまり、図５に示すコレクタ埋込層１０２
の不純物プロファイルと図１に示すコレクタ埋込層１４
の不純物プロファイルとは異なり、ベース方向への不純
物濃度が徐々に低くなる良好且つ制御性のよい傾斜コレ
クタ構造が得られる。

【００６６】

【実施例】（実施例１）本実施例１について図６は、第
１及び第２のウェハをはり合わせた後の第２のウェハの
新たな表面ＳＳ側からみた模式的平面図である。第２の
ウェハの新たな表面ＳＳは酸化膜６でおおわれている。
３は、第２のウェハと第１のウェハとの接続領域に形成
されたアライメントマーク、５は第２のウェハ表面上に
形成されたアライメントマークである。図６からわかる
ように、マーク３にマーク５を合わせて形成されてお
り、マーク３を検出することに内部構造体の情報がわか
る。図６のＢＢ’のラインでの断面を図７に示す。

【００６７】１は第２のウェハを構成するＳｉ単結晶領
域、７は第２のウェハの単結晶領域内部に形成された構
造体で、本実施例ではｎ⁺ 不純物拡散層である。４は第
１のウェハ表面に形成された酸化膜で、ＰＳが第１のウ
ェハと第２のウェハとのはり合わせの界面である。１’
は第１のウェハである。図７からわかるように、本実施
例では、３に示す、酸化物からなる領域を薄膜Ｓｉ層４
の面ＰＳ側に設けてある。

【００６８】薄膜Ｓｉ層の膜厚は、約１０００〜２００
０Åと薄く、上面ＳＳ側から光学的に酸化層領域３が検
知可能である。本実施例の場合、上面からＨｅ−Ｎｅレ
ーザーにより上記酸化層エッジ９、９´、９´´、９´
´´を検出し、マスク上のアライメントマークを上記エ
ッジラインの内側にはいるようにセットし、アライメン
トマークをパターニングする。これにより、図６の５に
示す如く、Ｓｉ層上面の酸化膜に、下地のマークに対応
したアライメントマークが形成できる。その後、Ｓｉ層
上面に構造体を形成する場合、上記マーク５を基準とし
てアライメントを行えば、たとえば、Ｓｉ層１とＳｉＯ
₂ ４との界面ＰＳ上に設けられた構造体としての不純物
拡散層７に対して上面構造体とのアライメントが可能に
なる。本実施例では図７の酸化層４を含む構成になって
いるが、この酸化層がなくても良いことは言うまでもな
い。

【００６９】（作製方法）次に実施例１の構造体の作製
方法について図８を用いてより詳しく説明する。

【００７０】第１の基体として、図８の（ａ１）に示す
ようにｎ型Ｓｉウェハ１’を用いる。上記ｎ型Ｓｉウェ
ハの表面に酸化膜４を図８の（ａ２）に示す如く形成し
ておく。

【００７１】一方、第２の基体として図８の（ｂ１）に
示すように、ｐ型Ｓｉウェハ１を用い、通常の選択酸化
工程により、上記ｐ型Ｓｉウェハ１の表面に膜厚の厚い
ＳｉＯ₂ 層３とそれに比較し薄いＳｉＯ₂ 層３４を形成
し、レジストマスク３５を介してイオン注入を行うこと
により、不純物拡散層７を形成する。不純物の活性化の
為のアニール処理後、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａ
ｓｓ）を上記表面にコーティングし、リフローにより平
坦化を図る。平坦化後、ＳｉＯ₂ のエッチングを行い、
Ｓｉ／ＳｉＯ₂ 界面ＰＳが露出したところで、エッチン
グを終了すると図８の（ｂ４）ような構造体が実現でき
る。図８の（ｂ４）において、３は厚く形成された酸化
膜のうち下側酸化膜のみ残った酸化領域で、アライメン
トマークとなる。又、上記ＰＳに示す面の平坦性が不十
分な場合は、表面をわずかに研究することにより、平坦
性を向上させることが可能である。

【００７２】そこで、図８の（ａ２）のＳｉＯ₂ 層４が
形成されている上面と、（ｂ４）に示すウェハの上面Ｐ
Ｓを図８の（ｃ１）に示す如く、はり合わせ９５０℃で
２時間Ｎ₂ 雰囲気中で熱処理を行うと、両面は界面ＰＳ
を境として完全にはりつく。その後、所望のＳｉ膜厚に
なるまで、１に示すＳｉウェハを研磨し、その後表面を
熱酸化することにより酸化層６を形成する。こうして、
本実施例の構造体が作製できる。

【００７３】（実施例２）次に本発明の実施例２につい
て、図９を用いて説明する。図９は第２実施例のウェハ
表面を上から見た図であり、３は第１のウェハと第２の
ウェハとの接合面ＰＳに形成されたアライメント用構造
体、５は第１のウェハの表面ＳＳ上のアライメント用構
造体で、これらは十字型でなく、ハの字構造をしてい
る。このように本発明による下部構造と上部構造とのマ
ーク形状は重ならなくとも位置合わせが可能なものであ
れば良い。

【００７４】（実施例３）次に、本発明の実施例３につ
いて、図１０を用いて説明する。図１０は本発明による
ＳＯＩ型高速バイポーラ素子である。

【００７５】１９はｎ⁺ 埋込み層１４とコレクタ用電極
３０とを接続するｎ⁺ 拡散層、１５は素子分離用フィー
ルド酸化膜、２５は層間絶縁層でたとえば、ＢＰＳＧ等
を用いることができる。１８はｐ型ベース層、２３はｎ
⁺ エミッタ層、３０、２８、２９はそれぞれコレクタ、
エミッタ、ベース用電極となっている。

【００７６】図１０からわかるように、ｎ⁺ 埋込み層１
４は、Ｓｉ面ＰＳ側から形成された拡散層で、この拡散
層と上部構造体（エミッタ２３、ベース１８、コレクタ
１９、分離用フィールド酸化膜１５ｅｔｃ）との位置合
わせは、貼り合わせ面ＰＳ領域に形成されたアライメン
ト用マーク３、を基準に行った。

【００７７】本構造のバイポーラトランジスタは、ベー
ス１８とｎ⁺ 埋込み層１４との間隔はＳｉ層１の厚さ及
びベース、ｎ⁺ 埋込み層の分布により決定する。又、ｎ
⁺ 埋込み層１４は、表面ＳＳ側からでなく、はり合わせ
前の面ＰＳが露出しているときに形成されるため、その
不純物分布の制御性が良好である。さらに、前述したよ
うに、Ｓｉ層１としてエピタキシャル膜を使用すれば、
その膜厚の制御圧も良く、これにより従来よりもベース
コレクタ間距離を狭くすることができ、高速動作が実現
できる。

【００７８】尚、絶縁層２５に形成されたコンタクトホ
ールのアライメントはアライメントマーク５を基準に
し、電極２８、２９、３０のアライメントはマーク５’
を基準に行う。

【００７９】さらに、高速化には、傾斜コレクタ構造
（コレクタからベース層へ向うにつれて、コレクタ不純
物濃度が低下する構造）が望ましいが、本実施例におい
ては、ベース層形成と、コレクタ層形成とをお互いに独
立して形成できるため、最適傾斜コレクタ構造が容易に
実現でき、さらなる特性の向上を図ることができる。

【００８０】（実施例４）次に、本発明の実施例４につ
いて、図１１を用いて説明する。図１１は、本発明によ
る相補型ＭＯＳＦＥＴに適用したものである。

【００８１】ｎ⁺ 埋込み層４５はＰＭＯＳのｎ^- ウェル
層５７の電位を設定し、一方ｐ⁺ 埋込み層４６はｎＭＯ
Ｓのｐ^- ウェル層５６の電位を設定する。４７は上記ｎ
⁺ 埋込み層４５と接続するためのｎ⁺ 拡散層、４８は上
記ｐ⁺ 埋込み層４６と接続するためのｐ⁺ 拡散層、これ
らの拡散層４７、４８は図１１の上面ＳＳより形成して
も良いが、埋込み層４５、４６と同様に界面ＰＳが表面
に出ている工程時に形成する方法を併用する方法で形成
する。特に、両者を併用することによりこれらの拡散層
幅ｄは、従来の一方向から形成するものに比べて、約半
減し、デバイスの微細化が図れる。

【００８２】４９、５０はＰＭＯＳトランジスタのソー
ス、ドレインｐ⁺ 層、５３はＰＭＯＳトランジスタのゲ
ート電極、５１、５２はＮＭＯＳトランジスタのソー
ス、ドレインｎ⁺ 層、５４はＮＭＯＳトランジスタのゲ
ート電極である。

【００８３】（実施例５）次に本発明の実施例５につい
て、図１２を用いて説明する。本実施例では、下地のア
ライメントマーク３をＳｉのドライエッチにより図１２
に示す如く垂直に切立った溝を形成し、その内部にＳｉ
Ｏ₂ を埋込んだ構造にしたものである。

【００８４】本実施例の構造を採用することにより、エ
ッジ９がシャープになることにより、アライメント精度
が向上した。図１２では溝内部にＳｉＯ₂ が埋込まれて
いるが、これに限定されず空洞のままでもよい。

【００８５】（実施例６）次に実施例６について、図１
３を用いて説明する。

【００８６】本実施例では、まず下地のアライメントマ
ークとしてＳｉのドライエッチで深く溝をほる。その後
表面ＳＳ側を研磨してアライメントマーク３を貫通さ
せ、新たな表面上まで露出させたものである。マーク３
の内部にはＳｉＯ₂ が埋め込まれているが、第５実施例
と同様内部にＳｉＯ₂ を埋め込む必要は特にない。

【００８７】本実施例では下部アライメントマークが新
たな表面まで露出するため、そのエッジ９の検出精度が
さらに向上し、アライメント精度をさらにアップでき
る。

【００８８】（実施例７）次に実施例７について、図１
４を用いて説明する。実施例６までは、下部アライメン
ト用構造体はＳｉＯ₂ が充てんされているか、もしくは
空洞構造であったが、本実施例では、溝表面領域６６を
酸化膜６７でおおい、内部に多結晶Ｓｉ６８を埋込んだ
構造にした。これにより、溝内部への埋込みが容易にな
り、より狭い幅のアライメントマークが形成できる。

【００８９】（実施例８）次に実施例８について図１５
を用いて説明する。実施例７まででは、アライメント信
号を屈折率や膜厚の違いによる光学的信号により検出し
たが、本実施例では、不純物濃度分布の異なる領域をア
ライメントマーク３として使用するものである。このよ
うな不純物の分布は光としての赤外線により検出可能で
ある。

【００９０】この方法を用いると、下部構造体として不
純物分布領域７を形成するときに同時にアライメントマ
ーク３が形成でき、工程が削減され、かつ同一マスクで
形成したものゆえ、アライメント精度がより一層向上す
る。

【００９１】（実施例９）本実施例は前述した実施例１
と同じ構成の半導体装置を新規な製造プロセスを用いて
作製するものである。実施例１と異なる点は第２ウェハ
の加工方法及び第１ウェハと第２ウェハとの貼り合わせ
の後の処理である。図１６の工程（ｂ１）に示すように
Ｐ型単結晶Ｓｉウェハ７０を用意する。

【００９２】次いで図１６の工程（ｂ２）に示すように
陽極化成によって単結晶Ｓｉウェハ７０を多孔質Ｓｉウ
ェハ７１とする。

【００９３】陽極化成は、印加電圧を２．６Ｖ、電流密
度を３０Ａ／ｃｍ² とし、陽極化成溶液としてＨＦとＨ
₂ ＯとＣ₂ Ｈ₅ ＯＨとを１：１：１の割合で混合したも
のを用いると好ましい。図１６の工程（ｂ３）のように
得られた多孔質Ｓｉウェハ７１上にエピタキシャル成長
によりＰ型エピタキシャル層１を形成する。ここでは、
分子線エピタキシー法により、温度７００℃、圧力１×
１０^-9Ｔｏｒｒ、成長速度０．１ｎｍ／ｓｅｃの条件で
行うことが好ましい。

【００９４】その後、Ｐ型エピタキシャル層１表面に厚
い酸化膜３と薄い酸化膜３４を実施例１と同様、選択酸
化工程により作製し、さらに薄い酸化膜３４側に構造体
としての不純物拡散層を設ける。そして、図１６の工程
（ｂ５）に示すように表面をエッチング等により平坦化
する。

【００９５】平坦化後、別に用意した第１のウェハの表
面と前記平坦化表面とを向い合せ、熱処理することによ
りはり合わせる。その後、この多孔質層７１をエッチン
グ液により除去することにより、所望の構造を形成する
ことが可能である。

【００９６】このエッチング工程の詳細は以下のとおり
である。

【００９７】該張り合せた基体をバッファード弗酸（Ｈ
Ｆ：４．４６％、ＮＨ₄ Ｆ：３６．２％）と３０％過酸
化水素水との混合液（１：５）で選択エッチングする。
約１９１分後には、単結晶Ｓｉ層だけがエッチングされ
ずに残り、単結晶Ｓｉをエッチ・ストップの材料とし
て、多孔質Ｓｉ基板は選択エッチングされ、完全に除去
することができる。

【００９８】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く１９１分後でも５
０オングストローム以下程度であり、多孔質層のエッチ
ング速度との選択比は十の五乗以上にも達し、非多孔質
層におけるエッチング量（数十オングストローム）は実
用上無視できる膜厚減少である。すなわち、２００ミク
ロンの厚みを持った多孔質化されたＳｉ基板は、除去さ
れ、ＳｉＯ₂ 上に０．５μｍの厚みを持った単結晶Ｓｉ
層が形成できる。この方法によれば透過電子顕微鏡によ
る断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入さ
れておらず、良好な結晶性が維持される。

【００９９】（実施例１０）本発明の実施例１０によ
る、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造の半導体装置について図１７を基に説明する。

【０１００】まずＮ型１０〜２０Ωｃｍの単結晶シリコ
ン基板上にレジスト（不図示）を用いて所望のパターン
を形成する。次にこのレジストをマスクにイオン注入法
によりヒ素（Ａｓ）を加速エネルギー６０ｋｅｖで１×
１０¹⁵ケ／ｃｍ² 基板中に注入する。レジスト除去した
後に１１００℃で１２０分Ｎ₂ 中でドライブ・インする
ことにより、Ｎ型の高不純物濃度埋込み層３を形成す
る。次に透明ガラス等の絶縁基板４と前記単結晶シリコ
ン基板１の埋込み層３を有する面ＰＳを貼り合わせる。
この後１０００℃で６０分程度の熱処理を施すことによ
り、シリコン基板１と絶縁基板４は強固に密着する。次
に基板１を切削、研磨等により単結晶の厚さを０．５〜
８μｍ程度に仕上げる。このようにして形成したＳＯＩ
基板１１は高不純物濃度の埋込み層３が形成されてい
る。

【０１０１】次に単結晶層に通常のモノリシックＩＣ´
の製造方法によりＭＯＳトランジスター、バイポーラト
ランジスター、コンデンサー、抵抗等の素子を作り込む
わけだが、前述のＳＯＩ基板では表面に高不純物濃度の
埋込み層３の位置を現わす凹凸は存在しない。そこで絶
縁体基板側に設けられたランプ７２から波長５〜５０μ
ｍの赤外光（または遠赤外光）をレンズ７３を介して照
射し、受光部７４を設けてＳＯＩ基板を透過する赤外光
の強度を検出する。赤外光は単結晶中の高濃度領域では
透過率が低濃度の単結晶層に比べて１／２〜１／１０に
低下するので、単結晶層中の高不純物濃度の埋込み層の
位置を認識することが出来る。このようにして認識され
た埋込み層の位置とマスクの位置を合わせてＳＯＩ基板
表面にパターンを形成することにより、表面ＳＳ側にア
ライメント用の凹凸が形成できる。したがってこれ以降
は従来通りのアライメント方法によってマスク合せを行
えばよい。

【０１０２】前述の実施例では、単結晶シリコンと貼り
合せる絶縁基板は透明ガラスについて述べたが、単結晶
シリコン基板表面に絶縁膜を形成した基板でもシリコン
中の不純物濃度が５×１０¹⁶／ｃｍ³ 以下であれば透明
ガラスと同等の扱いをすることが出来る。

【０１０３】以上説明したように基板を透過するような
長波長の光を用いて基板中の不純物濃度の差などの透過
率の差異を認識して基板とマスクとの位置合せを行うこ
とにより、表面の凹凸、あるいは反射率の差異のない基
板に対してマスクとの位置合わせを行うことが出来る。

【０１０４】（実施例１１）以下、図１８を参照しなが
ら、本実施例１１をその製造工程に沿って詳しく説明す
る。

【０１０５】まず、Ｐ型のシリコンウェハー７０にＮ型
のエピタキシャル層１を１μｍ成長させた。

【０１０６】次に、Ｎ型エピタキシャル層１表面に、ア
ライメントマークとなる凹部３をＲＩＥ法により５００
０Åエッチングして形成した（工程（ａ））。

【０１０７】次に、支持となる基板Ｂとして、シリコン
ウェハー１’表面を５０００Å熱酸化４したものを用意
し、基板ＡのＮ型エピタキシャル層１表面ＰＳを接合面
として、１１００℃、３０分の熱処理により張り合わせ
を行なった。このときの接合面の密着強度は２５００
（Ｋｇｔ／ｃｍ² ）であり、全面平坦なものと同等のも
のであった（工程（ｂ））。

【０１０８】更に、Ｐ型のシリコン層７０を選択的に除
去し、工程（ｃ）に示す構造を得た。

【０１０９】次に、露出したＮ型エピタキシャル層１の
第２の面ＳＳに１０００Åの熱酸化膜６を形成した。

【０１１０】次に、最初のアライメントマーク３に合わ
せて、第２の主表面ＳＳに新たなアライメントマーク５
を形成する。Ｎ型エピタキシャル層１の膜厚は１μｍで
あり、凹状マーク３は、６３０ｎｍの光で検出可能であ
る。そこで、検出した凹状マーク３に合わせ、熱酸化膜
６をエッチングして、第２の主表面ＳＳのアライメント
マーク５を形成した（工程（ｄ））。

【０１１１】以降のプロセスは省略するが、この第２の
主表面の位置合わせマーク（２−７）を利用して拡散、
エッチング等の加工をすることにより、高い整合性が得
られる。

【０１１２】比較のため、多結晶シリコンにより５００
０Åの凸型位置合わせマークのものを作製したところ、
位置合わせマーク近傍には浮きが生じ、上記実施例程良
好な張り合せができなかった。

【０１１３】（実施例１２）図１９は、本発明の実施例
１２の製造工程を示す図である。

【０１１４】Ｐ型シリコン基板７２に対し、陽極化成を
施し１０μｍの多孔質シリコン層７１を形成した（工程
（ａ））。

【０１１５】その多孔質シリコン層７１をベースにエピ
タキシャル成長を行ない１μｍのＮ型エピタキシャル層
１を形成し、その表面ＰＳにアライメントマークとして
５０００Åの凹部３をＲＩＥ法により形成した（工程
（ｂ））。

【０１１６】支持基板Ｂとして、シリコンウェハー１’
の表面を熱酸化したものを用いた。

【０１１７】次に、支持基板Ｂの熱酸化膜４の表面とＮ
型エピタキシャル層１表面ＰＳを接合して張り合わせを
行なった（工程（ｃ））。

【０１１８】次に、Ｐ型シリコン領域７２を研削し、多
孔質シリコン層７１を露出させる（工程（ｄ））。この
ときの研削精度は、約±２〜３μｍ程度である。

【０１１９】残った多孔質シリコン領域７１をフッ酸系
の液により選択的にエッチング除去した。

【０１２０】その後、露出したＮ型エピタキシャル層１
表面を熱酸化６し、アライメントマーク３に合わせて酸
化膜６を除去した領域５を、第２主表面ＳＳのアライメ
ントマークとして形成した（工程（ｅ））。

【０１２１】多孔質Ｓｉと非多孔質Ｓｉはフッ酸系のエ
ッチング液において高いエッチング比を得ることができ
る。本実施例では、第１の基体Ａに多孔質シリコン領域
７１を形成することにより、精度の高い選択エッチング
が可能となり、均一な膜厚のＳＯＩ層を得ることができ
る。また、この時、選択的エッチング液として用いられ
るフッ酸系の液としては、フッ酸、過酸化水素、アルコ
ールの混合液が代表的である。

【０１２２】（実施例１３）図２０を用いて、本発明の
実施例１３を説明する。本実施例の製造工程は、実施例
１１に準拠する。第１実施例のＮ型エピタキシャル層に
相当するのが図２０中の１である。このエキタキシャル
層１の膜厚は２μｍとし、この表面に位置合わせマーク
を形成する領域として深さ１μｍの凹部３をＲＩＥ法に
より形成した。この凹部領域３内に位置合わせマークと
して、更に５０００Åの凹型のマーク７３を形成した
（工程（ａ））。

【０１２３】次に、実施例１１と同様に、他の基体Ｂと
張り合せた。

【０１２４】そして、実施例１１と同じ工程を経て、こ
の凹型マーク７３をもとにして、凹型マーク７３がある
反対の面に加工を施し、第２主表面の位置合わせマーク
５を形成した。この実施例では、Ｎ型エピタキシャル層
の膜厚は２μｍであり、実施例１１で示すような手段で
は、光は殆どシリコン中で吸収されてしまう。

【０１２５】そこで、本実施例においては、位置合わせ
マーク７３が存在する領域全体を、３の凹部を形成する
ことにより薄膜化し、その領域３内に位置合わせマーク
７３を形成した。

【０１２６】位置合わせマークが存在する領域全体を薄
膜化しない場合、凹部の位置合わせマーク７３の底部は
少なくとも光が透過するまで深くする必要がある。即
ち、１．５μｍもエッチングする必要があり、側面での
ダレなど加工精度に難が生じやすい。

【０１２７】本実施例においては、アライメントマーク
７３を検知するための光源としては、ＨｅＮｅレーザを
用いており、吸収係数は３．５Ｅ３ｃｍ^-1である。また
図２０中のｘは、１μｍであり、α×（２ｘ）＝０．７
となり、充分光を透過するようになっている。

【０１２８】また、位置合わせマーク領域である凹部３
に、凸部のアライメントマークを形成することもでき、
同様の方法で検知することができる。従って、加工は堆
積膜を用いることもできる。

【０１２９】（実施例１４）次に、本発明の実施例１４
を、図２１、図２２、図２３を用いて説明する。図２１
は、貼り合わせ前のＭＯＳトランジスタの下地面の加工
工程を示し、図２２は、張り合わせ工程を示し、図２３
は、張り合わせ後の表面の加工工程を示した図である。

【０１３０】まず図２１を用いて、下地面の加工工程を
説明する。

【０１３１】図２１に示すように、Ｐ型ウェハー７０上
にＮ型のシリコンエピタキシャル層１を８０００Å設け
る。Ｎ型シリコンエピタキシャル層１に対し、ＭＯＳト
ランジスタを設ける領域を薄膜にするためと、アライメ
ントマークを形成するために５０００Åのエッチングを
施し凹部７５、７６を形成した。

【０１３２】次に１０００Åの熱酸化７４を行ない（工
程（ｂ））、その後に、６０００ÅのＣＶＤ酸化膜７７
を堆積した（工程（ｃ））。

【０１３３】次に、裏面のゲート酸化膜・ゲート電極を
形成するため、一部酸化膜をエッチング除去し、裏面の
ゲート酸化膜として５００Åの熱酸化膜７８を形成した
（工程（ｄ））。

【０１３４】更に、裏面のゲート電極として多結晶シリ
コン７９を堆積し、ＭＯＳ作製領域外の多結晶シリコン
は取り除いた。平坦処理の後エッチバックを行ない、図
２１の工程（ｅ）に示す構造を得た。３がアライメント
マークである。

【０１３５】次に、図２２を用いて張り合わせ工程を説
明する。

【０１３６】図２１に示す通り作製したウェハーに対
し、さらにＣＶＤ酸化膜８０を８０００ÅＢＰＳＧ膜８
１を８０００Åを堆積し、それらの膜を介して支持基板
１’と張り合せを行なった。張り合わせ条件は９５０
℃、１５分、３００Ｖの静電圧着法により行ない、図２
２の工程（ａ）に示す構造を得た。

【０１３７】次に、Ｐ型領域７０を選択エッチングによ
り除去し、図２２の工程（ｂ）に示す構造にした。本実
施例において、アライメントマーク３は凹型構造である
ため、張り合わせにおいてはボイドもなく高い接着強度
が得られた。

【０１３８】次に、図２３を用いて表面の加工工程の説
明を行なう。

【０１３９】シリコン層の膜厚は８０００Åであるた
め、アライメントマーク３は、ＨｅＮｅレーザで充分検
知できる。このマーク３をもとにフィールド酸化膜８２
を形成した（図２３の工程（ａ））。

【０１４０】ＭＯＳトランジスタの活性層をＰ型にする
ため、ボロン（Ｂ¹¹）をドーズ量２Ｅ１２ｃｍ^-2、注入
エネルギー１００ｋｅＶでイオン注入し、その後１００
０℃の熱処理を施した。熱酸化膜によるゲート酸化膜８
３を５００Å形成し、ゲート電極８４として多結晶シリ
コンを堆積した。図２３の工程（ｂ）にその全体図、図
２３の（ｃ）にＭＯＳトランジスタ部の拡大図を示す。

【０１４１】次に、図２３の工程（ｄ）に示すとおり、
ゲート電極８４をマスクにしてイオン注入によりソース
・ドレイン領域８５を形成した。イオン注入条件は、イ
オン種として燐（Ｐ³¹）をドーズ量５Ｅ１５ｃｍ^-2、注
入エネルギー１００ｋｅＶで注入した。

【０１４２】その後、９００℃、３０分の熱処理により
不純物を活性化させた。裏面のゲート電極７９の電位を
とるためスルーホール（不図示）を開けた。

【０１４３】その後、ＰＳＧ ６０００Åの層間絶縁膜
８６の堆積、コンタクト形成、Ａｌ８７の堆積、ＰＳＧ
保護膜８８を８０００Å堆積するプロセスを経て図２３
の（工程（ｅ）の構造を作製した。

【０１４４】前述のプロセスにより作製したＭＯＳトラ
ンジスタの特性を図２４に示す。本実施例でのＭＯＳト
ランジスタのゲート長は、０．５μｍであり、基板濃度
は５Ｅ１５ｃｍ^-3である。比較例としてのバルクシリコ
ンウェハーや裏面にゲート電極を持たないＭＯＳトラン
ジスタではこのようなゲート長と基板濃度ではパンチス
ルー現象が生じてしまっていたが（図８波線）、本実施
例ではパンチスルーのない良好なＭＯＳトランジスタ
（図８実線）が作製できた。

【０１４５】（実施例１５）実施例１２に示した、多孔
質シリコンを用いた張り合わせ技術により、図２２に示
す構造を得た。その後は、実施例１４の図２２、図２３
に示すプロセスを経て実施例１４と同様なＭＯＳトラン
ジスタ構造を得た。

【０１４６】その結果、パンチスルーの無い良好なＭＯ
Ｓトランジスタ特性を得た。

【０１４７】（実施例１６）上述した各実施例のアライ
メントマークは、エピタキシャル層内で凹型の空洞形状
をしていたが、本実施例では、完全にエピタキシャル層
を貫通した位置合わせマークの構造を有するものについ
て述べる。

【０１４８】図２５を参照しながら、以下に詳しく説明
する。

【０１４９】同図において、支持基板であるシリコンウ
ェハ１’上にはＳＯＩのＳｉ薄膜下の絶縁層４がある。
これはＳｉＯ₂ のみならず、ＳｉＯＮ系絶縁物、ＳｉＮ
絶縁物、又はそれぞれの組み合せからなるものである。
Ｓｉ薄膜１は０．０５μｍから数１０μｍ厚である。ア
ライメントマーク３は図に示されるようにエピタキシャ
層１を貫通する構造となっている。

【０１５０】このような構造は、前述した実施例１１と
同様に、多孔質層まで達するようにエピタキシャル層を
ＲＩＥによりエッチングすれば、前述した実施例１１の
工程と同様の工程で作製可能である。

【０１５１】本実施例の構造では、デバイスを作製する
表面ＳＳ上にまでアライメントマークが達しており、良
好なアライメント信号が得られ、高精度が実現できるメ
リットがある。

【０１５２】以上説明した様に、本発明の実施例１１乃
至１６によれば、凹型の位置合わせマークを用いること
により、張り合せ法によるＳＯＩ構造の半導体装置にお
いて、その位置合わせを正確にするとともに、張り合わ
せられる基板の接合面における平坦性を高くすることが
できる。

【０１５３】また、半導体層の表面と裏面に加工を施す
際に、表面と裏面の位置合わせを正確にして高精度な半
導体装置を得ることができる。

【０１５４】また反対面のアライメントマークを検出す
るために、位置合わせマークの凹部の最底部と反対面で
ある第２主表面までの距離ｘを、下記条件式： α×（２ｘ）≦１ （ただし、αは距離ｘ間の半導体層
の光吸収係数） を満たすように設定することにより、位置合わせマーク
である凹部のみが光を透過し、精度良く検出することが
できる。

【０１５５】（実施例１７）まず、図２６に示すように
１×１０¹²〜１０¹⁶ｃｍ^-3程度の不純物を含むＰ型シリ
コン基板１を５０００Å酸化を行い、裏面ＳＳにフォト
リソグラフィ工程でアライメントの基準マーク９３を形
成した。アライメントマークはウェハの両面に露光でき
る装置を使用した。これは、まず、ウェハ表面に保護用
レジストを塗布した後、ウェハ裏面にレジストを塗布
し、両面露光機を使用しウェハの裏面にアライメントマ
ークを転写、エッチングを行い、基準アライメントマー
ク９３を形成した（工程（Ａ））。

【０１５６】その後、全面の酸化膜の除去を行い、再び
７０００Åの酸化を行った。裏面の基準マーク９３を使
用し、ウェハのアライメントを行った後、ウェハ表面に
コレクタの埋込領域７を形成する部分のパターン転写を
行い、酸化膜をエッチング除去し、次にシリコン酸化膜
を１０００Å形成した。

【０１５７】Ａｓをイオン注入し、熱拡散により不純物
濃度１×１０¹⁹ｃｍ^-3以下のＮ型コレクタ埋込領域７を
５μｍ形成した。このときの抵抗は３０Ω／□以下とな
るようにした。その後、全面の熱酸化膜を除去した（工
程（Ｂ））。

【０１５８】次に、ＳＯＩ基板の基体となるシリコンウ
ェハ１’上に、５０００Åの熱酸化膜４を形成した。こ
のウェハ１’とＮ型コレクタ埋込領域７を形成したウェ
ハ１の表面ＰＳを重ね合わせ、酸素雰囲気中で８００
℃、０．５時間加熱することにより２枚のシリコンウェ
ハが強固に接合された（工程（Ｃ））。

【０１５９】次に、ＳＯＩ基板の基体となるウェハ１’
の裏面に、フォトリソグラフィ工程を用いて初めにつけ
たアライメント９３の基準マークに対応するマーク９４
を形成した。形成方法は、基準マークと同様に、ウェハ
を酸化した後、レジストを塗布し、裏面のアライメント
基準マークを用いてウェハのアライメントを行った後、
表面側で露光を行い、更にエッチングを行いアライメン
トマーク９４を形成した（工程（Ｄ））。

【０１６０】以降のプロセスのアライメントマークは、
このマーク９４を基準として利用した。また装置の表裏
のオフセットを最小とするため、以降のパターン転写は
アライメントは表側、露光は裏側の光源を利用した。

【０１６１】埋込領域を形成したシリコンウェハ１を裏
面ＳＳからメカニカルなグラインダーでシリコン残厚が
２０μｍとなるまで削った。この際、初めに形成した基
準アライメントマーク９３は消滅した。

【０１６２】図２７を参照するにその後ケミカルエッチ
ングを行い、最終的に８μｍのシリコン厚に加工した。
ここで、Ｎ型の埋込領域７を有するＳＯＩ基板が出来た
（工程（Ｅ））。

【０１６３】次に８０００Åの熱酸化膜を形成し、Ｐｈ
イオンを注入し、熱拡散を行い、Ｎ型埋込領域７に届く
ようにＮ型コレクタ領域９５を形成した。このときの抵
抗値は１０Ω／□以下となるようにした。

【０１６４】次にＮ型コレクタ領域９５に囲まれた内
に、ベース領域をパターニングし、イオン注入、熱拡散
を行いベース領域９６を形成した。更にエミッタ領域９
７を形成した（工程（Ｆ））。

【０１６５】その後、Ｎ型コレクタ領域９５を囲むよう
に分離用の溝９８にはさまれた酸化膜に届く様に形成
し、溝９８をＣＶＤ膜９９で埋め込んだ（工程
（Ｇ））。

【０１６６】その後、配線材料とのコンタクト２００を
開孔し、Ａｌ２０１を堆積し所望のパターンに加工した
（工程（Ｈ））。

【０１６７】このようにして、埋込領域を形成したＳＯ
Ｉ基板上に半導体素子を形成することができた。また、
裏面のアライメントマーク９４に対応したアライメント
マーク２０２をウェハ表面に形成し、これを以降のアラ
イメントマークとして利用しても良い。図２８は、この
変形例を説明する図であり、図２８の工程（Ｆ’）のよ
うにウェハ表面のアライメントマーク２０２を形成した
後、これを以降のアライメントマークとして用いて、素
子形成を行なうものである。

【０１６８】上述した実施例はバイポーラトランジスタ
について述べたが、特にこれに限定するものではない。
また埋込まれる部分も単純な埋込層ではなくデバイス構
造のものでも可能である。

【０１６９】また、基体となる基板は、シリコン基板、
絶縁基板、ガラス基板のいずれであっても、本発明は同
様に実施可能であり、同様の効果を得ることができるも
のである。

【０１７０】以上説明したように、本実施例によれば、
基準のアライメントマークをウェハの裏面に形成し、こ
のマークとウェハ表面のマークを互いに整合して形成す
ることにより、ＳＯＩ基板に形成した埋込領域に対応す
る基板表面に、簡単に、精度良く、半導体素子を形成す
ることが可能となる。

【０１７１】またウェハの貼り合わせ温度が８００℃前
後と低温なため、ドーパントの拡散が生じず、薄い単結
晶を絶縁膜上に残すことが可能となる。

【０１７２】（実施例１８）本発明の実施例１８による
半導体装置について説明する。

【０１７３】本実施例では基板の出発材料として多孔質
Ｓｉを用いる。多孔質Ｓｉは、Ｕｈｌｉｒ等によって１
９５６年に半導体の電解研磨の研究過程に於て発見され
た（Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．， ｖｏｌ ３５，３３３（１９５６）。また、ウ
ナガミ等は、陽極化成におけるＳｉの溶解反応を研究
し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要であ
り、その反応は、次のようであると報告している（Ｔ．
ウナガミ：Ｊ．Ｅｌｅ ｃｔｒｏｃｈｅｍ．Ｓｏｃ．，
ｖｏｌ．１２７，４７６（１９８０））。

【０１７４】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ⁺ →ＳｉＦ₂ ＋２Ｈ⁺ ＋ｎｅ^- ＳｉＦ₂ ＋２ＨＦ→ＳｉＦ₄ ＋Ｈ₂ ＳｉＦ₄ ＋２ＨＦ→Ｈ₂ ＳｉＦ₆ 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ⁺ →ＳｉＦ₄ ＋４Ｈ⁺ ＋λｅ^- ＳｉＦ₄ ＋２ＨＦ→Ｈ₂ ＳｉＦ₆ ここで、ｅ⁺ 及び、ｅ^- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々Ｓｉｌ原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。

【０１７５】このように、多孔質Ｓｉを作製するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（Ｒ．Ｐ．Ｈｏｌｍｓｔｒｏｎ ａｎｄ Ｊ．Ｙ．
Ｃｈｉ． Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ， ｖｏｌ．
４２，３８６（１９８３））。

【０１７６】この多孔質Ｓｉ層は、単結晶Ｓｉの密度
２．３３ｇ／ｃｍ³ に比べて、ＨＦ溶液濃度を５０〜２
０％に変化させることで、その密度を１．１〜０．６ｇ
／ｃｍ³ の範囲に変化させることができる。この多孔質
Ｓｉ層は、透過電子顕微鏡による観察によれば、平均約
６００オングストローム程度の径の孔が形成される。そ
の密度は単結晶Ｓｉに比べると、半分以下になるにもか
かわらず、単結晶性は維持されており、多孔質層の上部
へ単結晶Ｓｉ層をエピタキシャル成長させることも可能
である。また、多孔質層はその内部に大量の空隙が形成
されているために、密度が半分以下に減少する。その結
果、体積に比べて表面積が飛躍的に増大するため、その
化学エッチング速度は、非多孔質Ｓｉ層のエッチング速
度に比べて、著しく増速される。

【０１７７】まず、図２９に示すように、単結晶Ｓｉ基
体を以下の条件の陽極化成により多孔質化して多孔質Ｓ
ｉ基体７１を形成する。

【０１７８】 印加電圧： ２．６（Ｖ） 電流密度： ７（ｍＡ・ｃｍ^-2） 陽極化成溶液： ＨＦ：Ｈ₂ Ｏ：Ｃ₂ Ｈ₅ ＯＨ＝
１：１：１ Ｐｏｒｏｓｉｔｙ： ５６（％） 次に多孔質Ｓｉ基体２４の表面に非多孔質単結晶Ｓｉ層
（ｎ^- 層）１をエピタキシャル成長する。単結晶Ｓｉ層
１の厚さは適宜設定されるが、ここでは２μｍとした。
エピタキシャル成長は一般的な熱ＣＶＤ法、減圧ＣＶＤ
法、プラズマＣＶＤ法、分子線エピタキシー法、スパッ
タ法等で行われる。

【０１７９】次に図３０に示すように、通常の選択酸化
工程により、単結晶Ｓｉ層１上に膜厚の厚い第１の選択
酸化領域１１及び薄い酸化膜３４を形成する。次に順次
不純物イオンを注入してｐ^- 領域１３及びｐ⁺ 領域１２
を形成し、さらにｎ⁺ 領域１４を形成し、不純物の活性
化のためのアニール処理後、ＳＯＧ（Ｓｐｉｎ ＯｎＧ
ｌａｓｓ）を表面にコートし、リフローにより平坦化を
行う。平坦化後ＳｉＯ₂ のエッチングを行い図３１の構
造を得る。なお、本実施例では後述するように第１の選
択酸化領域４をアライメントマークとしても利用する。

【０１８０】次に、図３２に示すように、単結晶Ｓｉ層
１と表面に酸化膜４を有する他の単結晶Ｓｉ基体１’と
を洗浄した後に密着させ、その後酸素、窒素、水素、希
ガス等の雰囲気中で加熱することで貼り合わせる。

【０１８１】なお、一般的に熱処理の温度が高ければ高
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ₂
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ₂ Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１１００℃である。ここでは
熱処理温度を約１０００℃とした。

【０１８２】多孔質Ｓｉ基体７１を下記のエッチング液
を用いてエッチング除去して図３３に示す構造を得る。
多孔質Ｓｉ基体７１を単結晶に対して選択的にエッチン
グすることができるエッチング液としては、弗酸、バッ
ファード弗酸等の弗酸系のエッチング液がある。なお、
かかるエッチング液に、メタノール、エタノール、プロ
パノール、イソプロパノール等のアルコールを添加する
ことによって、エッチングによる反応生成気体の気泡
を、瞬時にエッチング表面から、攪はんすることなく、
除去でき、均一にかつ効率よく多孔質Ｓｉをエッチング
することができる。また、過酸化水素水を添加すること
によって、Ｓｉの酸化を増速し、反応速度を無添加にく
らべて増速することが可能となり、更に過酸化水素水の
比率を変えることにより、その反応速度を制御すること
ができる。

【０１８３】ここでは、多孔質Ｓｉ基体７１を４９％弗
酸とアルコールと３０％過酸化水素水との混合液（１
０：６：５０）で攪はんすることなく選択エッチングし
た。多孔質Ｓｉ基体は選択エッチングされ、完全に除去
された。

【０１８４】次に、図３４に示すように、アライメント
マークとなる第１の選択酸化領域１１をめあすとして、
通常の選択酸化工程により、単結晶Ｓｉ層１上に膜厚の
厚い第２の選択酸化領域１５と薄い酸化膜２０を形成す
る。選択酸化は第１の選択酸化領域１１と接する深さま
で行われ、素子領域は完全に電気的に分離される。ただ
し、ｎｐｎ型トランジスタのコレクタを構成するｎ^- 領
域１をＡＩ電極に接続するためのｎ⁺ 領域１４上の第２
の選択酸化領域２０３は、ｎ⁺ 領域１４の上部で酸化が
止まっている。なお、アライメントマークとなる第１の
選択酸化領域１１は、上面からＨｅ−Ｎｅレーザにより
エッジが検知され、このエッジを基準として第２の選択
酸化領域１５を形成する。第１の選択酸化領域１１をア
ライメントマーク用として用いることができない場合は
アライメントマーク用の選択酸化領域を別に形成しても
よい。

【０１８５】次に、図３５に示すように、順次不純物イ
オンを注入してｎ領域１７、ｎ⁺ 領域１９、ｐ⁺ 領域１
６、ｐ領域１８を形成し、不純物の活性化のためのアニ
ール処理を行う。

【０１８６】その後、通常の半導体製造プロセス工程に
より、前出の図５に示したバイポーラトランジスタ構成
の半導体装置を作製した。

【０１８７】本実施例において、分離用絶縁層として選
択酸化膜を用いたが、特にこれに限定されず、絶縁層を
所定の位置に埋め込んで作製されるものであれば、使用
可能であり、材料もＳｉＯ₂ のみならず、ＳｉＮ、又Ｓ
ｉＯ₂ −ＳｉＮの多層構造、ＳｉＯＮ等どれも使用可能
であることは言うまでもない。

【０１８８】（実施例１９）本実施例は、上記第１実施
例において、第１の選択酸化領域１１と第２の選択酸化
領域１５とが接しない所定の深さで、選択酸化を停止し
たものである。図２０は本発明の第２実施例となるバイ
ポーラトランジスタ構成の半導体装置を説明するための
断面図である。なお、図１の構成部材と同一構成部材に
ついては同一符号を付して説明を省略する。

【０１８９】図３６に示すように、本実施例において
は、第１の選択酸化領域１１と厚い第２の選択酸化領域
１５とが接しない所定の深さで、選択酸化が停止されて
いる。このような構成にすることにより次のような効果
を得ることができる。 選択酸化膜形成に要する時間が短縮され、不純物の
不要な拡散が抑えられ、浅い不純物半導体領域を形成す
ることができる。 第１の選択酸化領域１１を作製する場合、多孔質Ｓ
ｉ基板を長時間加熱すると多孔質Ｓｉ基板が変質して、
単結晶層とのエッチッグ選択比を十分取ることができな
くなる場合があるが、本実施例では、多孔質Ｓｉ基板が
変質しな い条件で第１の選択酸化領域１１を作製する
ことができる。 加熱により、多孔質Ｓｉ基板２４からボロン等の不
純物が単結晶Ｓｉ層１に拡散していき、リーク電流が増
大する等の問題が生じる場合があるが、本実施例では、
ボロン等の不純物の拡散が問題と成らない条件で第１の
選択酸化 領域１１を作製することができる。 （実施例２０）本実施例は本発明をＭＯＳトランジスタ
に適用したものである。

【０１９０】図３７は本発明の実施例２０となるＭＯＳ
トランジスタの構成を説明するための平面図、図３８は
図９のＣＣ’線断面図、図３９はＤＤ’線断面図、図４
０はＥＥ’線断面図である。

【０１９１】図３７〜図４０において、２３１は単結晶
Ｓｉ基体、２３２は単結晶Ｓｉ基体２３１上に設けられ
たＳｉＯ₂ 酸化膜、２３３は第１の選択酸化領域、２３
４、２３５、２３６はそれぞれｎ型ＭＯＳトランジスタ
を構成するソース領域、チャネル領域、ドレイン領域、
２３７はゲート電極、２３８は第２の選択酸化領域、２
３９はゲート絶縁膜、２４０は酸化膜、２４１、２４２
はドレイン、ソース電極、２４３はチャネル領域２３５
の下部領域と接続されるｐ⁺ 領域、２４４はｐ⁺ 領域２
４３と接続される電極である。なお、第１の選択酸化領
域２３３と第２の選択酸化領域２３８とは接していて、
第１実施例の第１の選択酸化領域１１、第２の選択酸化
領域１５のように半導体領域を電気的に絶縁している。

【０１９２】本実施例によるｎ型ＭＯＳトランジスタ
は、チャネル領域２３５の下部領域がｐ⁺ 領域２４３、
電極２４４で接続されているので、チャネル領域のコン
タクトをとることができ、ＭＯＳトランジスタのＯＦＦ
特性を改善することができる。

【０１９３】なお、本実施例のｎ型ＭＯＳトランジスタ
の製造工程は、ＭＯＳトランジスタとバイポーラトラン
ジスタとの構造上の違いによる工程の差異を除けば、図
２９〜図３５を用いて説明した製造工程と略同じなので
説明を省略する。 （実施例２１）本実施例は短チャネルＭＯＳトランジス
タに本発明を用いたものである。

【０１９４】一般に、チャネル長Ｌが短くなっていく
と、閾値電圧が変化する等の短チャネル効果が現われ
る。このような短チャネル効果を防止する手段の一つと
しては、拡散領域（ソース、ドレイン領域）の深さを浅
くする方法がある。かかる見地からＳＯＩ基体上に短チ
ャネルＭＯＳトランジスタを形成する場合、下地のＳｉ
Ｏ₂ 層までソース、ドレイン領域が達する構成が望まし
い。しかしながら図４１に示すように、ソース、ドレイ
ン領域２５４、２５６を下地のＳｉＯ₂ 層２５２まで拡
散すると横方向拡散により短チャネルＭＯＳトランジス
タのＬ_eff が小さくなり、パンチスルーしやすくなる。
そこで本実施例においては、ｎ⁺ 層を極力浅くし且つ下
地のＳｉＯ₂ 層と接するためにソース領域、ドレイン領
域直下に第１の選択酸化領域を設ける。

【０１９５】図４２は本発明の実施例２１となるＭＯＳ
トランジスタの構成を説明するための断面図である。同
図において、２５１は単結晶Ｓｉ基体、２５２は単結晶
Ｓｉ基体２５１上に設けられたＳｉＯ₂ 酸化膜、２５３
はソース、ドレイン領域下の第１の選択酸化領域、２５
４、２５５、２５６はそれぞれｎ型ＭＯＳトランジスタ
を構成するソース領域、チャネル領域、ドレイン領域、
２５７はゲート電極、２５８は第２の選択酸化領域、２
５９はチャネル領域下に形成されたｐ領域である。

【０１９６】本実施例ではソース領域、ドレイン領域直
下にＳｉＯ₂ 層を配置する必要があるが、このような配
置は、図２９に示したように多孔質Ｓｉ基体上に単結晶
Ｓｉ層２５５を形成した後、不純物イオン注入によりｐ
領域２５９を形成し、更に単結晶Ｓｉ層２５５にアライ
メントマークとなる第１の選択酸化領域２５３を設け、
酸化膜２５２を有する単結晶Ｓｉ基体２５１に貼り合わ
せたのち、アライメントマークとなる第１の選択酸化領
域２５３のエッジを検出してゲート絶縁膜上にゲート電
極２５７を形成し、このゲート電極２５７をマスクとし
て、不純物イオンを注入しアニールを行って、ソース領
域２５４、ドレイン領域２５６を形成すればよい。

【０１９７】なお、実施例２０の図３９と同様にｐ領域
２５９を外部電極と接続すれば、ＭＯＳトランジスタの
ＯＦＦ特性を改善することができる。 （実施例２２）本実施例はＣＭＯＳ構成のトランスファ
ーゲートに本発明を用いたものである。 図４３は本発
明の実施例２２となるトランスファーゲートの構成を説
明するための平面図、図４４は図４３のＧＧ’線断面
図、図４５は図４３のＦＦ’線断面図である。

【０１９８】図４３において、２９１はｎ型ＭＯＳトラ
ンジスタ構成部、２９２はスペース２９３はｐ型ＭＯＳ
トランジスタ構成部である。図４３〜図４５において、
２６１は単結晶Ｓｉ基体、、２６２は単結晶Ｓｉ基体２
６１上に設けられたＳｉＯ₂酸化膜、２６３は第１の選
択酸化領域、２６４、２６５、２６６はそれぞれｐ型Ｍ
ＯＳトランジスタを構成するソース領域、チャネル領
域、ドレイン領域、２６７はゲート電極、２６８は第２
の選択酸化領域、２６９はゲート絶縁膜、２７０はチャ
ネル領域２６５と接続されるｎ⁺ 領域、２７１、２７２
はドレイン、ソース電極、２７３はゲート電極上のＳｉ
Ｏ₂ 酸化膜、２７４はｎ型ＭＯＳトランジスタ構成部２
９１とｐ型ＭＯＳトランジスタ構成部２９３とを分離す
るＳｉＯ₂酸化領域、２７５はｎ⁺ 領域２７０と接続さ
れる電極である。なお、第１の選択酸化領域２６３と第
２の選択酸化領域２６８とは接していて、半導体領域を
電気的に絶縁している。なお、ｐ型ＭＯＳトランジスタ
構成部２９３はｎ型ＭＯＳトランジスタ構成部２９１と
導電型が異なる点を除いて同じなので、ここでは説明を
省略する。

【０１９９】なお、かかる構成は実施例２０の効果に加
え、ＭＯＳトランジスタ構成部のゲート電極が対向して
構成され、キャリアの移動に対する垂直方向電界強度が
小さいため、高移動度、高ｇｍ特性が得られ、電界緩和
によりホットキャリアの発生が防止でき素子の寿命が向
上し、またゲート酸化膜下のＳｉ部の静電容量が減少す
るのでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉ
ｎｇ）特性が向上しリーク電流が極めて小さくなる効果
がある。

【０２００】以上詳細に説明したように、本実施例１８
乃至２２の半導体装置によれば、単結晶半導体層の両面
から絶縁領域を形成して絶縁分離し、絶縁分離領域の面
積を小さくすることができる。

【０２０１】又、必要に応じた絶縁分離領域を形成す
る。

【０２０２】更には、高移動度、高ｇｍ特性をもち、素
子の寿命が向上し、リーク電流の小さい半導体装置とな
る。加えて、結晶性の優れた均一な厚みの単結晶半導体
層を用いて更に上記特性を向上することができる。

【０２０３】従来のＳＯＩ技術を用いてＭＯＳ電界効果
トランジスタを構成した場合と上述した実施例によるト
ランジスタとを比較する。

【０２０４】図４６は比較例としたｎＭＯＳ電界効果ト
ランジスタの構成を示す断面図である。

【０２０５】同図において、２１０１は単結晶Ｓｉ基
体、２１０２は単結晶Ｓｉ基体２１０１上に形成された
ＳｉＯ₂ 層、２１０３は選択酸化領域、２１０４、２１
０５、２１０６、２１０７はｎＭＯＳ電界効果トランジ
スタのソース領域、チャネル領域、ドレイン領域、ゲー
ト電極、２１０８、２１０９はソース用電極、ドレイン
用電極である。

【０２０６】上記構成のｎＭＯＳ電界効果トランジスタ
では、半導体領域がＳｉＯ₂ 層２１０２及びフィールド
酸化膜２１０３で電気的に完全に分離された構造をとる
ため、チャネル領域のコンタクトが取れず、チャネル領
域はフローティング状態となっており、その電位が固定
できず動作が不安定となる。さらに図４７（ａ）（ｂ）
に示すように、トランジスタのＯＮ状態に発生した少数
キャリアがＯＦＦ状態になった時に、行き場所がなくな
り、再結合による消滅までチャネル領域に残るためにＯ
ＦＦ時に電流が流れ続け、ＯＦＦ特性が悪い現象で有っ
た。ただし、図４７の（ａ）はゲートに入力するパル
ス、図４７の（ｂ）はそれに対応したＳＯＩ−ＭＯＳ電
界効果トランジスタの応答波形である。

【０２０７】

【発明の効果】以上説明した本発明の半導体装置及びそ
の製造方法によれば、従来のものとは異なる不純物プロ
ファイルを備えた高性能な装置となる。

【０２０８】又、本発明の半導体装置及びその製造方法
によれば、素子分離領域の占有面積を小さくして、半導
体機能素子の集散度を高められる。

【０２０９】更に、本発明の半導体装置及びその製造方
法によれば、アライメントが正確なものとなり、容易に
上記効果を奏する新規な半導体装置を製造できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一例としてのバイポーラ
トランジスタを示す模式的断面図

【図２】本発明の半導体装置の製造工程の一例を説明す
るための模式図

【図３】本発明の半導体装置の一例を示す模式的上面図

【図４】図３に示す半導体装置のＡＡ’線による模式的
断面図

【図５】従来の半導体装置としてのバイポーラトランジ
スタを示す模式的断面図

【図６】本発明の実施例１による半導体装置を示す模式
的上面図

【図７】図６に示す半導体装置のＢＢ’線による模式的
断面図

【図８】実施例１による半導体装置の製造工程の他の例
を説明するための模式図

【図９】本発明の実施例２による半導体装置の他の例を
示す模式的上面図

【図１０】本発明の実施例３による半導体装置を示す模
式的断面図

【図１１】本発明の実施例４による半導体装置を示す模
式的断面図

【図１２】本発明の実施例５による半導体装置を示す模
式的断面図

【図１３】本発明の実施例６による半導体装置を示す模
式的断面図

【図１４】本発明の実施例７による半導体装置を示す模
式的断面図

【図１５】本発明の実施例８による半導体装置を示す模
式的断面図

【図１６】本発明の実施例９による半導体装置の製造工
程を説明するための模式図

【図１７】本発明の実施例１０による半導体装置のアラ
イメントを説明するための模式図

【図１８】本発明の実施例１１による半導体装置の製造
工程を説明するための模式図

【図１９】本発明の実施例１２による半導体装置の製造
工程を説明するための模式図

【図２０】本発明の実施例１３による半導体装置の製造
工程を説明するための模式図

【図２１】本発明の実施例１４による半導体装置の製造
工程を説明するための模式図

【図２２】本発明の実施例１４による半導体装置の製造
工程を説明するための模式図

【図２３】本発明の実施例１４による半導体装置の製造
工程を説明するための模式図

【図２４】実施例１４による半導体装置の特性を示すグ
ラフ

【図２５】本発明の実施例１６による半導体装置を示す
模式的断面図

【図２６】本発明の実施例１７による半導体装置の製造
工程を説明するための模式図

【図２７】実施例１７による半導体装置の製造工程を説
明するための模式図

【図２８】実施例１７による半導体装置の製造工程の他
の例を説明するための模式図

【図２９】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３０】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３１】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３２】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３３】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３４】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３５】本発明の実施例１８による半導体装置の製造
工程の他の例を説明するための模式図

【図３６】本発明の実施例１９による半導体装置を示す
模式的断面図

【図３７】本発明の実施例２０による半導体装置を示す
模式的上面図

【図３８】図３７に示す半導体装置のＣＣ’線による模
式的断面図

【図３９】図３７に示す半導体装置のＤＤ’線による模
式的断面図

【図４０】図３７に示す半導体装置のＥＥ’線による模
式的断面図

【図４１】半導体装置の作用を説明するための模式的断
面図

【図４２】本発明の実施例２１による半導体装置を示す
模式的断面図

【図４３】本発明の実施例２２による半導体装置を示す
模式的上面図

【図４４】図４３に示す半導体装置のＧＧ’線による模
式的断面図

【図４５】図４３に示す半導体装置のＦＦ’線による模
式的断面図

【図４６】比較例の半導体装置を示す模式的断面図

【図４７】本発明の一実施例と比較例との特性の違いを
示すグラフ

【符合の説明】

１ ＳｉＯ₂ 層４上に設けられた単結晶半導体層、 １’ 単結晶半導体基体、 ４ 基体１’上に設けられたＳｉＯ₂ 層、 １１ 層１の下面から設けられた第１の絶縁領域となる
第１の選択酸化領域、 １２，１６，２１，２４ ｐ⁺ 領域、 １３ ｐ^- 領域、 １４，１９，２２，２３ ｎ⁺ 領域、 １５ 第２の絶縁領域となる第２の選択酸化領域、 １７ ｎ領域、 １８ ｐ領域、 ２０ 酸化膜、 ２５ 表面酸化膜、 ２６〜３０ Ａｌ電極。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−38461 (32)優先日 平４(1992)１月30日 (33)優先権主張国 日本（ＪＰ） (72)発明者 小泉 徹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 光地 哲伸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 川角 保志 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (29)

【特許請求の範囲】
1. 【請求項１】 絶縁性表面を有する基板上に設けられた
   半導体層を有する半導体装置において、 前記半導体層の一方の主面側から加工を行って形成した
   第１の領域と、前記半導体層の他方の主面側から加工を
   行って形成した第２の領域と、を有し、 前記第１及び第２の領域が協働的に半導体機能素子を構
   成していることを特徴とする半導体装置。
2. 【請求項２】 前記加工は不純物の拡散工程を含むこと
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記加工は堆積工程を含むことを特徴と
   する請求項１に記載の半導体装置。
4. 【請求項４】 前記加工はエッチング工程を含むことを
   特徴とする請求項１に記載の半導体装置。
5. 【請求項５】 前記機能素子はトランジスタであること
   を特徴とする請求項１に記載の半導体装置。
6. 【請求項６】 前記第１の領域はトランジスタのコレク
   タ領域の一部であることを特徴とする請求項１に記載の
   半導体装置。
7. 【請求項７】 前記第１の領域はトランジスタのゲート
   領域の一部であることを特徴とする半導体装置。
8. 【請求項８】 絶縁性表面を有する基板上に設けられた
   複数の半導体機能素子を具備する半導体層を有する半導
   体装置において、 前記半導体層の一方の主面側から加工を行って形成した
   第１の領域と、 前記半導体層の他方の主面側から加工を行って形成した
   第２の領域と、 を有し、 前記第１及び第２の領域が協働的に素子分離領域を構成
   していることを特徴とする半導体装置。
9. 【請求項９】 前記加工は絶縁物の堆積工程を含むこと
   を特徴とする請求項８に記載の半導体装置。
10. 【請求項１０】 前記加工はエッチング工程を含むこと
    を特徴とする請求項８に記載の半導体装置。
11. 【請求項１１】 前記第１の領域はアライメントマーク
    を兼用していることを特徴とする請求項８に記載の半導
    体装置。
12. 【請求項１２】 前記機能素子は、前記一方の主面側か
    ら形成された第１の半導体領域と、前記他方の主面側か
    ら形成された第２の半導体領域と、を有することを特徴
    とする請求項８に記載の半導体装置。
13. 【請求項１３】 前記機能素子はトランジスタであり、
    前記第１の半導体領域はコレクタ領域の一部であること
    を特徴とする請求項１２に記載の半導体装置。
14. 【請求項１４】 前記機能素子はトランジスタであり、
    前記第１の半導体領域はゲート領域の一部であることを
    特徴とする請求項１２に記載の半導体装置。
15. 【請求項１５】 前記素子分離領域は複数設けられてお
    り、その一部は絶縁性の前記第１の領域又は絶縁性の前
    記第２の領域のいずれか一方のみで構成されていること
    を特徴とする請求項８に記載の半導体装置。
16. 【請求項１６】 絶縁性の前記第１の領域は前記他方の
    主面側から加工された不純物含有領域と接していること
    を特徴とする請求項８に記載の半導体装置。
17. 【請求項１７】 絶縁性表面を有する支持体上に設けら
    れた半導体層を有する半導体装置の製造方法において、 半導体層の一方の主面側から加工を行い第１の領域を形
    成し、前記一方の主面を前記支持体に対面させて貼り合
    わせ、 前記半導体層の他方の主面側から加工を行い第２の領域
    を形成し、 前記第１の領域と前記第２の領域とを具備する半導体機
    能素子を作製することを特徴とする半導体装置の製造方
    法。
18. 【請求項１８】 前記第１の領域はコレクタ埋込層であ
    り、前記第２の領域はベース領域である請求項１７に記
    載の半導体装置の製造方法。
19. 【請求項１９】 前記第１の領域はゲート領域であり、
    前記第２の領域はソース及びドレイン領域である請求項
    １７に記載の半導体装置の製造方法。
20. 【請求項２０】 絶縁性表面を有する支持体上に設けら
    れた半導体層を有する半導体装置の製造方法において、 半導体層の一方の主面側から加工を行い第１の領域を形
    成し、 前記一方の主面を前記支持体に対面させて貼り合わせ、 前記半導体層の他方の主面側から加工を行い第２の領域
    を形成し、 前記第１の領域と前記第２の領域とを具備する素子分離
    領域を作製することを特徴とする半導体装置の製造方
    法。
21. 【請求項２１】 前記第１又は第２の領域の少なくとも
    いずれか一方が絶縁性の領域である請求項２０に記載の
    半導体装置の製造方法。
22. 【請求項２２】 前記第１の領域はアライメントマーク
    を兼ねていることを特徴とする請求項２０に記載の半導
    体装置の製造方法。
23. 【請求項２３】 第１の半導体層を有する第１の基体を
    用意し、 アライメントマークと前記第１の半導体層の第１表面側
    に構造体を形成する為の第１の領域とを形成し、 前記第１表面側が第２の基体に向き合うように前記第１
    の基体と第２の基体とを貼り合わせ、 前記アライメントマークとなる領域を利用してアライメ
    ントを用い、前記第１の半導体層の第２表面側を加工す
    ることを特徴とする半導体装置の製造方法。
24. 【請求項２４】 前記アライメントマークは前記第１表
    面側に設けられていることを特徴とする請求項２３に記
    載の半導体装置の製造方法。
25. 【請求項２５】 前記アライメントマークは前記第１表
    面側に設けられた凹部であることを特徴とする請求項２
    ３に記載の半導体装置の製造方法。
26. 【請求項２６】 前記アライメントマークは前記第２表
    面側に設けられており、前記第２表面側の加工の前に除
    去されることを特徴とする請求項２３に記載の半導体装
    置の製造方法。
27. 【請求項２７】 前記アライメントマークは、前記第２
    表面側に設けられており、前記第２表面側の加工の前
    に、該アライメントマークを基にして前記第２の基体に
    別のアライメントマークを形成した後除去されることを
    特徴とする請求項２３に記載の半導体装置の製造方法。
28. 【請求項２８】 第１半導体層が基板上に設けられてい
    る半導体装置において、前記第１半導体層における前記
    基板側に、構造体を形成する為の該第１半導体層とは異
    なる材料の領域及びアライメントマーク部が設けられて
    いることを特徴とする半導体装置。
29. 【請求項２９】 半導体基体中に形成された、高不純物
    濃度の埋込み層を有するＳＯＩ基体において、前記埋込
    み層に対してマスクを位置合わせするに際して、前記埋
    込み層の位置を、前記ＳＯＩ基体を透過する波長の光を
    用いて、埋込み層の有無による透過光の強度差を測定す
    ることにより認識することを特徴とする半導体装置の製
    造方法。