JP2014027280A - 集積回路およびこれを含む表示装置 - Google Patents

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Abstract

【課題】基板装着時に容易に整列できる集積回路を提供する。
【解決手段】集積回路は、基板と、前記基板上に配置された半導体層と、前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、前記半導体層は、メイン半導体領域および前記メイン半導体領域と離隔したｐ型半導体を含むアラインマーク領域を含み、前記アラインマーク領域には内部アラインマークが配置される。
【選択図】図１

Description

本発明は、集積回路およびこれを含む表示装置に関するものであって、より詳細にはアラインマーク(align mark)を含む集積回路およびこれを含む表示装置に関するものである。
集積回路（ＩＣ：integrated circuit）は、トランジスタ、抵抗およびキャパシタなどの電子素子を単一の基板上または基板内に一体化させ、特定の回路の機能を実現するようにしたものである。集積回路は、電子素子を個別に配置し、回路を実現することに比べ、サイズを減すことができ、一体で形成されるため、取り扱いおよび配線が容易でかつ、大量生産が可能な長所があるので、多様な電子製品に使用される。
技術の発達につれ、サイズは小型化されるが、機能は多様でかつ複雑な電子製品が要求される。これに伴い、電子製品に含まれる集積回路のサイズは小型化され、構造は複雑になる必要がある。
最近、表示装置は、携帯電話、スマートフォン、ＰＭＰ、ＰＤＰなどの使用が増加するにつれ小型化かつ薄型化される傾向にある。したがって、表示装置もサイズは小型化され、構造は複雑な集積回路が使用される。例えば、表示装置は画像を表示する表示パネルを駆動するための素子として集積回路を使用することができる。
集積回路は、信号の入出力のためバンプを含み得る。集積回路のサイズが小型化され、構造が複雑になると、バンプの数は増加し、バンプのサイズは小さくなる。バンプの数が増加し、バンプのサイズが小さくなると、集積回路が基板に装着されるとき、バンプ間の短絡や誤整列が生じ得るため、集積回路を基板上に精密に整列させる必要がある。
前記実情に鑑みて本発明が解決しようとする課題は、基板装着時に容易に整列できる集積回路を提供しようとするものである。
本発明が解決しようとする他の課題は、基板装着時に容易に整列できる集積回路を含む表示装置を提供しようとするものである。
本発明の課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題は以下の記載から当業者に明確に理解できるであろう。
前記課題を解決するための本発明の一実施形態による集積回路は、基板、前記基板上に配置された半導体層および前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、前記半導体層はメイン半導体領域および前記メイン半導体領域と離隔したｐ型半導体を含むアラインマーク領域を含み、前記アラインマーク領域はアラインマークを含む。
前記課題を解決するための本発明の他の実施形態による集積回路は、基板、前記基板上に配置された半導体層および前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、前記半導体層は、メイン半導体領域および前記メイン半導体領域と連結されたｐ型半導体を含むアラインマークを含む。
前記課題を解決するための本発明のまた他の実施形態による集積回路は、基板、前記基板上に配置された半導体層および前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、前記半導体層は、メイン半導体層および前記メイン半導体層と連結されるｐ型半導体を含む陰刻アラインマークを含み、アラインマークは前記陰刻アラインマークが配置されない領域によって定義される。
前記課題を解決するための本発明の一実施形態による表示装置は、表示パネルおよび前記表示パネルを駆動する駆動部を含み、前記駆動部は、集積回路で形成され、前記集積回路は、基板、前記基板上に配置された半導体層および前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、前記半導体層はｐ型半導体を含むアラインマーク領域を含み、前記アラインマーク領域はアラインマークを含む。
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
本発明の実施形態によれば少なくとも次のような効果ある。
すなわち、集積回路が基板に装着されるときに容易に整列できる集積回路を提供することができる。
また、集積回路が基板に装着されるときに精密に整列できる集積回路を提供することができる。
また、精密でかつ容易に整列できる集積回路を採用することにより製造の際の配線が短絡する可能性が減少する表示装置を提供することができる。
本発明による効果は、以上で例示された内容によって制限されず、より多様な効果が本明細書に含まれている。
本発明の一実施形態による集積回路の斜視図である。 図１をＩＩ−ＩＩ’に沿って切断した断面図である。 本発明の一実施形態によるアラインマーク領域の平面図である。 本発明の一実施形態によるアラインマークと外部のアラインマークの配置を示す斜視図である。 本発明の他の実施形態によるアラインマークと外部のアラインマークの配置を示す斜視図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるＮＭＯＳの断面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマークと外部のアラインマークの配置を示す斜視図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態による集積回路の断面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマークと外部のアラインマークの配置を示す斜視図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明のさらに他の実施形態によるアラインマーク領域の平面図である。 本発明の一実施形態による表示装置のブロック図である。 本発明の一実施形態による集積回路の配置を示す平面図である。 本発明の他の実施形態による集積回路の配置を示す平面図である。
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。
素子（elements）または層が、他の素子または層の「上（on）」と記載されることは、他の素子の真上または中間に他の素子を介在する場合をすべて含む。明細書全体にかけて同一参照符号は同一構成要素を記載する。
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることはいうまでもない。
以下、添付する図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態による集積回路の斜視図である。
図１を参照すると、集積回路１００は一面にバンプ５１を含む。集積回路１００は複数のバンプ５１を含むことができ、複数のバンプ５１の配列および複数のバンプ５１それぞれの形状およびサイズは多様に変更することができる。
バンプ５１は金属のような導電性物質からなる。集積回路１００は、バンプ５１を介して外部に信号を出力したり、外部から信号の入力を受けることができる。
集積回路１００は、例えば２つのアラインマーク５２をさらに含み得る。これらのアラインマーク５２は、図３、４及び５などを参照して後述する位置整列アラインマークＡＭＰ１を図２に示すアラインマーク領域３１の内部のアラインマークに含めて呼称するのに対して、以下では外部のアラインマーク５２と称する。外部のアラインマーク５２はバンプ５１が配置された集積回路１００の一面と同一の面に配置される。外部のアラインマーク５２は金属からなるが、これに限定されるものではなく、外部から識別することのできる形状を有するように多様な材質で形成され得る。いくつかの実施形態によれば、外部のアラインマーク５２はバンプ５１と同一な材質で形成され得る。
外部のアラインマーク５２は、集積回路１００の一面の縁の角に配置され、より詳細には集積回路１００の一面の長手方向の両角に隣接して配置されるが、必ずしもこれに限定されるものではない。
外部のアラインマーク５２は、集積回路１００が基板などの他電子素子に装着されるとき、集積回路１００の位置を整列するための基準を提供する。例えば、チップマウンティングマシン（chip mounting machine）はカメラにより外部のアラインマーク５２を感知し、外部のアラインマーク５２の位置を基準として集積回路１００を配置する。
図１では外部のアラインマーク５２を十字形で図示しているが、必ずしもこれに限定されるものではなく、例えば、ひし形であり得る。
図１では集積回路１００が２個の外部のアラインマーク（５２ａ、５２ｂ）を含むことを図示しているが、必ずしもこれに限定されるものではなく、集積回路１００は一つのアラインマーク５２のみを含むか、３個以上のアラインマーク５２を含むことができる。いくつかの実施形態によれば、集積回路１００は外部のアラインマーク５２を含まないこともある。
以下、図２を参照して本発明の一実施形態による集積回路１００についてより詳細に説明する。図２は、図１のＩＩ−ＩＩ’に沿って切断した断面図である。
図２を参照すると、集積回路１００は基板１０およびアラインマーク領域３１を含む。
基板１０は、基板１０の上部に集積回路１００内の回路を形成するための基材として機能し得る。いくつかの実施形態によれば基板１０はシリコン（Ｓｉ）で形成される。基板１０は必ずしもシリコンで形成されなければならないというわけではなく、赤外線を通過させることのできる他の材質であればその材質を限定されるものではない。。例えば、基板１０は酸化シリコン、ガラスまたは透明な合成樹脂などで形成され得る。
アラインマーク領域３１は基板上に配置される。アラインマーク領域３１には後述するように位置整列アラインマークが形成される。アラインマーク領域３１は集積回路１００のチップマウント時に集積回路１００の位置を整列する機能を果たす領域であり得、アラインマークおよびアラインマークと隣接した周辺領域を含み得る。アラインマーク領域３１は後述する半導体層３０の形成時のメイン半導体層３２と同一の工程により形成され得る。アラインマーク領域３１はメイン半導体層３２と離隔して配置される。アラインマーク領域３１は集積回路１００の側面に隣接して配置され、例えば、Ｄ１方向から見た集積回路１００の面の角に隣接して配置される。アラインマーク領域３１は外部アラインマーク５２ａと、集積回路１００の紙面の上下断面方向で重なるように配置される。いくつかの実施形態によれば、図示していないが、アラインマーク領域３１は外部のアラインマーク（５２ａ、５２ｂ）が複数である場合にそれに対応する位置、すなわち集積回路１００の上下断面方向に複数が形成され得る。いくつかの実施形態によればアラインマーク領域３１は外部のアラインマーク（５２ａ、５２ｂ）が形成されていない領域にも配置され得、外部のアラインマーク（５２ａ、５２ｂ）が形成されなくても、集積回路１００はアラインマーク領域３１を含み得る。
アラインマーク領域３１はｐ型半導体を含み得る。Ｄ１方向から赤外線カメラを利用して集積回路１００を撮影すると、基板１０を透過した赤外線はｐ型半導体に反射されて赤外線カメラにより検出される。したがって、アラインマーク領域３１に形成されたアラインマークは赤外線カメラにより識別することができる。集積回路のバンプ５１が形成された面の向かい側に配置された赤外線カメラによりアラインマーク領域３１に形成されたアラインマークを識別することができるため、集積回路１００が装着される対象により妨害されることなく、アラインマークを識別することができ、チップマウント時に集積回路１００を正確に整列することができる。アラインマークについてはより詳細に後術する。
集積回路１００は、外部のアラインマーク５２だけでなく、アラインマーク領域３１を含むことができるため、チップマウント時にＤ２方向で外部のアラインマーク５２を識別し、集積回路１００を整列することができ、Ｄ１方向で赤外線カメラによりアラインマーク領域３１内のアラインマークを識別して集積回路を整列できるため、整列の正確性を向上させることができる。外部のアラインマーク５２による整列とアラインマーク領域３１内の位置整列アラインマークによる整列は順次または同時に行われることもでき、二つのうち一つのみが選択的に行われることもできる。
集積回路１００は、第１絶縁層２０、メイン半導体層３２、配線層４０および第２絶縁層５０をさらに含み得る。
第１絶縁層２０は、基板１０の上部に配置され得、基板１０と半導体層３０との間に配置される。いくつかの実施形態によれば、基板１０がシリコンで形成された場合、第１絶縁層２０は基板１０の一面を酸化させて形成された酸化シリコンからなるが、必ずしもこれに限定されるものではなく、第１絶縁層２０は基板１０の上部に絶縁物質を蒸着または塗布するなどの方法で配置させて形成され得る。
メイン半導体層３２は第１絶縁層２０の上部に配置される。メイン半導体層３２はアライン領域３１と同一な層に同一の工程により形成される。メイン半導体層３２は集積回路１００をＤ２方向から見たとき、中央部に隣接して配置され、アラインマーク領域３１と離隔して配置される。メイン半導体層３２には複数のトランジスタまたはダイオードを形成するための半導体の構造が配置される。メイン半導体層３２は集積回路１００の駆動のための半導体素子が配置される領域であり得る。
配線層４０はメイン半導体層３２およびアラインマーク領域３１の上部に配置される。配線層４０は抵抗、キャパシタまたはインダクタなどの電子素子および配線を含み得る。配線はトランジスタおよびダイオードのようなメイン半導体層３２に形成される電子素子および配線層４０に形成される電子素子を電気的に接続することができる。配線層４０は配線または電子素子を相互絶縁するための絶縁物質をさらに含み得る。
第２絶縁層５０は配線層４０の上部に配置される。第２絶縁層５０は上部面にバンプ５１および外部のアラインマーク５２を含み得る。第２絶縁層５０は集積回路１００のバンプ５１が配置された上部面の外観を形成することができ、第２絶縁層５０は集積回路１００の側面に延長され、側面の外観を形成することもできる。第２絶縁層５０はシリコン窒化膜、シリコン酸化膜またはシリコン酸化窒化膜などを含み形成され得るが、必ずしもこれに限定されるものではない。図示していないが、第２絶縁層５０の内部にはバンプ５１と配線層４０を連結するための配線が配置され得る。
以後、図３〜図１７を参照してアラインマークについてより詳細に説明する。図３は、本発明の一実施形態によるアラインマーク領域の平面図である。
アラインマークの形状は図２のＤ１方向からアラインマーク領域３１を見たとき、ｐ型半導体が配置された領域によって定義される。図３を参照すると、アラインマークは位置整列アラインマークＡＭＰ１を含み得る。位置整列アラインマークＡＭＰ１はアラインマーク領域３１の内部に配置され、アラインマーク領域３１の内部の位置整列アラインマークＡＭＰ１が配置された領域以外にはｐ型半導体が配置されないことがある。
位置整列アラインマークＡＭＰ１は、相互直交する二つの軸（ｘ１，ｘ２）に各々対称の形状であるか、ｘ１軸およびｘ２軸方向に端部が延びた形状であり得る。図３では位置整列アラインマークＡＭＰ１が十字形であることを図示しているが、例えば、位置整列アラインマークは正方形またはひし形などのｘ１軸およびｘ２軸に各々対称である形状であるか、ｘ１軸およびｘ２軸方向に端部が延びた多様な形状で形成され得る。いくつかの実施形態によれば、ｘ１軸およびｘ２軸は、集積回路１００のバンプ５１が配置された面またはその向かい側の面が長方形の形状またはそれに近い形成である場合、相互直交する長方形の二辺と各々平行する軸であり得る。チップマウント時に位置チップマウンティングマシンは、位置整列アラインマークＡＭＰ１からｘ１軸およびｘ２軸を識別することによって集積回路１００の配置位置の誤差および水平方向に歪んだ角度などを算出して正確に集積回路１００を整列することができる。
図４を参照して位置整列アラインマークと外部アラインマーク５２ａとの位置関係についてより詳細に説明する。なお、アラインマーク領域内の位置整列アラインマークを含む内部アラインマークに対して、アラインマーク５２ａを外部のアラインマーク５２と適宜呼称するのは前述した通りである。図４は、本発明の一実施形態による内部アラインマークと外部のアラインマークの配置を示す斜視図である。
図４を参照すると、外部アラインマーク５２ａは相互直交する二つの軸（ｘ３，ｘ４）に各々対称の形状であるか、ｘ３軸およびｘ４軸方向に端部が延びた形状であり得る。図２のＤ１またはＤ２方向から集積回路１００を見たとき、ｘ３軸はｘ１軸と重なり、ｘ４軸はｘ２軸と重なるように位置整列アラインマーク（内部アラインマーク）ＡＭＰ１および外部アラインマーク５２ａが配置される。ｘ３軸はｘ１軸と重なり、ｘ４側はｘ２軸と重なるように位置整列アラインマークＡＭＰ１および外部アラインマーク５２ａが配置されると、チップマウント時に位置整列アラインマークＡＭＰ１による整列と外部アラインマーク５２ａによる整列に対し、同一な位置設定を適用して集積回路１００を整列できるため、工程の効率が向上する。
位置整列アラインマークＡＭＰ１は外部アラインマーク５２ａと完全に重なる形状を有し得る。しかし、必ずしもこれに限定されるものではなく、ｘ１軸およびｘ２軸を一定に維持する範囲内で位置整列アラインマークＡＭＰ１の形状は可変し得る。例えば、位置整列アラインマークＡＭＰ１のサイズは外部アラインマーク５２ａより大きいかまたは小さいこともあり得、ｘ１軸またはｘ２軸方向に外部アラインマーク５２ａよりさらに延びるかまたは短い形状であり得る。または、位置整列アラインマークＡＭＰ１はｘ１軸およびｘ２軸を維持するものの、外部アラインマーク５２ａと全く異なる形状であり得る。
図５は、本発明の他の実施形態による位置整列アラインマーク（内部アラインマークに含まれる）と外部のアラインマークの配置を示す斜視図である。図５を参照すると、外部アラインマーク５２は陰刻パターンが形成され得る。すなわち、外部のアラインマーク５２ｃの周辺領域に金属などの物質で構成される陰刻外部アラインマーク５３が形成され、陰刻外部アラインマーク５３の内側の陰刻外部アラインマーク５３が配置されていない領域は外部のアラインマーク５２ｃで定義される。
外部のアラインマーク５２ｃは図２の外部アラインマーク５２ａと同様に、相互直交する二つの軸（ｘ３，ｘ４）に各々対称である形状であるか、ｘ３軸およびｘ４軸方向に端部が延びた形状であり得る。図２のＤ１またはＤ２方向から集積回路１００を見たとき、位置整列アラインマークＡＭＰ１および外部のアラインマーク５２ｃはｘ３軸はｘ１軸と重なり、ｘ４軸はｘ２軸と重なるように配置される。
位置整列アラインマークＡＭＰ１は外部のアラインマーク５２ｃと完全に重なる。すなわち、位置整列アラインマークＡＭＰ１は陰刻アラインマーク５３の内側の空き領域と完全に重なるように形成される。しかし、必ずしもこれに限定されるものではなく、ｘ１軸およびｘ２軸を維持する範囲内で位置整列アラインマークＡＭＰ１の形状を変更することができる。例えば、位置整列アラインマークＡＭＰ１のサイズは外部のアラインマーク５２ｃより大きいかまたは小さくいこともあり得、ｘ１軸またはｘ２軸方向に外部のアラインマーク５２ｃよりさらに延びるかまたは短い形状であり得る。または、位置整列アラインマークＡＭＰ１はｘ１軸およびｘ２軸を維持するが、外部のアラインマーク５２ｃと全く異なる形状であり得る。
以下に、本発明のさらに他の実施形態によるアラインマークについて説明する。
図６は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図６を参照すると、アラインマーク領域３１内部に配置される内部アラインマークは位置整列アラインマークＡＭＰ１および方向整列アラインマークＡＭＤ１を含む。
方向整列アラインマークＡＭＤ１は、ｘ１軸およびｘ２軸に対して非対称である形状であり得る。例えば、方向整列アラインマークＡＭＤ１はｘ１軸およびｘ２軸によって形成される四個の四分面のうち一つの四分面にのみ配置され得る。図６では右側上段の四分面に方向整列アラインマークＡＭＤ１が配置されているものを図示しているが、必ずしもこれに限定されるものではなく、他の四分面に配置され得る。図６では正方形形状の方向整列アラインマークＡＭＤ１を図示したが、方向整列アラインマークＡＭＤ１の形状はこれに限定されるものではなく、例えば、円形または三角形などの多様な形状を有することができる。
チップマウント時、チップマウントマシンは赤外線カメラにより方向整列アラインマークＡＭＤ１が配置された位置を識別して集積回路１００が正常な状態であるか、逆さの状態であるかを判別する。
図示していないが、外部アラインマーク５２ａは方向整列アラインマークＡＭＤ１と重畳する位置に方向整列アラインマークと実質的に同一な形状をさらに含み得る。
図７は、本発明のまた他の実施形態によるアラインマーク領域の平面図である。図７を参照すると、アラインマーク領域３１内の内部アラインマークは位置整列アラインマークＡＭＰ１、方向整列アラインマークＡＭＤ１および領域定義アラインマークＡＭＡ１を含み得る。
領域定義アラインマークＡＭＡ１は、アラインマーク領域３１の周囲に沿って配置され、領域定義アラインマークＡＭＡ１の外郭に沿ってアラインマーク領域３１が定義される。領域定義アラインマークＡＭＡ１はアラインマーク領域３１と外部の境界を明確にし、アラインマーク（ＡＭＰ１，ＡＭＤ１，ＡＭＡ１）がより容易に赤外線カメラによって検出されるようにすることができる。
図８は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図８を参照すると、アラインマーク領域３１内の内部アラインマークは位置整列アラインマークＡＭＰ１および領域定義アラインマークＡＭＡ２を含む。
領域定義アラインマークＡＭＡ２は、ｘ１軸およびｘ２軸に対称しない形状で形成され得る。例えば、領域定義アラインマークＡＭＡ２は一つの角の近隣領域を他角に比べて内側に拡張した形状であり得る。図８ではアラインマーク領域３１の右側上部の角の近隣領域を内側に拡張した領域を領域定義アラインマークＡＭＡ２として図示しているが、実施形態によって他角の近隣領域を内側に拡張した形状としてもよい。いくつかの実施形態によれば、領域定義アラインマークＡＭＡ２はｘ１軸およびｘ２軸に対称しない多様な形状を有し得る。領域定義アラインマークＡＭＡ２がｘ１軸およびｘ２軸に対称しない形状を有すると、チップマウントマシンは領域定義アラインマークＡＭＡ２の形状を識別し、集積回路１００が逆さの状態であるか否かを判断することができる。すなわち、領域定義アラインマークＡＭＡ２は図７に示した領域定義アラインマークＡＭＡ１および方向整列アラインマークＡＭＤ１の両方の機能を同時に果たすことができる。
図９は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図９を参照すると、アラインマーク領域３１の内部アラインマークは位置整列アラインマークＡＭＰ２、方向整列アラインマークＡＭＤ２および領域定義アラインマークＡＭＡ１を含む。
位置整列アラインマークＡＭＰ２はｘ１軸およびｘ２軸に対して対称であるか、ｘ１軸およびｘ２軸に沿って延びたひし形であり得る。
方向整列アラインマークＡＭＤ２はｘ１軸およびｘ２軸に対して非対称である形状であり、ｘ１軸とｘ２軸によって形成される四個の四分面のうち一つの四分面に配置され、方向整列アラインマークＡＭＤ２は円形の形状を有することができる。
図１０は本発明のまた他の実施形態によるアラインマーク領域の平面図である。
アラインマーク領域３１内の内部アラインマークは位置整列アラインマークＡＭＰ２および領域定義アラインマークＡＭＡ３を含み得る。
領域定義アラインマークＡＭＡ３は位置整列アラインマークＡＭＰ２と離隔され、位置整列アラインマークＡＭＰ２の外郭に沿って形成されてもよい。領域定義アラインマークＡＭＡ３の少なくとも一部領域は位置整列アラインマークＡＭＰ２の外郭沿って形成されないこともある。例えば、図１０で図示するように、領域定義アラインマークＡＭＡ３のｘ１軸およびｘ２軸によって区分される四個の四分面のうち右側上段の領域は位置整列アラインマークＡＭＰ２に沿って形成されないこともある。このような場合、領域定義アラインマークＡＭＡ３はｘ１軸およびｘ２軸に対称しない形状を含み、チップマウントマシンは領域定義アラインマークＡＭＡ３の形状を識別し、集積回路１００が逆さの状態であるか否かを判断する。
本発明のまた他の実施形態によれば、アラインマークはＮＭＯＳ（Ｎ−channel metal oxide semiconductor）トランジスタを含み形成される。以下図１１および図１２を参照してこれについてより詳細に説明する。図１１は、本発明のまた他の実施形態によるＮＭＯＳトランジスタの断面図である。
図１１を参照するとＮＭＯＳトランジスタは第１ｐ型半導体６１、ｎ型半導体６２、第２ｐ型半導体６３、絶縁膜６４、およびゲート電極６５を含み得る。
第１ｐ型半導体６１はＮＭＯＳトランジスタの基底部に配置される。第１ｐ型半導体６１の一面には湾入した形状であり得、湾入した第１ｐ型半導体６１の表面にはｎ型半導体６２が配置され、ｎ−ｗｅｌｌを形成し得る。ｎ型半導体６２によって形成されたｎ−ｗｅｌｌの内側には第２ｐ型半導体６３が配置される。第２ｐ型半導体６３は第１ドーピング領域６３ａおよび第２ドーピング領域６３ｂが形成される。第１ドーピング領域６３ａおよび第２ドーピング領域６３ｂは不純物を第２ｐ型半導体６３に侵入させてｎ＋でドーピングさせた領域である。第１ドーピング領域６３ａおよび第２ドーピング領域６３ｂは相互離隔して配置される。第１ドーピング領域６３ａおよび第２ドーピング領域６３ｂはゲート電極６５に隣接して配置される。ゲート電極６５に一定水準以上の電圧が印加されると、第２ｐ型半導体６３の第１ドーピング領域６３ａと第２ドーピング領域６３ｂとの間にはチャンネルが形成され、第１ドーピング領域６３ａと第２ドーピング領域６３ｂとの間に電流が流れる。すなわち、第１ドーピング領域６３ａおよび第２ドーピング領域６３ｂは各々トランジスタのソースまたはドレインとして機能することができる。
絶縁膜６４は第２ｐ型半導体６３とゲート電極６５との間に配置され、第２ｐ型半導体６３とゲート電極６５を相互絶縁させ得る。
ゲート電極６５は絶縁膜６４の上部に配置され、ゲート電極６５に印加される電圧に応じてチャンネルを形成するかどうかが制御される。
アラインマークがＮＭＯＳを含み形成されるとしても、第１ｐ型半導体層６１の外郭が赤外線カメラによって検出され得るため、アラインマークはチップマウント時に集積回路１００の整列機能を果たすことができる。
以下図１２を参照してＮＭＯＳを含むアラインマークについてより詳細に説明する。図１２は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。より詳細には図１２は図２でのＤ２方向からアラインマーク領域を見た平面図である。
アラインマーク領域内の内部アラインマークは位置整列アラインマークＡＭＰ３、方向整列アラインマークＡＭＤ３および領域定義アラインマークＡＭＡ１を含み得る。位置整列アラインマークＡＭＰ３および方向整列アラインマークＡＭＤ３の配置および外郭形状は図６の位置整列アラインマークＡＭＰ１および方向整列アラインマークＡＭＤ１と各々実質的に同一である。
位置整列アラインマークＡＭＰ３および方向整列アラインマークＡＭＤ３はＮＭＯＳトランジスタを含み得る。第１ｐ型半導体６１は位置整列アラインマークＡＭＰ３および方向整列アラインマークＡＭＤ３の少なくとも一部を形成するように配置される。第１ｐ型半導体６１の一部領域上にはｎ−ｗｅｌｌを形成するｎ型半導体６２が配置される。ｎ型半導体６２の内側に第１および第２ドーピング領域（６３ａ、６３ｂ）を含む第２ｐ型半導体領域６３が配置され、その上部に絶縁膜６４およびゲート電極６５が配置され、ＮＭＯＳトランジスタが形成される。ＮＭＯＳトランジスタは複数が形成され得る。アラインマークに形成されたＮＭＯＳトランジスタは配線層４０を介して集積回路１００に含まれた他電子素子と電気的に接続することができる。アラインマークにＮＭＯＳトランジスタが形成されると、アラインマーク領域３１を回路として活用できるようになり、集積回路１００の集積度を高めることができる。
図１２に図示するＮＭＯＳトランジスタの配置は例示的であり、配置されたＮＭＯＳの位置、個数および形状は実施形態によって変形することができる。いくつかの実施形態によれば、領域定義アラインマークＡＭＡ１の幅はＮＭＯＳトランジスタが形成されるほど十分に大きいか、ＮＭＯＳトランジスタが領域定義アラインマークＡＭＡ１に配置されるほど十分に小さいサイズで形成されるのであれば、領域定義アラインマークＡＭＡ１にもＮＭＯＳトランジスタが形成され得る。
以後、図１３を参照して本発明の他の実施形態によるアラインマークについて説明する。図１３は本発明のさらに他の実施形態によるアラインマーク領域の平面図である。
図１３を参照すると、アラインマーク領域内の内部アラインマークには陰刻パターンが形成される。アラインマーク領域３１にはｐ型半導体を含む陰刻アラインマーク３３ａが配置され、陰刻アラインマーク３３ａの内側に陰刻アラインマーク３３ａが配置されない領域がアラインマークとして機能する。陰刻アラインマーク３３の外側の縁はアラインマーク領域３１を定義することができる。
内部アラインマークは位置整列アラインマークＡＭＰ４を含み得る。位置整列アラインマークＡＭＰ４は相互直交する二つの軸（ｘ１，ｘ２）に各々対称である形状であるか、ｘ１軸およびｘ２軸方向に端部が延びた形状であり得る。図３では位置整列アラインマークＡＭＰ１が十字形状であるものを図示したが、位置整列アラインマークは正方形またはひし形などのｘ１軸およびｘ２軸に各々対称である形状であるか、ｘ１軸およびｘ２軸方向に端部が延びた多様な形状で形成される。
図１４を参照して陰刻で形成されたアラインマークと外部アラインマーク５２ａの配置関係についてより詳細に説明する。図１４は、本発明のさらに他の実施形態によるアラインマークと外部のアラインマークの配置を示す斜視図である。
図１４を参照すると、図２のＤ１またはＤ２方向から集積回路１００を見たとき、ｘ３軸はｘ１軸と重なり、ｘ４側はｘ２軸と重なるように位置整列アラインマークＡＭＰ４および外部アラインマーク５２ａを配置する。ｘ３軸はｘ１軸と重なり、ｘ４側はｘ２軸と重なるように位置整列アラインマークＡＭＰ１および外部アラインマーク５２ａが配置されると、チップマウント時に位置整列アラインマークＡＭＰ１による整列と外部アラインマーク５２ａによる整列に対して同一の位置設定を適用し、集積回路１００を整列することができ、工程の容易性を高めることができる。
位置整列アラインマークＡＭＰ４は、外部アラインマーク５２ａと完全に重なる。すなわち、陰刻アラインマーク３３の内側の陰刻アラインマーク３３が配置されない領域と外部アラインマーク５２ａは一致する。しかし、必ずしもこれに限定されるものではなく、ｘ１軸およびｘ２軸を維持する範囲内で位置整列アラインマークＡＭＰ１の形状は変更することができる。例えば、位置整列アラインマークＡＭＰ４のサイズが外部アラインマーク５２ａより大きいか又は小さいこともあり、ｘ１軸またはｘ２軸方向に外部アラインマーク５２ａよりさらに延びるか又は短い形状であり得る。または、位置整列アラインマークＡＭＰ４はｘ１軸およびｘ２軸を維持するものの、外部アラインマーク５２ａと全く異なる形状であり得る。また、図示していないが、図５のように外部アラインマーク５２ａが陰刻でパターンを形成した場合も実質的にこれと同一である。
図１５は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図１５を参照するとアラインマーク領域内の内部アラインマークは位置整列アラインマークＡＭＰ４および方向整列アラインマークＡＭＤ４を含み得る。すなわち、位置整列アラインマークＡＭＰ４および方向整列アラインマークＡＭＤ４は陰刻アラインマーク３３の内側の陰刻アラインマーク３３ａが配置されない領域によって定義される。方向整列アラインマークＡＭＤ４は陰刻でパターンを形成したこと以外は図６の方向整列アラインマークＡＭＭＤ１と実質的に同一である。
図１６は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図１６を参照するとアラインマークは位置整列アラインマークＡＭＰ４を含み得る。陰刻アラインマーク３３ｂの外側の縁はｘ１軸およびｘ２軸に対称しない形状であり得る。例えば、陰刻アラインマーク３３ｂの外側の縁は四角形の一角を切断した形状である。その他にも、陰刻アラインマーク３３ｂの外側の縁はｘ１軸およびｘ２軸に非対称な多様な形状を有することができる。陰刻アラインマーク３３ｂの外側の縁がｘ１軸およびｘ２軸に非対称な形状であれば、チップマウントマシンは領域定義陰刻アラインマーク３３ｂの形状を識別し、集積回路１００が逆さの状態であるか否かを判断できる。
図１７は、本発明のまた他の実施形態によるアラインマーク領域の平面図である。図１７を参照すると、陰刻アラインマーク３３ｃにはＮＭＯＳトランジスタが配置される。第１ｐ型半導体６１は陰刻アラインマーク３３ｃの形状に沿って配置される。第１ｐ型半導体６１上の一部領域にはｎ型半導体６２、第２ｐ型半導体６３、絶縁膜６４およびゲート電極６５が配置されＮＭＯＳトランジスタが形成される。陰刻アラインマーク３３ｃに形成されたＮＭＯＳトランジスタは配線層４０を介して集積回路１００に含まれた他電子素子と電気的に接続される。図１７に図示するＮＭＯＳトランジスタの配置は例示的なものであり、配置されたＮＭＯＳの位置、個数および形状は実施形態によって変形することができる。アラインマークにＮＭＯＳトランジスタが形成されると、アラインマーク領域３１を回路として活用することができ、集積回路１００の集積度を高めることができる。
以下、図１８を参照して本発明の他の実施形態による集積回路について説明する。図１８は、本発明のさらに他の実施形態による集積回路の断面図である。より具体的には、集積回路２００の外観は図１の集積回路１００と実質的に同一であり、図１８は図１の集積回路１００をＩＩ〜ＩＩ’に沿って切断した断面図と同一の領域を切断した断面図である。
図１８を参照すると、集積回路２００は基板１１０、第１絶縁層１２０、半導体層１３０、配線層１４０、第２絶縁層１５０を含み得る。第２絶縁層１５０は一面にバンプ１５１および外部のアラインマーク１５２を含む。その他に基板１１０、第１絶縁層１２０、配線層１４０および第２絶縁層１５０についての説明は同一名称を有する図１の構成と実質的に同一である。
半導体層１３０はメイン半導体層１３２およびアラインマーク領域１３１を含む。アラインマーク領域１３１とメイン半導体層１３２は相互連結することができる。アラインマーク領域１３１は外部のアラインマーク１５２と、集積回路２００の紙面の上下断面方向で重なるように配置される。
以下図１９を参照してアラインマーク領域１３１についてより詳細に説明する。図１９は本発明のさらに他の実施形態によるアラインマーク領域の平面図である。
アラインマークは位置整列アラインマークＡＭＰ５を含む。位置整列アラインマークＡＭＰ５はｘ１軸およびｘ２軸方向に延びた形状であり得る。位置整列アラインマークＡＭＰ５はｘ１軸およびｘ２軸に対して近似的に対称な形状であり得る。位置整列アラインマークＡＭＰ５は一側がメイン半導体層１３２と連結される。図１９ではｘ１軸方向に沿って位置整列アラインマークＡＭＰ５がメイン半導体層１３２と連結されているものを開示しているが、必ずしもこれに限定されるものではなく、その他に多様な方法により位置整列アラインマークＡＭＰ５はメイン半導体層１３２と連結される。例えば、位置整列アラインマークＡＭＰ５はメイン半導体層１３２とｘ２軸方向に連結され得、ｘ１軸またはｘ２軸と無関係の方向でメイン半導体層１３２と連結され得る。位置整列アラインマークＡＭＰ５がメイン半導体層１３２と連結されるとしても、チップマウント時の位置チップマウンティングマシンは位置整列アラインマークＡＭＰ５からｘ１軸およびｘ２軸を識別することによって集積回路２００の配置位置の誤差および水平方向に歪んだ角度などを算出して正確に集積回路１００を整列することができる。
図２０を参照して内部アラインマークと外部のアラインマーク１５２の位置関係についてより詳細に説明する。図２０は本発明のさらに他の実施形態による内部アラインマークと外部のアラインマークの配置を示す斜視図である。
図２０の外部のアラインマーク１５２は図４の外部アラインマーク５２ａと実質的に同一である。図１８のＤ１またはＤ２方向から集積回路２００を見たとき、位置整列アラインマークＡＭＰ５および外部のアラインマーク１５２は、ｘ３軸がｘ１軸と重なり、ｘ４側がｘ２軸と重なるように配置される。ｘ３軸がｘ１軸と重なり、ｘ４側がｘ２軸と重なるように位置整列アラインマークＡＭＰ５および外部のアラインマーク１５２が配置されると、チップマウント時の位置整列アラインマークＡＭＰ５による整列と、外部のアラインマーク１５２による整列に対し、同一な位置設定を適用して、集積回路１００を整列することができ、工程の容易性を高めることができる。また、図示していないが、図５のように外部アラインマーク５２ａが陰刻パターンで形成された場合も実質的にこれと同一である。
図２１は、本発明のまた他の実施形態によるアラインマーク領域の平面図である。図２１を参照すると、アラインマークは位置整列アラインマークＡＭＰ５および方向整列アラインマークＡＭＤ５を含む。方向整列アラインマークＡＭＤ５は図６の方向整列アラインマークＡＭＤ１と実質的に同一である。
図２２は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図２２を参照すると、内部アラインマークは位置整列アラインマークＡＭＰ６および方向整列アラインマークＡＭＤ６を含む。位置整列アラインマークＡＭＰ６は図５の位置整列アラインマークＡＭＰ１と実質的に同一である。
方向整列アラインマークＡＭＤ６はメイン半導体層１３２と連結される。方向整列アラインマークＡＭＤ６がメイン半導体層１３２と連結されるとしても、チップマウント時のチップマウンティングマシンは赤外線カメラによりアラインマークＡＭＤ６を検出することができる。したがって、集積回路２００が逆さの状態であるか否かを判断することができる。
図２３は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図２３を参照すると、内部アラインマークは位置整列アラインマークＡＭＰ６および方向整列アラインマークＡＭＤ６を含む。位置整列アラインマークＡＭＰ６および方向整列アラインマークＡＭＤ６はいずれもメイン半導体層１３２に連結される。
図２４は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図２４を参照すると、アラインマークは位置整列アラインマークＡＭＰ６、方向整列アラインマークＡＭＤ５および領域定義アラインマークＡＭＡ４を含む。
領域定義アラインマークＡＭＡ４はメイン半導体層１３２に連結される。図２４では領域定義アラインマークＡＭＡ４の一側辺がメイン半導体層１３２に連結されたものを開示しているが、これは例示的なものであり、いくつかの実施形態によれば、領域定義アラインマークＡＭＡ４の複数の辺がメイン半導体層１３２に連結されたり、一側辺の一部のみメイン半導体層１３２に連結されたりする。
図示していないが、いくつかの実施形態によれば、図１９〜２４の位置整列アラインマーク（ＡＭＰ５，ＡＭＰ６）または方向整列アラインマーク（ＡＭＤ５，ＡＭＤ６）にはＮＭＯＳトランジスタが形成され得る。
以下、図２５および２６を参照して陰刻パターンで形成されたアラインマークを含む実施形態について説明する。
図２５は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図２５を参照すると、アラインマークは陰刻パターンで形成される。アラインマーク領域１３１にはｐ型半導体を含む陰刻アラインマーク１３３が配置され、陰刻アラインマーク１３３の内側に、陰刻アラインマーク１３３が配置されない領域がアラインマークとして機能する。陰刻アラインマーク１３３は一側がメイン半導体層１３２と連結される。図２４は陰刻アラインマーク１３３の一側辺がメイン半導体層１３２に連結されたものを開示しているが、これは例示的なものであり、いくつかの実施形態によれば、陰刻アラインマーク１３３の複数の辺がメイン半導体層１３２に連結されたり、一側辺の一部のみメイン半導体層１３２に連結されたりする。
内部アラインマークは位置整列アラインマークＡＭＰ７を含む。位置整列アラインマークＡＭＰ７は図１３の位置整列アラインマークＡＭＰ４と実質的に同一である。
図２６は、本発明のさらに他の実施形態によるアラインマーク領域の平面図である。図２６を参照すると、陰刻アラインマーク１３３ａは、内部アラインマークが位置整列アラインマークＡＭＰ７および方向整列アラインマークＡＭＤ７を含むように形成される。陰刻アラインマーク１３３ａは一側がメイン半導体層１３２と連結される。図２６は陰刻アラインマーク１３３の一側辺がメイン半導体層１３２に連結されたものを開示しているが、これは例示的なものであり、いくつかの実施形態によれば、陰刻アラインマーク１３３ａの複数の辺がメイン半導体層１３２に連結されたり、一側辺の一部のみがメイン半導体層１３２に連結されたりする。
以下、図２７〜図２９を参照して本発明の実施形態による表示装置について説明する。
図２７は、本発明の一実施形態による表示装置のブロック図である。図２７を参照すると、表示装置１０００は表示パネル４００および駆動部（３１０，３２０，３３０）を含む。
表示パネル４００は、複数の画素ＰＸを含み、データ信号（Ｄ１，Ｄ２，・・・、Ｄｍ）およびゲート信号（Ｇ１，Ｇ２，・・・、Ｇｎ）を受信してそれに対応する画像を表示する。データ信号（Ｄ１，Ｄ２，・・・、Ｄｍ）は表示パネル４００に表示される画像の色相または階調に関する信号である。ゲート信号（Ｇ１，Ｇ２，・・・、Ｇｎ）は複数の画素ＰＸ各々がデータ信号（Ｄ１，Ｄ２，・・・、Ｄｍ）を受信するかどうかを決定する信号である。表示パネル４００の種類は液晶パネル、有機電界表示パネルまたは電気泳動表示パネルなどの多様である。
駆動部（３１０，３２０，３３０）はゲート駆動部３１０、タイミング制御部３２０およびデータ駆動部３３０を含む。
タイミング制御部３２０は、画像データ（Ｒ、Ｇ、Ｂ）を受信し、これに対応するようにゲート駆動部３１０を制御するためのゲート駆動部制御信号（ＧＣＳ）およびデータ駆動部３３０を制御するためのデータ駆動部制御信号（ＤＣＳ）を生成する。
ゲート駆動部３１０は、ゲート駆動部制御信号（ＧＣＳ）を受信し、これに対応するゲート信号（Ｇ１，Ｇ２，・・・、Ｇｎ）を生成する。
データ駆動部３３０は、データ駆動部制御信号（ＤＣＳ）を受信し、これに対応するゲート信号（Ｄ１，Ｄ２，・・・、Ｄｍ）を生成する。
ゲート駆動部３１０、タイミング制御部３２０およびデータ駆動部３３０各々は、集積回路で製作され、表示装置１０００に含まれる。いくつかの実施形態によれば、駆動部（３１０，３２０，３３０）は単一の集積回路で製作され、表示装置１０００に含まれる。
以下、図２８および２９を参照して表示装置１０００において集積回路の配置について説明する。
図２８は、本発明の一実施形態による集積回路の配置を示す平面図である。図２８を参照すると、表示パネル４００は画像が表示される表示領域ＤＡおよび画像が表示されない非表示領域ＮＤＡを含む。集積回路５００は非表示領域ＮＤＡ上に配置される。集積回路５００は図１〜２６を参照して説明した集積回路の実施形態のうち一つに該当する集積回路である。集積回路５００が非表示領域ＮＤＡ上に配置されるとき、ｐ型半導体を含むアラインマークまたはｐ型半導体を含む陰刻アラインマークによって定義されるアラインマークを、表示パネル４００により視野が妨害されることなく、表示パネル４００の集積回路５００が配置される面方向に配置された赤外線カメラにより容易に検出できるため、集積回路５００の位置を精密に整列することができる。
図２９は、本発明の他の実施形態による集積回路の配置を示す平面図である。図２９を参照すると、表示パネルは付属基板６００をさらに含む。付属基板６００はフレキシブル回路基板であり得るが必ずしもこれに限定されるものではない。付属基板６００は、表示パネル４００の非表示領域ＮＤＡに連結される。付属基板６００上には集積回路５００が配置される。集積回路５００が付属基板６００上に配置されるとき、ｐ型半導体を含むアラインマークまたはｐ型半導体を含む陰刻アラインマークによって定義されるアラインマークを、付属基板６００により視野が妨害されることなく、付属基板６００の集積回路５００が配置される面方向に配置された赤外線カメラにより容易に検出することができるため、集積回路５００の位置を精密に整列することができる。
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明のその技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面において例示的なものであり、限定的でないものとして理解しなければならない。
１０，１１０ 基板
２０，１２０ 第１絶縁層
３０，１３０ 半導体層
３１，１３１ アラインマーク領域
３２，１３２ メイン半導体層
３３，３３ａ、３３ｂ、３３ｃ、１３３，１３３ａ 陰刻アラインマーク
４０，１４０ 配線層
５０，１５０ 第２絶縁層
５１，１５１ バンプ
５２，５２ａ、５２ｂ、５２ｃ、１５２ 外部のアラインマーク
６１ 第１ｐ型半導体
６２ ｎ型半導体
６３ 第２ｐ型半導体
６３ａ 第１ドーピング領域
６３ｂ 第２ドーピング領域
６４ 絶縁膜
６５ ゲート電極
１００，２００，５００ 集積回路
３１０ ゲート駆動部
３２０ タイミング制御部
３３０ データ制御部
４００ 表示パネル
ＰＸ 画素
ＤＣＳ データ制御信号
ＧＣＳ ゲート制御信号
Ｄ１，Ｄ２，・・・、Ｄｍ データ信号
Ｇ１，Ｇ２，・・・、Ｇｎ ゲート信号
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ４，ＡＭＰ５，ＡＭＰ６ 位置整列アラインマーク
ＡＭＤ１，ＡＭＤ２，ＡＭＤ３，ＡＭＤ４，ＡＭＤ５，ＡＭＤ６ 方向整列アラインマーク
ＡＭＡ１，ＡＭＡ２，ＡＭＡ３，ＡＭＡ４ 領域定義アラインマーク

Claims (52)

  1. 基板と、
    前記基板上に配置された半導体層と、
    前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、
    前記半導体層は、メイン半導体領域および前記メイン半導体領域と離隔したｐ型半導体を含むアラインマーク領域を含み、
    前記アラインマーク領域は、内部アラインマークを含む集積回路。
  2. 前記基板は、シリコン基板である請求項１に記載の集積回路。
  3. 前記絶縁層は、上部面に外部のアラインマークをさらに含み、
    前記内部アラインマークは、前記外部のアラインマークと重なるように配置される請求項１に記載の集積回路。
  4. 前記内部アラインマークの形状は、前記アラインマーク領域で前記ｐ型半導体が配置された形状によって定義される請求項１に記載の集積回路。
  5. 前記内部アラインマークは、位置整列アラインマークを含む請求項４に記載の集積回路。
  6. 前記位置整列アラインマークは、第１軸および前記第１軸と直交する第２軸に各々対称の形状である請求項５に記載の集積回路。
  7. 前記位置整列アラインマークは、ＮＭＯＳトランジスタを含む請求項６に記載の集積回路。
  8. 前記ｐ型半導体は、第１ｐ型半導体および前記第１ｐ型半導体上に離隔して配置された第２ｐ型半導体を含み、
    前記ＮＭＯＳトランジスタは、
    前記第１ｐ型半導体と、
    前記第２ｐ型半導体と、
    前記第１ｐ型半導体と前記第２ｐ型半導体との間に配置されたｎ型半導体と、を含む請求項７に記載の集積回路。
  9. 前記第２ｐ型半導体は、ｎ＋ドーピングされ、相互離隔した第１ドーピング領域および第２ドーピング領域を含み、
    前記ＮＭＯＳトランジスタは、前記第１ドーピング領域と前記第２ドーピング領域との間に配置されたゲート電極をさらに含む請求項８に記載の集積回路。
  10. 前記位置整列アラインマークは、複数のＮＭＯＳトランジスタを含む請求項６に記載の集積回路。
  11. 前記位置整列アラインマークは、十字形である請求項６に記載の集積回路。
  12. 前記位置整列アラインマークは、ひし形である請求項６に記載の集積回路。
  13. 前記内部アラインマークは、方向整列アラインマークをさらに含む請求項６に記載の集積回路。
  14. 前記方向整列アラインマークは、前記第１軸および前記第２軸に非対称形状である請求項１３に記載の集積回路。
  15. 前記方向整列アラインマークは、前記位置整列アラインマークと離隔して配置される請求項１４に記載の集積回路。
  16. 前記内部アラインマークは、前記アラインマーク領域を定義する領域定義アラインマークをさらに含む請求項１５に記載の集積回路。
  17. 前記領域定義アラインマークは、前記アラインマーク領域の周囲を囲み、
    前記位置整列アラインマークと前記方向整列アラインマークは、前記アラインマーク領域の内部に配置される請求項１６に記載の集積回路。
  18. 前記アラインマークの形状は、前記アラインマーク領域で前記ｐ型半導体が配置されない領域の形状によって定義される請求項１に記載の集積回路。
  19. 前記アラインマーク領域は、ＮＯＭＳトランジスタを含む請求項１８に記載の集積回路。
  20. 前記アラインマークは、位置整列アラインマークを含む請求項１８に記載の集積回路。
  21. 前記位置整列アラインマークは、第１軸および前記第１軸と直交する第２軸に各々対称の形状である請求項２０に記載の集積回路。
  22. 前記位置整列アラインマークは、十字形である請求項２１に記載の集積回路。
  23. 前記位置整列アラインマークは、ひし形である請求項２１に記載の集積回路。
  24. 前記アラインマークは、方向整列アラインマークをさらに含む請求項２１に記載の集積回路。
  25. 前記方向整列アラインマークは、前記第１軸および前記第２軸に非対称形状である請求項２４に記載の集積回路。
  26. 前記方向整列アラインマークは、前記位置整列アラインマークと離隔して配置される請求項２４に記載の集積回路。
  27. 基板と、
    前記基板上に配置された半導体層と、
    前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、
    前記半導体層は、メイン半導体領域および前記メイン半導体領域と連結されたｐ型半導体を含む内部アラインマークを含む集積回路。
  28. 前記基板は、シリコン基板である請求項２７に記載の集積回路。
  29. 前記絶縁層は、上部面に外部のアラインマークをさらに含み、
    前記内部アラインマークは、前記外部のアラインマークと重なるように配置される請求項２７に記載の集積回路。
  30. 前記内部アラインマークの形状は、前記アラインマーク領域で前記ｐ型半導体が配置された形状によって定義される請求項２７に記載の集積回路。
  31. 前記内部アラインマークは、位置整列アラインマークを含む請求項３０に記載の集積回路。
  32. 前記位置整列アラインマークは、前記メイン半導体層と連結される請求項３１に記載の集積回路。
  33. 前記内部アラインマークは、方向整列アラインマークをさらに含む請求項３１に記載の集積回路。
  34. 前記方向整列アラインマークは、前記メイン半導体層と連結される請求項３３に記載の集積回路。
  35. 前記内部アラインマークは、アラインマーク領域を定義する領域定義アラインマークをさらに含む請求項３３に記載の集積回路。
  36. 前記領域定義アラインマークは、前記メイン半導体領域と連結された請求項３５に記載の集積回路。
  37. 基板と、
    前記基板上に配置された半導体層と、
    前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、
    前記半導体層は、メイン半導体層および前記メイン半導体層と連結されるｐ型半導体を含む陰刻アラインマークを含み、
    内部アラインマークは、前記陰刻アラインマークが配置されない領域によって定義される集積回路。
  38. 前記基板は、シリコン基板である請求項３７に記載の集積回路。
  39. 前記絶縁層は、上部面に外部のアラインマークをさらに含み、
    前記内部アラインマークは、前記外部のアラインマークと重なるように配置される請求項３７に記載の集積回路。
  40. 前記内部アラインマークは、位置整列アラインマークを含む請求項３７に記載の集積回路。
  41. 前記内部アラインマークは、方向整列アラインマークをさらに含む請求項４０に記載の集積回路。
  42. 前記内部アラインマークは、アラインマーク領域を定義する領域定義アラインマークをさらに含み、
    前記位置整列アラインマークおよび方向整列アラインマークは、前記アラインマーク領域内に配置された請求項４１に記載の集積回路。
  43. 表示パネルと、
    前記表示パネルを駆動する駆動部を含み、
    前記駆動部は、集積回路で形成され、
    前記集積回路は、
    基板と、
    前記基板上に配置された半導体層と、
    前記半導体層の上部に配置され、上部面にバンプを含む絶縁層を含み、
    前記半導体層は、ｐ型半導体を含むアラインマーク領域を含み、
    前記アラインマーク領域は、内部アラインマークを含む集積回路。
  44. 前記基板は、シリコン基板である請求項４３に記載の集積回路。
  45. 前記絶縁層は、上部面に外部のアラインマークをさらに含み、
    前記内部アラインマークは、前記外部のアラインマークと重なるように配置される請求項４３に記載の集積回路。
  46. 前記内部アラインマークの形状は、前記アラインマーク領域で前記ｐ型半導体が配置された形状によって定義される請求項４３に記載の集積回路。
  47. 前記内部アラインマークは、位置整列アラインマークを含む請求項４６に記載の集積回路。
  48. 前記内部アラインマークは、方向整列アラインマークをさらに含む請求項４７に記載の集積回路。
  49. 前記内部アラインマークは、前記アラインマーク領域を定義する領域定義アラインマークをさらに含む請求項４８に記載の集積回路。
  50. 前記内部アラインマークの形状は、前記アラインマーク領域で前記ｐ型半導体が配置されない領域の形状によって定義される請求項４３に記載の集積回路。
  51. 前記内部アラインマークは、位置整列アラインマークを含む請求項５０に記載の集積回路。
  52. 前記内部アラインマークは、方向整列アラインマークをさらに含む請求項５１に記載の集積回路。
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