KR20140017086A - 집적회로 및 이를 포함하는 표시 장치 - Google Patents

집적회로 및 이를 포함하는 표시 장치 Download PDF

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KR20140017086A
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맹호석
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Abstract

집적회로가 제공된다. 집적회로는 기판, 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되, 상기 반도체층은 메인 반도체 영역 및 상기 메인 반도체 영역과 이격된 p형 반도체를 포함하는 얼라인 마크 영역을 포함하고, 상기 얼라인 마크 영역에는 얼라인 마크가 배치된다.

Description

집적회로 및 이를 포함하는 표시 장치{INTEGRATED CIRCUIT AND DISPLAY DEVICE INCLUDING THEREOF}
본 발명은 집적회로 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 얼라인 마크를 포함하는 집적회로 및 이를 포함하는 표시 장치에 관한 것이다.
집적회로(IC: integrated circuit)는 트랜지스터, 저항 및 캐패시터 등의 전자 소자들를 단일의 기판 위 또는 기판 내에 일체화시켜 특정한 회로의 기능을 구현하도록 한 것이다. 집적회로는 전자 소자들을 개별적으로 배치하여 회로를 구현하는 것과 비교하여 크기를 줄일 수 있으며, 일체로서 형성되므로 취급 및 배선이 용이하며, 대량 생산이 가능한 장점이 있어 다양한 전자제품에 사용된다.
기술의 발달에 따라, 크기는 소형화되고, 기능은 다양하고 복잡한 전자제품이 요구된다. 이에 따라, 전자제품에 포함되는 집적회로의 크기는 소형화되고 구조는 복잡해질 필요가 있다.
표시 장치는 최근 핸드폰, 스마트폰, PMP, PDP 등의 사용이 증가되면서 소형화 박형화되는 추세에 있다. 따라서, 표시 장치에도 크기는 소형화되고, 구조는 복잡한 집적회로가 사용될 수 있다. 예를 들어, 표시 장치는 화상을 표시하는 표시 패널을 구동하기 위한 소자로서 집적회로를 사용할 수 있다.
집적회로는 신호의 입출력을 위하여 범프를 포함할 수 있다. 집적회로의 크기가 소형화되고, 구조가 복잡해지면, 범프의 개수는 증가하고, 범프의 크기는 줄어들 수 있다. 범프의 개수가 증가하고, 범프의 크기가 줄어들면, 집적회로가 기판에 장착될 때, 범프간의 쇼트나 오정렬이 발생할 수 있으므로, 집적회로를 기판 상에 정밀하게 정렬시킬 필요가 있다.
이에 본 발명이 해결하고자 하는 과제는, 기판 장착시 정렬을 용이하게 할 수 있는 집적회로를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 기판 장착시 정렬을 용이하게 할 수 있는 집적회로를 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 집적회로는 기판, 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되, 상기 반도체층은 메인 반도체 영역 및 상기 메인 반도체 영역과 이격된 p형 반도체를 포함하는 얼라인 마크 영역을 포함하고, 상기 얼라인 마크 영역은 얼라인 마크를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 집적회로는 기판, 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되, 상기 반도체층은 메인 반도체 영역 및 상기 메인 반도체 영역과 연결된 p형 반도체를 포함하는 얼라인 마크를 포함한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 집적회로는 기판, 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되, 상기 반도체층은 메인 반도체층 및 상기 메인 반도체층과 연결되는 p형 반도체를 포함하는 음각 얼라인 마크를 포함하고, 얼라인 마크는 상기 음각 얼라인 마크가 배치되지 않은 영역에 의하여 정의된다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 표시 패널 및 상기 표시 패널을 구동하는 구동부를 포함하되, 상기 구동부는 집적회로로 형성되고, 상기 집적회로는, 기판, 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되, 상기 반도체층은 p형 반도체를 포함하는 얼라인 마크 영역을 포함하고, 상기 얼라인 마크 영역은 얼라인 마크를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과 있다.
즉, 집적회로가 기판에 장착될 때의 정렬을 용이하게 할 수 있는 집적회로를 제공할 수 있다.
또, 집적회로가 기판에 장착될 때의 정렬을 정밀하게 할 수 있는 집적회로를 제공할 수 있다.
또, 정밀하고, 용이하게 정렬 가능한 집적회로를 채용하여 제조 시 배선의 쇼트 가능성이 감소하는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로의 사시도이다.
도 2는 도 1에서 II 내지 II'에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 6은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 NMOS의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 15는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 집적회로의 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 20은 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 21은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 26은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 27은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 28은 본 발명의 일 실시예에 따른 집적회로의 배치를 나타낸 평면도이다.
도 29는 본 발명의 다른 실시예에 따른 집적회로의 배치를 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 집적회로의 사시도이다.
도 1을 참조하면 집적회로(100)는 일면에 범프(51)를 포함한다. 집적회로(100)는 복수 개의 범프(51)를 포함할 수 있으며, 복수의 범프(51)의 배열 및 복수의 범프(51) 각각의 형상 및 크기는 다양하게 변경될 수 있다.
범프(51)는 금속과 같은 도전성 물질로 이루어 질 수 있다. 집적회로(100)는 범프(51)를 통하여 외부로 신호를 출력하거나, 외부로부터 신호를 입력받을 수 있다.
집적회로(100)는 외부 얼라인 마크(52)를 더 포함할 수 있다. 외부 얼라인 마크(52)는 범프(51)가 배치된 집적회로(100)의 일면과 동일한 면에 배치될 수 있다. 외부 얼라인 마크(52)는 금속으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 외부에서 식별 가능한 형상을 갖도록 다양한 재질로 형성될 수 있다. 몇몇 실시예에 의하면, 외부 얼라인 마크(52)는 범프(51)과 동일한 재질로 형성될 수 있다.
외부 얼라인 마크(52)는 집적회로(100)의 일면의 가장자리에 인접하여 배치될 수 있으며, 보다 상세하게는 집적회로(100)의 일면의 모서리에 인접하여 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다.
외부 얼라인 마크(52)는 집적회로(100)가 기판 등의 타 전자소자에 장착될 때, 집적회로(100)의 위치를 정렬하기 위한 기준을 제공할 수 있다. 예를 들어, 칩 마운팅 머신(chip mounting machine)은 카메라를 통하여 외부 얼라인 마크(52)를 감지하고, 외부 얼라인 마크(52)의 위치를 기준으로 하여 집적회로(100)를 배치할 수 있다.
도 1에서는 외부 얼라인 마크(52)가 십(十)자 형상인 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 예를 들어, 다이아몬드 형상일 수도 있다.
도 1에서는 집적회로(100)가 2 개의 외부 얼라인 마크(52a, 52b)를 포함하는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 집적회로(100)는 하나의 얼라인 마크(52)만을 포함하거나, 3개 이상의 얼라인 마크(52)를 포함할 수도 있다. 몇몇 실시예에 의하면, 집적회로(100)는 외부 얼라인 마크(52)를 포함하지 않을 수도 있다.
이하 도 2를 참조하여, 본 발명의 일 실시예에 따른 집적회로(100)에 대하여 보다 상세히 설명하도록 한다. 도 2는 도 1에서 II 내지 II'에 따른 단면도이다.
도 2를 참조하면, 집적회로(100)는 기판(10) 및 얼라인 마크 영역(31)을 포함한다.
기판(10)은 기판(10) 상부에 집적회로(100) 내의 회로를 형성하기 위한 기재로서 기능할 수 있다. 몇몇 실시예에, 의하면 기판(10)은 실리콘(Si)으로 형성될 수 있다. 기판(10)은 반드시 실리콘으로 형성되어야 하는 것은 아니며, 적외선을 통과시킬 수 있는 다른 재질로 형성될 수도 있다. 예를 들어, 기판(10)은 산화 실리콘, 유리 또는 투명한 합성 수지 등으로 형성될 수도 있다.
얼라인 마크 영역(10)은 기판 상에 배치될 수 있다. 얼라인 마크 영역(31)에는 얼라인 마크가 형성될 수 있다. 얼라인 마크 영역(31)은 집적회로(100)의 칩 마운트 시 집적회로(100)의 위치를 정렬할 수 있는 기능을 할 수 있는 영역일 수 있으며, 얼라인 마크 및 얼라인 마크와 인접한 주변 영역을 포함할 수 있다. 얼라인 마크 영역(31)은 후술할 반도체층(30) 형성시 메인 반도체층(32)과 동일한 공정으로 형성될 수 있다. 얼라인 마크 영역(31)은 메인 반도체층(32)과 이격되어 배치될 수 있다. 얼라인 마크 영역(31)은 집적회로(100)의 측면에 인접하여 배치될 수 있으며, 예를 들어, D1 방향에서 바라본 집적회로(100)의 면의 모서리에 인접하여 배치될 수 있다. 얼라인 마크 영역(31)은 외부 얼라인 마크(52a)와 중첩하도록 배치될 수 있다. 몇몇 실시예에 의하면, 도시되지는 않았으나, 얼라인 마크 영역(31)은 외부 얼라인 마크(52a, 52b)가 복수개인 경우 그에 대응하는 위치에 복수개가 형성될 수 있다. 몇몇 실시예에 의하면 얼라인 마크 영역(31)은 외부 얼라인 마크(52a, 52b)가 형성되지 않은 영역에 배치될 수도 있으며, 외부 얼라인 마크(52a, 52b)가 생략되더라도, 집적회로(100)는 얼라인 마크 영역(31)을 포함할 수 있다.
얼라인 마크 영역(31)은 p형 반도체를 포함할 수 있다. D1 방향에서 적외선 카메라를 이용하여 집적회로(100)를 촬영하면, 기판(10)을 투과한 적외선은 p형 반도체에 반사되어 적외선 카메라를 통하여 검출될 수 있다. 따라서, 얼라인 마크 영역(31)에 형성된 얼라인 마크는 적외선 카메라를 통하여 식별될 수 있다. 집적회로의 범프(51)가 형성된 면의 반대면 측에 배치된 적외선 카메라를 통하여 얼라인 마크 영역(31)에 형성된 얼라인 마크를 식별할 수 있으므로, 집적회로(100)가 장착될 대상에 의한 방해 없이 얼라인 마크를 식별할 수 있어, 칩 마운트 시에 집적회로(100)를 정확하게 정렬할 수 있다. 얼라인 마크에 대하여는 후에 보다 상세히 설명하도록 한다.
집적회로(100)는 외부 얼라인 마크(52)뿐만 아니라 얼라인 마크 영역(31)을 포함할 수 있으므로, 칩 마운트 시 D2 방향에서 외부 얼라인 마크(52)를 식별하여 집적회로(100)를 정렬할 수 있으며, D1 방향에서 적외선 카메라를 통하여 얼라인 마크 영역(31) 내의 얼라인 마크를 식별하여 집적회로를 정렬할 수 있으므로, 정렬의 정확성을 향상시킬 수 있다. 외부 얼라인 마크(52)를 통한 정렬과 얼라인 마크를 통한 정렬은 순차적으로 이루어지거나 또는 동시에 이루어질 수도 있으며, 둘 중 하나만이 선택적으로 이루어질 수도 있다.
집적회로(100)는 제1 절연층(20), 메인 반도체층(32), 배선층(40) 및 제2 절연층(50)을 더 포함할 수 있다.
제1 절연층(20)은 기판(10)의 상부에 배치될 수 있으며, 기판(10)과 반도체층(30) 사이에 배치될 수 있다. 몇몇 실시예에 의하면, 기판(10)이 실리콘으로 형성된 경우 제1 절연층(20)은 기판(10)의 일면을 산화시켜 형성된 산화 실리콘으로 이루어질 수 있으나, 이에 반드시 한정되는 것은 아니며, 제1 절연층(20)은 기판(10)의 상부에 절연물질을 증착 또는 도포하는 등의 방법으로 배치시켜 형성될 수도 있다.
메인 반도체층(32)은 제1 절연층(20)의 상부에 배치될 수 있다. 메인 반도체층(32)는 얼라인 영역(31)과 동일한 층에 동일한 공정으로 형성될 수 있다. 메인 반도체층(32)는 집적회로(100)를 D2 방향에서 보았을 때 중앙부에 인접하여 배치될 수 있으며, 얼라인 마크 영역(31)과 이격되어 배치될 수 있다. 메인 반도체층(32)에는 복수의 트랜지스터 또는 다이오드를 형성하기 위한 반도체의 구조가 배치될 수 있다. 메인 반도체층(32)은 집적회로(100)의 구동을 위한 반도체 소자가 배치되는 영역일 수 있다.
배선층(40)은 메인 반도체층(32) 및 얼라인 마크 영역(31)의 상부에 배치될 수 있다. 배선층(40)은 저항, 캐패시터 또는 인덕터 등의 전자소자 및 배선을 포함할 수 있다. 배선은 트랜지스터 및 다이오드와 같이 메인 반도체층(32)에 형성되는 전자소자 및 배선층(40)에 형성되는 전자소자를 전기적으로 연결할 수 있다. 배선층(40)은 배선들 또는 전자소자들을 상호 절연하기 위한 절연물질을 더 포함할 수도 있다.
제2 절연층(50)은 배선층(40)의 상부에 배치될 수 있다. 제2 절연층(50)은 상부면에 범프(51) 및 외부 얼라인 마크(52)를 포함할 수 있다. 제2 절연층(50)은 집적회로(100)의 범프(51)가 배치된 상부면의 외관을 형성할 수 있으며, 제2 절연층(50)은 집적회로(100)의 측면으로 연장되어, 측면의 외관을 형성할 수도 있다. 제2 절연층(50)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막 등을 포함하여 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도시되지는 않았으나, 제2 절연층(50) 내부에는 범프(51)와 배선층(40)을 연결하기 위한 배선이 배치될 수도 있다.
이후 도 3 내지 도 17을 참조하여 얼라인 마크에 대하여 보다 상세히 설명하도록 한다. 도 3은 본 발명의 일 실시예에 따른 얼라인 마크 영역의 평면도이다.
얼라인 마크의 형상은 도 2에서 D1 방향에서 얼라인 마크 영역(31)을 바라보았을 때, p형 반도체가 배치된 영역에 의하여 정의될 수 있다. 도 3을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP1)을 포함할 수 있다. 위치 얼라인 마크(AMP1)는 얼라인 마크 영역(31) 내부에 배치될 수 있으며, 얼라인 마크 영역(31) 내부에는 위치 얼라인 마크(AMP1)가 배치된 영역을 제외하면 p형 반도체가 배치되지 않을 수 있다.
위치 얼라인 마크(AMP1)는 상호 직교하는 두 개의 축(x1, x2)에 각각 대칭인 형상이거나, x1 축 및 x2 축 방향으로 단부가 연장된 형상일 수 있다. 도 3 에서는 위치 얼라인 마크(AMP1)가 십(十)자 형상인 것을 도시하고 있으나, 즉, 위치 얼라인 마크는 정사각형 또는 다이아몬드 형상 등의 x1 축 및 x2 축에 각각 대칭인 형상이거나, x1 축 및 x2 축 방향으로 단부가 연장된 다양한 형상으로 형성될 수 있다. 몇몇 실시예에 의하면, x1 축 및 x2 축은, 집적회로(100)의 범프(51)가 배치된 면 또는 그 반대면이 직사각형의 형상 또는 그에 근접한 형성인 경우, 상호 직교하는 직사각형의 두 변과 각각 평행한 축일 수 있다. 칩 마운트 시 위치 칩 마운팅 머신은 위치 얼라인 마크(AMP1)로부터 x1 축 및 x2 축을 식별함으로써, 집적회로(100)의 배치 위치의 오차 및 수평 방향으로 틀어진 각도 등을 산출하여 정확하게 집적회로(100)를 정렬할 수 있다.
도 4를 참조하여, 얼라인 마크와 외부 얼라인 마크(52a)와의 위치 관계에 대하여 보다 상세히 설명하도록 한다. 도 4는 본 발명의 일 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 4를 참조하면, 외부 얼라인 마크(52a)는 상호 직교하는 두 개의 축(x3, x4)에 각각 대칭인 형상이거나, x3 축 및 x4 축 방향으로 단부가 연장된 형상일 수 있다. 도 2의 D1 또는 D2 방향에서 집적회로(100)를 보았을 때, x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP1) 및 외부 얼라인 마크(52a)는 배치될 수 있다. x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP1) 및 외부 얼라인 마크(52a)가 배치되면, 칩 마운트 시 위치 얼라인 마크(AMP1)를 통한 정렬과 및 외부 얼라인 마크(52a)를 통한 정렬에 대하여 동일한 위치 설정을 적용하여 집적회로(100)를 정렬할 수 있어, 공정의 편의성을 증가시킬 수 있다.
위치 얼라인 마크(AMP1)는 외부 얼라인 마크(52a)와 완전히 중첩하는 형상을 가질 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, x1 축 및 x2축을 일정하게 유지하는 범위 내에서 위치 얼라인 마크(AMP1)의 형상은 가변될 수 있다. 예를 들어, 위치 얼라인 마크(AMP1)의 크기가 외부 얼라인 마크(52a)보다 크거나 작을 수 있으며, x1 축 또는 x2축 방향으로 외부 얼라인 마크(52a)보다 더 연장되거나 덜 연장된 형상일 수도 있다. 또는, 위치 얼라인 마크(AMP1)는 x1 축 및 x2축을 유지하되, 외부 얼라인 마크(52a)와 전혀 다른 형상일 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다. 도5를 참조하면, 외부 얼라인 마크(52a)는 음각으로 형성될 수도 있다. 즉, 외부 얼라인 마크(52c)의 주변 영역에 금속 등의 물질로 구성되는 음각 외부 얼라인 마크(53)가 형성되고, 음각 외부 얼라인 마크(53)의 내측의 음각 외부 얼라인 마크(53)가 미배치된 영역이 외부 얼라인 마크(52c)로 정의될 수 있다.
외부 얼라인 마크(52c)는 도 2에서의 외부 얼라인 마크(52a)와 마찬가지로, 상호 직교하는 두 개의 축(x3, x4)에 각각 대칭인 형상이거나, x3 축 및 x4 축 방향으로 단부가 연장된 형상일 수 있다. 도 2의 D1 또는 D2 방향에서 집적회로(100)를 보았을 때, x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP1) 및 외부 얼라인 마크(52c)는 배치될 수 있다.
위치 얼라인 마크(AMP1)는 외부 얼라인 마크(52c)와 완전히 중첩할 수 있다. 즉, 위치 얼라인 마크(AMP1)는 음각 얼라인 마크(53) 내측의 빈 영역과 완전히 중첩하도록 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, x1 축 및 x2축을 유지하는 범위 내에서 위치 얼라인 마크(AMP1)의 형상은 가변될 수 있다. 예를 들어, 위치 얼라인 마크(AMP1)의 크기가 외부 얼라인 마크(52c)보다 크거나 작을 수 있으며, x1 축 또는 x2축 방향으로 외부 얼라인 마크(52c)보다 더 연장되거나 덜 연장된 형상일 수도 있다. 또는, 위치 얼라인 마크(AMP1)는 x1 축 및 x2축을 유지하되, 외부 얼라인 마크(52c)와 전혀 다른 형상일 수도 있다.
이후 본 발명의 또 다른 실시예들에 따른 얼라인 마크에 대하여 설명하도록 한다.
도 6은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다. 도 6을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP1)및 방향 얼라인 마크(AMD1)을 포함할 수 있다.
방향 얼라인 마크(AMD1)는 x1 축 및 x2 축에 대하여 비대칭인 형상일 수 있다. 예를 들어, 방향 얼라인 마크(AMD1)은 x1 축 및 x2 축에 의하여 형성되는 네 개의 사분면 중 하나의 사분면에만 배치될 수 있다. 도 6에서는 우측 상단의 사분면에 방향 얼라인 마크(AMD1)가 배치된 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니고, 다른 사분면에 배치될 수도 있다. 도 5에서는 정사각형 형상의 방향 얼라인 마크(AMD1)을 도시하고 있으나, 방향 얼라인 마크(AMD1)의 형상은 이에 한정되는 것은 아니며, 예를 들어, 원형 또는 삼각형 등의 다양한 형상을 가질 수 있다.
칩 마운트 시, 칩 마운트 머신은 적외선 카메라를 통하여 방향 얼라인 마크(AMD1)가 배치된 위치를 식별하여 집적회로(100)가 정상적인 상태인지 뒤집어진 상태인지 여부를 판별할 수 있다.
도시되지는 않았으나, 외부 얼라인 마크(52a)는 방향 얼라인 마크(AMD1)와 중첩되는 위치에, 방향 얼라인 마크와 실질적으로 동일한 형상을 더 포함할 수도 있다.
도 7은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 7을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP1), 방향 얼라인 마크(AMD1) 및 영역 정의 얼라인 마크(AMA1)를 포함할 수 있다.
영역 정의 얼라인 마크(AMA1)는 얼라인 마크 영역(31)의 둘레를 따라 배치되며, 영역 정의 얼라인 마크(AMA1)의 외곽을 따라 얼라인 마크 영역(31)이 정의될 수 있다. 영역 정의 얼라인 마크(AMA1)는 얼라인 마크 영역(31)과 외부의 경계를 명확히 하여, 얼라인 마크(AMP1, AMD1, AMA1)가 보다 용이하게 적외선 카메라에 의하여 검출되도록 할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 8을 참조하면 얼라인 마크는 위치 얼라인 마크(AMP1) 및 영역 정의 얼라인 마크(AMA2)를 포함할 수 있다.
영역 정의 얼라인 마크(AMA2)는 x1 축 및 x2 축에 대칭되지 않는 형상으로 형성될 수 있다. 예를 들어, 영역 정의 얼라인 마크(AMA2)는 하나의 모서리 인근 영역이 타 모서리들에 비하여 내측으로 확장된 형상일 수 있다. 도 8에서는 영역 정의 얼라인 마크(AMA2)의 우측 상부의 모서리의 인근 영역이 내측으로 확장된 영역을 도시하고 있으나, 실시예들에 따라 타 모서리의 인근 영역이 내측으로 확장될 수도 있다. 뿐만 아니라, 몇몇 실시예들에 의하면, 영역 정의 얼라인 마크(AMA2)는 x1 축 및 x2축에 대칭되지 않는 다양한 형상을 가질 수 있다. 영역 정의 얼라인 마크(AMA2)가 x1 축 및 x2 축에 대칭되지 않는 형상을 가지면, 칩 마운트 머신은 영역 정의 얼라인 마크(AMA2)의 형상을 식별하여 집적회로(100)가 뒤집어졌는지 여부를 판단할 수 있다. 즉, 영역 정의 얼라인 마크(AMA2)는 도 7에서의 영역 정의 얼라인 마크(AMA1) 및 방향 얼라인 마크(AMD1)의 기능을 동시에 수행할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 9를 참조하면 얼라인 마크는 위치 얼라인 마크(AMP2), 방향 얼라인 마크(AMD2) 및 영역 정의 얼라인 마크(AMA1)를 포함할 수 있다.
위치 얼라인 마크(AMP2)는 x1 축 및 x2 축에 대하여 대칭이거나, x1 축 및 x2 축을 따라 연장된 다이아몬드 형상일 수 있다.
방향 얼라인 마크(AMD2)는 x1축 및 x2 축에 대하여 비대칭인 형상이며, x1 축과 x2 축에 의하여 형성되는 네 개의 사분면 중 하나의 사분면에 배치될 수 있으며, 방향 얼라인 마크(AMD2)는 원형의 형상을 가질 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
얼라인 마크는 위치 얼라인 마크(AMP2) 및 영역 정의 얼라인 마크(AM A3)를 포함할 수 있다.
영역 정의 얼라인 마크(AMA3)는 위치 얼라인 마크(AMP2)와 이격되어, 위치 얼라인 마크(AMP2)의 외곽을 따라 형성될 수 있다. 영역 정의 얼라인 마크(AMA3)의 적어도 일부 영역은 위치 얼라인 마크(AMP2)의 외곽을 따라 형성되지 않을 수 있다. 예를 들어, 도 10에서 도시된 바와 같이, 영역 정의 얼라인 마크(AMA3)의 x1 축 및 x2축에 의하여 구분되는 네 개의 사분면 중 우측 상단의 영역은 위치 얼라인 마크(AMP2)를 따라 형성되지 않을 수 있다. 이러한 경우, 영역 정의 얼라인 마크(AMA3)는 x1 축 및 x2 축에 대칭되지 않는 형상을 포함하여, 칩 마운트 머신은 영역 정의 얼라인 마크(AMA3)의 형상을 식별하여 집적회로(100)가 뒤집어졌는지 여부를 판단할 수 있다.
본 발명의 또 다른 실시예에 의하면 얼라인 마크는 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 포함하여 형성될 수 있다. 이하 도 11 및 도 12를 참조하여 이에 대하여 보다 상세히 설명한다. 도 11은 본 발명의 또 다른 실시예에 따른 NMOS 트랜지스터의 단면도이다.
도 11을 참조하면 NMOS 트랜지스터는 제1 p형 반도체(61), n형 반도체(62), 제2 p형 반도체(63), 절연막(64), 및 게이트 전극(65)를 포함할 수 있다.
제1 p형 반도체(61)는 NMOS 트랜지스터의 기저부에 배치된다. 제1 p형 반도체(61)의 일면에는 만입된 형상이 형성될 수 있으며, 만입된 제1 p형 반도체(61)의 표면에는 n형 반도체(62)가 배치되어 n-well을 형성할 수 있다. n형 반도체(62)에 의하여 형성된 n-well 내측에는 제2 p형 반도체(63)가 배치될 수 있다. 제2 p형 반도체(63)는 제1 도핑 영역(63a) 및 제2 도핑 영역(63b)이 형성될 수 있다. 제1 도핑 영역(63a) 및 제2 도핑 영역(63b)은 불순물을 제2 p형 반도체(63)에 침투시켜 n+로 도핑시킨 영역일 수 있다. 제1 도핑 영역(63a) 및 제2 도핑 영역(63b)은 상호 이격되어 배치될 수 있다. 제1 도핑 영역(63a) 및 제2 도핑 영역(63b)은 게이트 전극(65)에 인접하여 배치될 수 있다. 게이트 전극(65)에 일정 수준 이상의 전압이 인가되면, 제2 p형 반도체(63)의 제1 도핑 영역(63a)과 제2 도핑 영역(63b) 사이에는 채널이 형성되어, 제1 도핑 영역(63a)과 제2 도핑 영역(63b) 사이에 전류가 흐를 수 있다. 즉, 제1 도핑 영역(63a) 및 제2 도핑 영역(63b)은 각각 트랜지스터의 소스 또는 드레인으로 기능할 수 있다.
절연막(64)은 제2 p형 반도체(63)와 게이트 전극(65)사이에 배치되어, 제2 p형 반도체(63)와 게이트 전극(65)을 상호 절연시킬 수 있다.
게이트 전극(65)은 절연막(64) 상부에 배치될 수 있으며, 게이트 전극(65)에 인가되는 전압에 따라 채널의 형성 여부가 제어될 수 있다.
얼라인 마크가 NMOS를 포함하여 형성되더라도, 제1 p형 반도체층(61)의 외곽이 적외선 카메라에 의하여 검출될 수 있으므로, 얼라인 마크는 칩 마운트시 집적회로(100)의 정렬 기능을 수행할 수 있다.
이하 도 12를 참조하여 NMOS를 포함하는 얼라인 마크에 대하여 보다 상세히 설명한다. 도 12는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다. 보다 상세하게는, 도 12는 도 2에서의 D2 방향에서 얼라인 마크 영역을 바라본 평면도이다.
얼라인 마크는 위치 얼라인 마크(AMP3), 방향 얼라인 마크(AMD3) 및 영역 정의 얼라인 마크(AMA1)를 포함할 수 있다. 위치 얼라인 마크(AMP3) 및 방향 얼라인 마크(AMD3)의 배치 및 외곽 형상은 도 6에서의 위치 얼라인 마크(AMP1) 및 방향 얼라인 마크(AMD1)와 각각 실질적으로 동일할 수 있다.
위치 얼라인 마크(AMP3) 및 방향 얼라인 마크(AMD3)는 NMOS 트랜지스터를 포함할 수 있다. 제1 p형 반도체(61)는 위치 얼라인 마크(AMP3) 및 방향 얼라인 마크(AMD3)의 외곽을 형성하도록 배치된다. 제1 p형 반도체(61)의 일부 영역 상에는 n-well을 형성하는 n형 반도체(62)가 배치될 수 있다. n형 반도체(62) 내측으로 제1 및 제2 도핑 영역(63a, 63b)을 포함하는 제2 p형 반도체 영역(63)이 배치될 수 있으며, 그 상부에 절연막(64) 및 게이트 전극(65)가 배치되어 NMOS 트랜지스터가 형성될 수 있다. NMOS 트랜지스터는 복수개 형성될 수 있다. 얼라인 마크에 형성된 NMOS 트랜지스터는 배선층(40)을 통하여 집적회로(100)에 포함된 타 전자소자들과 전기적으로 연결될 수 있다. 얼라인 마크에 NMOS 트랜지스터가 형성되면, 얼라인 마크 영역(31)을 회로로 활용할 수 있게 되어, 집적회로(100)의 집적도를 높일 수 있다.
도 12에서 도시된 NMOS 트랜지스터의 배치는 예시적인 것에 불과하며, 배치된 NMOS의 위치, 개수 및 형상은 실시예들에 따라 변형될 수 있다. 몇몇 실시예에 의하면, 영역 정의 얼라인 마크(AMA1)의 폭이 NMOS 트랜지스터가 형성될 수 있을 정도로 충분히 크거나, NMOS 트랜지스터가 영역 정의 얼라인 마크(AMA)에 배치될 수 있을 정도로 충분히 작은 크기로 형성될 수 있다면, 영역 정의 얼라인 마크(AMA1)에도 NMOS 트랜지스터가 형성될 수 있다.
이후 도 13을 참조하여 본 발명의 다른 실시예에 따른 얼라인 마크에 대하여 설명하도록 한다. 도 13은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 13을 참조하면, 얼라인 마크는 음각으로 형성될 수 있다. 얼라인 마크 영역(31)에는 p형 반도체를 포함하는 음각 얼라인 마크(33)가 배치되고, 음각 얼라인 마크(33) 내측에 음각 얼라인 마크(33)가 배치되지 않은 영역이 얼라인 마크로서 기능할 수 있다. 음각 얼라인 마크(33)의 외측 테두리는 얼라인 마크 영역(31)을 정의할 수 있다.
얼라인 마크는 위치 얼라인 마크(AMP4)를 포함할 수 있다. 위치 얼라인 마크(AMP4)는 상호 직교하는 두 개의 축(x1, x2)에 각각 대칭인 형상이거나, x1 축 및 x2 축 방향으로 단부가 연장된 형상일 수 있다. 도 3 에서는 위치 얼라인 마크(AMP1)가 십(十)자 형상인 것을 도시하고 있으나, 즉, 위치 얼라인 마크는 정사각형 또는 다이아몬드 형상 등의 x1 축 및 x2 축에 각각 대칭인 형상이거나, x1 축 및 x2 축 방향으로 단부가 연장된 다양한 형상으로 형성될 수 있다.
도 14를 참조하여 음각으로 형성된 얼라인 마크와 외부 얼라인 마크(52a)의 배치 관계에 대하여 보다 상세히 설명하도록 한다. 도 14는 본 발명의 또 다른 실시예에 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 14를 참조하면, 도 2의 D1 또는 D2 방향에서 집적회로(100)를 보았을 때, x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP4) 및 외부 얼라인 마크(52a)는 배치될 수 있다. x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP1) 및 외부 얼라인 마크(52a)가 배치되면, 칩 마운트 시 위치 얼라인 마크(AMP1)를 통한 정렬과 및 외부 얼라인 마크(52a)를 통한 정렬에 대하여 동일한 위치 설정을 적용하여 집적회로(100)를 정렬할 수 있어, 공정의 편의성을 증가시킬 수 있다.
위치 얼라인 마크(AMP4)는 외부 얼라인 마크(52a)와 완전히 중첩할 수 있다. 즉, 음각 얼라인 마크(33) 내측의 음각 얼라인 마크(33)가 배치되지 않은 영역과 외부 얼라인 마크(52a)는 일치할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, x1 축 및 x2축을 유지하는 범위 내에서 위치 얼라인 마크(AMP1)의 형상은 가변될 수 있다. 예를 들어, 위치 얼라인 마크(AMP4)의 크기가 외부 얼라인 마크(52a)보다 크거나 작을 수 있으며, x1 축 또는 x2축 방향으로 외부 얼라인 마크(52a)보다 더 연장되거나 덜 연장된 형상일 수도 있다. 또는, 위치 얼라인 마크(AMP4)는 x1 축 및 x2축을 유지하되, 외부 얼라인 마크(52a)와 전혀 다른 형상일 수도 있다. 또한, 도시되지는 않았으나, 도 5에서와 같이 외부 얼라인 마크(52a)가 음각으로 형성된 경우도 실질적으로 이와 동일할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 15를 참조하면 얼라인 마크는 위치 얼라인 마크(AMP4) 및 방향 얼라인 마크(AMD4)를 포함할 수 있다. 즉, 위치 얼라인 마크(AMP4) 및 방향 얼라인 마크(AMD4)는 음각 얼라인 마크(33) 내측의 음각 얼라인 마크(33a)가 배치되지 않는 영역에 의하여 정의될 수 있다. 방향 얼라인 마크(AMD4)는 음각으로 형성된 것을 제외하면 도 6에서의 방향 얼라인 마크(AMMD1)과 실질적으로 동일할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 16을 참조하면 얼라인 마크는 위치 얼라인 마크(AMP4)를 포함할 수 있다. 음각 얼라인 마크(33b)의 외측 테두리는 x1 축 및 x2 축에 대칭되지 않는 형상일 수 있다. 예를 들어, 음각 얼라인 마크(33b)의 외측 테두리는 사각형의 한 모서리가 컷팅된 형상일 수 있다. 그 밖에도, 음각 얼라인 마크(33b)의 외측 테두리는 x1 축 및 x2 축에 대칭되지 않는 다양한 형상을 가질 수 있다. 음각 얼라인 마크(33b)의 외측 테두리가 x1 축 및 x2 축에 대칭되지 않는 형상이면, 칩 마운트 머신은 영역 정의 음각 얼라인 마크(33b)의 형상을 식별하여 집적회로(100)가 뒤집어졌는지 여부를 판단할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 17을 참조하면, 음각 얼라인 마크(33c)에는 NMOS 트랜지스터가 배치될 수 있다. 제1 p형 반도체(61)는 음각 얼라인 마크(33c)의 형상에 따라 배치될 수 있다. 제1 p형 반도체(61) 상의 일부 영역에는 n형 반도체(63), 제2 p형 반도체(63), 절연막(64) 및 게이트 전극(65)이 배치되어 NMOS 트랜지스터가 형성될 수 있다. 음각 얼라인 마크(33c)에 형성된 NMOS 트랜지스터는 배선층(40)을 통하여 집적회로(100)에 포함된 타 전자소자들과 전기적으로 연결될 수 있다. 도 17에서 도시된 NMOS 트랜지스터의 배치는 예시적인 것에 불과하며, 배치된 NMOS의 위치, 개수 및 형상은 실시예들에 따라 변형될 수 있다. 얼라인 마크에 NMOS 트랜지스터가 형성되면, 얼라인 마크 영역(31)을 회로로 활용할 수 있게 되어, 집적회로(100)의 집적도를 높일 수 있다.
이하 도 18을 참조하여 본 발명의 다른 실시예에 따른 집적회로에 대하여 설명하도록 한다. 도 18은 본 발명의 또 다른 실시예에 따른 집적회로의 단면도이다. 보다 구체적으로, 집적회로(200)의 외관은 도 1에서의 집적회로(100)와 실질적으로 동일할 수 있으며, 도 18은 도 1에서 집적회로(100)를 II 내지 II'을 따라 절개한 단면도와 같은 영역에 대한 단면도일 수 있다.
도 18을 참조하면, 집적회로(200)는 기판(110), 제1 절연층(120), 반도체층(130), 배선층(140), 제2 절연층(150)을 포함할 수 있다. 제2 절연층(150)은 일면에 범프(151) 및 외부 얼라인 마크(152)를 포함할 수 있다. 그 밖에 기판(110), 제1 절연층(120), 배선층(140) 및 제2 절연층(150)에 대한 설명은 동일한 명칭을 갖는 도 1에서의 구성과 실질적으로 동일할 수 있다.
반도체층(130)은 메인 반도체층(132) 및 얼라인 마크 영역(131)을 포함할 수 있다. 얼라인 마크 영역(131)과 메인 반도체층(132)은 상호 연결될 수 있다. 얼라인 마크 영역(131)은 외부 얼라인 마크(152)와 중첩하도록 배치될 수 있다.
이하 도 19를 참조하여 얼라인 마크 영역(131)에 대하여 보다 상세히 설명하도록 한다. 도 19는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
얼라인 마크는 위치 얼라인 마크(AMP5)를 포함할 수 있다. 위치 얼라인 마크(AMP5)는 x1 축 및 x2 축 방향으로 연장된 형상일 수 있다. 위치 얼라인 마크(AMP5)는 x1 축 및 x2 축 에 대하여 근사적으로 대칭인 형상일 수 있다. 위치 얼라인 마크(AMP5)는 일측이 메인 반도체층(132)과 연결될 수 있다. 도 19에서는 x1 축 방향을 따라 위치 얼라인 마크(AMP5)가 메인 반도체층(132)과 연결된 것을 개시하고 있으나, 반드시 이에 한정되는 것은 아니며, 그 밖에 다양한 방법으로 위치 얼라인 마크(AMP5)는 메인 반도체층(132)과 연결될 수 있다. 예를 들어, 위치 얼라인 마크(AMP5)는 메인 반도체층(132)과 x2 축 방향으로 연결될 수도 있으며, x1 축 또는 x2 축과 무관한 방향에서 메인 반도체층(132)과 연결될 수도 있다. 위치 얼라인 마크(AMP5)가 메인 반도체층(132)과 연결되더라도, 칩 마운트 시 위치 칩 마운팅 머신은 위치 얼라인 마크(AMP5)로부터 x1 축 및 x2 축을 식별함으로써, 집적회로(200)의 배치 위치의 오차 및 수평 방향으로 틀어진 각도 등을 산출하여 정확하게 집적회로(100)를 정렬할 수 있다.
도 20을 참조하여 얼라인 마크와 외부 얼라인 마크(152)의 위치 관계에 대하여 보다 상세히 설명하도록 한다. 도 20은 따른 얼라인 마크와 외부 얼라인 마크의 배치를 나타낸 사시도이다.
도 20에서의 외부 얼라인 마크(152)는 도 4에서의 외부 얼라인 마크(52a)와 실질적으로 동일할 수 있다. 도 18의 D1 또는 D2 방향에서 집적회로(200)를 보았을 때, x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP5) 및 외부 얼라인 마크(152)는 배치될 수 있다. x3 축은 x1 축과 중첩하고, x4 측은 x2 축과 중첩하도록 위치 얼라인 마크(AMP5) 및 외부 얼라인 마크(152)가 배치되면, 칩 마운트 시 위치 얼라인 마크(AMP5)를 통한 정렬과 및 외부 얼라인 마크(152)를 통한 정렬에 대하여 동일한 위치 설정을 적용하여 집적회로(100)를 정렬할 수 있어, 공정의 편의성을 증가시킬 수 있다. 또한, 도시되지는 않았으나, 도 5에서와 같이 외부 얼라인 마크(52a)가 음각으로 형성된 경우도 실질적으로 이와 동일할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 21을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP5) 및 방향 얼라인 마크(AMD5)를 포함할 수 있다. 방향 얼라인 마크(AMD5)는 도 6에서의 방향 얼라인 마크(AMD1)과 실질적으로 동일할 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 22을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP6) 및 방향 얼라인 마크(AMD6)를 포함할 수 있다. 위치 얼라인 마크(AMP6)는 도 5에서의 위치 얼라인 마크(AMP1)과 실질적으로 동일할 수 있다.
방향 얼라인 마크(AMD6)는 메인 반도체층(132)과 연결될 수 있다. 방향 얼라인 마크(AMD6)가 메인 반도체층(132)과 연결되더라도, 칩 마운트 시 칩 마운팅 머신은 적외선 카메라를 통하여 얼라인 마크(AMD6)를 검출할 수 있으며, 따라서, 집적회로(200)가 뒤집혀 있는지 여부를 판단할 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 23을 참조하면, 얼라인 마크는 위치 얼라인 마크(AMP5) 및 방향 얼라인 마크(AMD6)를 포함할 수 있다. 위치 얼라인 마크(AMP5) 및 방향 얼라인 마크(AMD6)는 모두 메인 반도체층(132)에 연결될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다.
도 24를 참조하면 얼라인 마크는 위치 얼라인 마크(AMP6), 방향 얼라인 마크(AMP5) 및 영역 정의 얼라인 마크(AMA4)를 포함할 수 있다.
영역 정의 얼라인 마크(AMA4)는 메인 반도체층(132)에 연결될 수 있다. 도 24에서는 영역 정의 얼라인 마크(AMA4)의 일측 변이 메인 반도체층(132)에 연결된 것을 개시하고 있으나, 이는 예시적인 것에 불과하며, 몇몇 실시예들에 의하면, 영역 정의 얼라인 마크(AMA4)의 여러 변이 메인 반도체층(132)에 연결되거나, 일측 변의 일부만이 메인 반도체층(132)에 연결될 수도 있다.
도시되지는 않았으나, 몇몇 실시예에 의하면, 도 19 내지 24에서 위치 얼라인 마크(AMP5, AMP6) 또는 방향 얼라인 마크(AMD5, AMD6)에는 NMOS 트랜지스터가 형성될 수도 있다.
이하 도 25 및 26을 참조하여 음각으로 형성된 얼라인 마크를 포함하는 실시예들에 대하여 설명하도록 한다.
도 25는 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다. 도 25를 참조하면, 얼라인 마크는 음각으로 형성될 수 있다. 얼라인 마크 영역(131)에는 p형 반도체를 포함하는 음각 얼라인 마크(133)가 배치되고, 음각 얼라인 마크(133) 내측에 음각 얼라인 마크(133)가 배치되지 않은 영역이 얼라인 마크로서 기능할 수 있다. 음각 얼라인 마크(133)는 일측이 메인 반도체층(132)과 연결될 수 있다. 도 24에서는 음각 얼라인 마크(133)의 일측 변이 메인 반도체층(132)에 연결된 것을 개시하고 있으나, 이는 예시적인 것에 불과하며, 몇몇 실시예들에 의하면, 음각 얼라인 마크(133)의 여러 변이 메인 반도체층(132)에 연결되거나, 일측 변의 일부만이 메인 반도체층(132)에 연결될 수도 있다.
얼라인 마크는 위치 얼라인 마크(AMP7)를 포함할 수 있다. 위치 얼라인 마크(AMP7)는 도 13에서의 위치 얼라인 마크(AMP4)와 실질적으로 동일할 수 있다.
도 26은 본 발명의 또 다른 실시예에 따른 얼라인 마크 영역의 평면도이다. 도 26을 참조하면, 음각 얼라인 마크(133a)는, 얼라인 마크가 위치 얼라인 마크(AMP7) 및 방향 얼라인 마크(AMD7)을 포함하도록 형성될 수 있다. 음각 얼라인 마크(133)는 일측이 메인 반도체층(132)과 연결될 수 있다. 도 25에서는 음각 얼라인 마크(133a)의 일측 변이 메인 반도체층(132)에 연결된 것을 개시하고 있으나, 이는 예시적인 것에 불과하며, 몇몇 실시예들에 의하면, 음각 얼라인 마크(133a)의 여러 변이 메인 반도체층(132)에 연결되거나, 일측 변의 일부만이 메인 반도체층(132)에 연결될 수도 있다.
이하 도 27 내지 도 29를 참조하여 본 발명의 실시예들에 따른 표시 장치에 대하여 설명하도록 한다.
도 27은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다. 도 27을 참조하면, 표시 장치(1000)는 표시 패널(400) 및 구동부(310, 320, 330)를 포함할 수 있다.
표시 패널(400)은 복수의 화소(PX)를 포함하며, 데이터 신호(D1, D2, ..., Dm) 및 게이트 신호(G1, G2, ..., Gn)를 수신하여 그에 대응하는 화상을 표시할 수 있다. 데이터 신호(D1, D2, ..., Dm)는 표시 패널(400)에 표시되는 화상의 색상 또는 계조에 관한 신호일 수 있다. 게이트 신호(G1, G2, ..., Gn)는 복수의 화소(PX) 각각이 데이터 신호(D1, D2, ..., Dm)를 수신할지 여부를 결정하는 신호일 수 있다. 표시 패널(400)은 액정 패널, 유기 전계 표시 패널 또는 전기 영동 표시 패널 등의 다양한 종류일 수 있다.
구동부(310, 320, 330)는 게이트 구동부(310), 타이밍 제어부(320) 및 데이터 구동부(330)를 포함할 수 있다.
타이밍 제어부(320)는 화상 데이터(R, G, B)를 수신하여, 그에 대응되도록 게이트 구동부(310)를 제어하기 위한 게이트 구동부 제어 신호(GCS) 및 데이터 구동부(330)를 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성할 수 있다.
게이트 구동부(310)는 게이트 구동부 제어 신호(GCS)를 수신하고, 그에 대응되는 게이트 신호(G1, G2, ..., Gn)를 생성할 수 있다.
데이터 구동부(330)는 데이터 구동부 제어 신호(DCS)를 수신하고, 그에 대응되는 게이트 신호(D1, D2, ..., Dm)를 생성할 수 있다.
게이트 구동부(310), 타이밍 제어부(320) 및 데이터 구동부(330) 각각은 집적회로로 제작되어 표시 장치(1000)에 포함될 수 있다. 몇몇 실시예에 의하면, 구동부(310, 320, 330)는 단일의 집적회로로 제작되어 표시 장치(1000)에 포함될 수도 있다.
이후 도 28 및 29를 참조하여 표시 장치(1000)에서 집적회로의 배치에 대하여 설명하도록 한다.
도 28은 본 발명의 일 실시예에 따른 집적회로의 배치를 나타낸 평면도이다. 도 28을 참조하면, 표시 패널(400)은 화상이 표시되는 표시 영역(DA)및 화상이 표시되지 않는 비표시 영역(NDA)를 포함할 수 있다. 집적회로(500)는 비표시 영역(NDA) 상에 배치될 수 있다. 집적회로(500)는 도 1 내지 26에서 설명한 집적회로의 실시예들 중 하나에 해당하는 집적회로일 수 있다. 집적회로(500)가 비표시 영역(NDA) 상에 배치될 때, p형 반도체를 포함하는 얼라인 마크 또는 p형 반도체를 포함하는 음각 얼라인 마크에 의해 정의되는 얼라인 마크를, 표시 패널(400)에 의한 시야의 방해 없이, 표시 패널(400)의 집적회로(500)가 배치되는 면 방향에 배치된 적외선 카메라를 통하여 용이하게 검출할 수 있으므로, 집적회로(500)의 위치를 정밀하게 정렬할 수 있다.
도 29는 본 발명의 다른 실시예에 따른 집적회로의 배치를 나타낸 평면도이다. 도 29를 참조하면 표시 패널은 부속 기판(600)을 더 포함할 수 있다. 부속 기판(600)은 연성 회로 기판일 수 있으나 반드시 이에 한정되는 것은 아니다. 부속 기판(600)은 표시 패널(400)의 비표시 영역(NDA)에 연결될 수 있다. 부속 기판(600) 상에는 집적회로(500)가 배치될 수 있다. 집적회로(500)가 부속 기판(600) 상에 배치될 때, p형 반도체를 포함하는 얼라인 마크 또는 p형 반도체를 포함하는 음각 얼라인 마크에 의해 정의되는 얼라인 마크를, 부속 기판(600)에 의한 시야의 방해 없이, 부속 기판(600)의 집적회로(500)가 배치되는 면 방향에 배치된 적외선 카메라를 통하여 용이하게 검출할 수 있으므로, 집적회로(500)의 위치를 정밀하게 정렬할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 110: 기판 20, 120: 제1 절연층
30, 130: 반도체층 31, 131: 얼라인 마크 영역
32, 132: 메인 반도체층
33, 33a, 33b, 33c, 133, 133a: 음각 얼라인 마크
40, 140: 배선층 50, 150: 제2 절연층
51, 151: 범프
52, 52a, 52b, 52c, 152: 외부 얼라인 마크
61: 제1 p형 반도체 62: n형 반도체
63: 제2 p형 반도체 63a: 제1 도핑 영역
63b: 제2 도핑 영역 64: 절연막
65: 게이트 전극
100, 200, 500: 집적회로 310: 게이트 구동부
320: 타이밍 제어부 330: 데이터 제어부
400: 표시 패널 PX: 화소
DCS: 데이터 제어 신호 GCS: 게이트 제어 신호
D1, D2, ..., Dm: 데이터 신호 G1, G2, ..., Gn: 게이트 신호
AMP1, AMP2, AMP3, AMP4, AMP5, AMP6: 위치 얼라인 마크
AMD1, AMD2, AMD3, AMD4, AMD5, AMD6: 방향 얼라인 마크
AMA1, AMA2, AMA3, AMA4: 영역 정의 얼라인 마크

Claims (52)

  1. 기판;
    상기 기판 상에 배치된 반도체층; 및
    상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되,
    상기 반도체층은 메인 반도체 영역 및 상기 메인 반도체 영역과 이격된 p형 반도체를 포함하는 얼라인 마크 영역을 포함하고,
    상기 얼라인 마크 영역은 얼라인 마크를 포함하는 집적회로.
  2. 제1 항에 있어서,
    상기 기판은 실리콘 기판인 집적회로..
  3. 제1 항에 있어서,
    상기 절연층은 상부면에 외부 얼라인 마크를 더 포함하되,
    상기 얼라인 마크는 상기 외부 얼라인 마크와 중첩하도록 배치되는 집적회로.
  4. 제1 항에 있어서,
    상기 얼라인 마크의 형상은 상기 얼라인 마크 영역에서 상기 p형 반도체가 배치된 형상에 의하여 정의되는 집적회로.
  5. 제4 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  6. 제5 항에 있어서,
    상기 위치 정렬 얼라인 마크는 제1 축 및 상기 제1 축과 직교하는 제2 축에 각각 대칭인 형상인 집적회로.
  7. 제6 항에 있어서,
    상기 위치 정렬 얼라인 마크는 NMOS 트랜지스터를 포함하는 집적회로.
  8. 제7 항에 있어서,
    상기 p형 반도체는 제1 p형 반도체 및 상기 상기 제1 p형 반도체 상에 이격되어 배치된 제2 p형 반도체를 포함하고,
    상기 NMOS 트랜지스터는,
    상기 제1 p형 반도체;
    상기 제2 p형 반도체;
    상기 제1 p형 반도체와 상기 제2 p형 반도체 사이에 배치된 n형 반도체를 포함하는 집적회로.
  9. 제8 항에 있어서,
    상기 제2 p형 반도체는 n+ 도핑되고 상호 이격된 제1 도핑 영역 및 제2 도핑 영역을 포함하고,
    상기 NMOS 트랜지스터는 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치된 게이트 전극을 더 포함하는 집적회로.
  10. 제6 항에 있어서,
    상기 위치 정렬 얼라인 마크는 복수의 NMOS 트랜지스터를 포함하는 집적회로.
  11. 제6 항에 있어서,
    상기 위치 정렬 얼라인 마크는 십자 형상인 집적회로.
  12. 제6 항에 있어서,
    상기 위치 정렬 얼라인 마크는 다이아몬드 형상인 집적회로.
  13. 제6 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
  14. 제13 항에 있어서,
    상기 방향 정렬 얼라인 마크는 상기 제1 축 및 상기 제2 축에 비대칭 형상인 집적회로.
  15. 제14 항에 있어서,
    상기 방향 정렬 얼라인 마크는 상기 위치 정렬 얼라인 마크와 이격된 집적회로.
  16. 제15 항에 있어서,
    상기 얼라인 마크는 상기 얼라인 마크 영역을 정의하는 영역 정의 얼라인 마크를 더 포함하는 집적회로.
  17. 제16 항에 있어서,
    상기 영역 정의 얼라인 마크는 상기 얼라인 마크 영역의 둘레를 둘러싸고,
    상기 위치 정렬 얼라인 마크와 상기 방향 정렬 얼라인 마크는 상기 얼라인 마크 영역 내부에 배치되는 집적회로.
  18. 제1 항에 있어서,
    상기 얼라인 마크의 형상은 상기 얼라인 마크 영역에서 상기 p형 반도체가 배치되지 않은 영역의 형상에 의하여 정의되는 집적회로.
  19. 제18 항에 있어서,
    상기 얼라인 마크 영역은 NOMS 트랜지스터를 포함하는 집적회로.
  20. 제18 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  21. 제20 항에 있어서,
    상기 위치 정렬 얼라인 마크는 제1 축 및 상기 제1 축과 직교하는 제2 축에 각각 대칭인 형상인 집적회로.
  22. 제21 항에 있어서,
    상기 위치 정렬 얼라인 마크는 십자 형상인 집적회로.
  23. 제21 항에 있어서,
    상기 위치 정렬 얼라인 마크는 다이아몬드 형상인 집적회로.
  24. 제21 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
  25. 제24 항에 있어서,
    상기 방향 정렬 얼라인 마크는 상기 제1 축 및 상기 제2 축에 비대칭 형상인 집적회로.
  26. 제24 항에 있어서,
    상기 방향 정렬 얼라인 마크는 상기 위치 정렬 얼라인 마크와 이격된 집적회로.
  27. 기판;
    상기 기판 상에 배치된 반도체층; 및
    상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되,
    상기 반도체층은 메인 반도체 영역 및 상기 메인 반도체 영역과 연결된 p형 반도체를 포함하는 얼라인 마크를 포함하는 집적회로.
  28. 제27 항에 있어서,
    상기 기판은 실리콘 기판인 집적회로.
  29. 제27 항에 있어서,
    상기 절연층은 상부면에 외부 얼라인 마크를 더 포함하되,
    상기 얼라인 마크는 상기 외부 얼라인 마크와 중첩하도록 배치되는 집적회로.
  30. 제27 항에 있어서,
    상기 얼라인 마크의 형상은 상기 얼라인 마크 영역에서 상기 p형 반도체가 배치된 형상에 의하여 정의되는 집적회로.
  31. 제30 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  32. 제31 항에 있어서,
    상기 위치 정렬 얼라인 마크는 상기 메인 반도체층과 연결되는 집적회로.
  33. 제31 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
  34. 제33 항에 있어서,
    상기 방향 정렬 얼라인 마크는 상기 메인 반도체층과 연결되는 집적회로.
  35. 제33 항에 있어서,
    상기 얼라인 마크는 얼라인 마크 영역을 정의하는 영역 정의 얼라인 마크를 더 포함하는 집적회로.
  36. 제35 항에 있어서, 상기 영역 정의 얼라인 마크는 상기 메인 반도체 영역과 연결된 집적회로.
  37. 기판;
    상기 기판 상에 배치된 반도체층; 및
    상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되,
    상기 반도체층은 메인 반도체층 및 상기 메인 반도체층과 연결되는 p형 반도체를 포함하는 음각 얼라인 마크를 포함하고,
    얼라인 마크는 상기 음각 얼라인 마크가 배치되지 않은 영역에 의하여 정의되는 포함하는 집적회로
  38. 제37 항에 있어서,
    상기 기판은 실리콘 기판인 집적회로.
  39. 제37 항에 있어서,
    상기 절연층은 상부면에 외부 얼라인 마크를 더 포함하되,
    상기 얼라인 마크는 상기 외부 얼라인 마크와 중첩하도록 배치되는 집적회로.
  40. 제37 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  41. 제40 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
  42. 제41 항에 있어서,
    상기 얼라인 마크는 얼라인 마크 영역을 정의하는 영역 정의 얼라인 마크를 더 포함하되,
    상기 위치 정렬 얼라인 마크 및 방향 정렬 얼라인 마크는 상기 얼라인 마크 영역 내에 배치된 집적회로.
  43. 표시 패널; 및
    상기 표시 패널을 구동하는 구동부를 포함하되,
    상기 구동부는 집적회로로 형성되고,
    상기 집적회로는,
    기판;
    상기 기판 상에 배치된 반도체층; 및
    상기 반도체층 상부에 배치되고, 상부면에 범프를 포함하는 절연층을 포함하되,
    상기 반도체층은 p형 반도체를 포함하는 얼라인 마크 영역을 포함하고,
    상기 얼라인 마크 영역은 얼라인 마크를 포함하는 집적회로.
  44. 제43 항에 있어서,
    상기 기판은 실리콘 기판인 집적회로.
  45. 제43 항에 있어서,
    상기 절연층은 상부면에 외부 얼라인 마크를 더 포함하되,
    상기 얼라인 마크는 상기 외부 얼라인 마크와 중첩하도록 배치되는 집적회로.
  46. 제43 항에 있어서,
    상기 얼라인 마크의 형상은 상기 얼라인 마크 영역에서 상기 p형 반도체가 배치된 형상에 의하여 정의되는 집적회로.
  47. 제46 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  48. 제47 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
  49. 제48 항에 있어서,
    상기 얼라인 마크는 상기 얼라인 마크 영역을 정의하는 영역 정의 얼라인 마크를 더 포함하는 집적회로.
  50. 제43 항에 있어서,
    상기 얼라인 마크의 형상은 상기 얼라인 마크 영역에서 상기 p형 반도체가 배치되지 않은 영역의 형상에 의하여 정의되는 집적회로.
  51. 제50 항에 있어서,
    상기 얼라인 마크는 위치 정렬 얼라인 마크를 포함하는 집적회로.
  52. 제51 항에 있어서,
    상기 얼라인 마크는 방향 정렬 얼라인 마크를 더 포함하는 집적회로.
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