CN101853786B - 半导体衬底的制造方法 - Google Patents

半导体衬底的制造方法 Download PDF

Info

Publication number
CN101853786B
CN101853786B CN2009102169066A CN200910216906A CN101853786B CN 101853786 B CN101853786 B CN 101853786B CN 2009102169066 A CN2009102169066 A CN 2009102169066A CN 200910216906 A CN200910216906 A CN 200910216906A CN 101853786 B CN101853786 B CN 101853786B
Authority
CN
China
Prior art keywords
epitaxial film
grooves
groove
epitaxial
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009102169066A
Other languages
English (en)
Other versions
CN101853786A (zh
Inventor
野上彰二
山冈智则
山内庄一
辻信博
森下敏之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005293087A external-priority patent/JP2007103747A/ja
Priority claimed from JP2006214551A external-priority patent/JP4788519B2/ja
Application filed by Sumco Corp, Denso Corp filed Critical Sumco Corp
Publication of CN101853786A publication Critical patent/CN101853786A/zh
Application granted granted Critical
Publication of CN101853786B publication Critical patent/CN101853786B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及半导体衬底的制造方法。避免在埋入到沟槽内部的外延膜中产生空隙。包括如下步骤：在衬底主体(63)的表面生长第一外延膜(61)；在该第一外延膜(61)上形成多个第一沟槽(64)；在第一沟槽(64)的内部整体生长第二外延膜(62)；研磨第二外延膜(62)使其平坦；进一步在平坦的第二外延膜(62)的上表面生长与第一外延膜(61)相同组成的第三外延膜(66)；在该第三外延膜(66)上形成多个第二沟槽(67)，使第一沟槽(64)延长；在第二沟槽(67)的内部整体进一步生长第四外延膜(68)；研磨所述第四外延膜(68)使其平坦。

Description

半导体衬底的制造方法
本申请是下述申请的分案申请，申请号：200680036884.X(国际申请号：PCT/JP2006/319933)，发明名称：半导体衬底及其制造方法，申请日：2006年10月5日。
技术领域
本发明涉及在如超级结MOSFET那样利用了在衬底深度方向上以高纵横比所形成的沟槽(trench)的半导体装置制造中适用的半导体衬底的制造方法。
背景技术
目前已知利用了在衬底的深度方向上以高纵横比所形成的沟槽的半导体装置，如超级结MOSFET(例如，参考专利文献1)。在这样结构的半导体装置中，在沟槽内埋设外延膜，由此，形成高纵横比的杂质扩散层是有效的(例如，参考专利文献2)。
专利文献1：特开2003-124464号公报
专利文献2：特开2001-196573号公报
发明内容
发明所要解决的课题
但是，在现有的半导体衬底的制造方法中，通过将外延膜多次地埋入预先形成的沟槽内而形成高纵横比的扩散层，所以，提高纵横比显然有一定限度。并且，超过该限度而提高沟槽的纵横比时，在沟槽内的埋入外延膜中产生埋入不良(空隙)，产生空隙时，在该空隙的上部产生下剥(flake down)而耐压减小，存在元件性能降低的麻烦。
特别是，在N型区域和P型区域交替且与电流方向垂直排列的上述超级结结构(P/N列结构)中，为了提高其耐压，需要加深沟槽的深度，但是，由于沟槽深度加深，其结果是，纵横比变高，在沟槽内的埋入外延膜中产生埋入不良(空隙)时，伴随着由埋入不良(空隙)所引起的结晶缺陷的产生，导致耐压结漏泄成品率下降，或者抗蚀剂在沟槽中的埋入不良处残留，导致步骤内污染。
本发明的目的是提供一种能够避免在埋入到沟槽内的外延膜中产生空隙的半导体衬底的制造方法。
解决问题的技术方案
技术方案1的发明是为了实现上述目的而进行的，如图1所示，半导体衬底的制造方法包括如下步骤：(a)在衬底主体63的表面上生长第一外延膜61；(b)部分地刻蚀该第一外延膜61，形成多个第一沟槽64；(c)在多个第一沟槽64的内部整体以及多个第一沟槽64以外的第一外延膜61的表面，生长第二外延膜62；(d)研磨第二外延膜62，使第一外延膜61的表面露出，并且使埋入到多个第一沟槽64内部整体中的第二外延膜62的上表面平坦；(e)在平坦后的第二外延膜62的上表面和所露出的第一外延膜61的表面，进一步生长与第一外延膜61相同组成的第三外延膜66；(f)对该第三外延膜66的与多个第一沟槽64相对应的部分进行刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长；(g)在多个第二沟槽67的内部整体以及多个第二沟槽67以外的第三外延膜66的表面，生长第四外延膜68；(h)研磨第四外延膜68，使第三外延膜66的表面露出，并且，使埋入到多个第二沟槽67内部整体中的第四外延膜68的上表面平坦。
可知关于是否能够在沟槽64、67的内部不产生空隙地由外延膜62、68埋入，如果沟槽64、67的深度B相对于该沟槽64、67宽度A越浅，则能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。
并且，在该技术方案1中所述的半导体衬底的制造方法中，分多次进行沟槽64、67的形成和外延膜62、68的埋入，所以，可以使进行外延膜62、68的埋入时沟槽64、67的沟槽深度B相对于宽度A变浅，并且能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。
技术方案2的发明如权利要求1所述的发明，其特征在于，在步骤(g)之后，将步骤(d)至步骤(g)重复一次或两次以上。
在该技术方案2所述的半导体衬底的制造方法中，将步骤(d)到步骤(g)重复三次以上，即使最终得到的沟槽的纵横比比较大，也可以使进行平均一次的外延膜的埋入时沟槽深度B相对沟槽宽度A变浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
发明的效果
如上所述，根据本发明，分多次进行沟槽的形成和外延膜的埋入，所以，可以使进行外延膜的埋入时沟槽深度相对沟槽宽度变浅，并且可以在沟槽内部不产生空隙地由外延膜埋入。具体地说，如果将沟槽的形成和外延膜的埋入重复三次以上，最终得到的沟槽的纵横比比较大，也可以使进行外延膜的埋入时沟槽深度B相对沟槽宽度A变得非常浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
附图说明
图1是示出本发明的实施方式的半导体衬底的制造方法的步骤图。
符号说明
60半导体衬底
61第一外延膜
62第二外延膜
63衬底主体
64第一沟槽
66第三外延膜
67第二沟槽
68第四外延膜
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
如图1所示，半导体衬底具有N+型衬底主体63，在该衬底主体63的表面上形成外延膜61、66。衬底主体63是掺杂有磷、砷、锑等杂质的N+型单晶硅衬底，外延膜61、66是掺杂有磷、砷、锑等杂质的N型单晶硅层。该外延膜61、66被部分地刻蚀除去，隔开预定间隔在衬底主体63的表面分别形成肋状的多个外延膜61、66，在多个外延膜61、66间的沟槽64、67中埋入由掺杂有硼、镓、铟等杂质的P型单晶硅构成的外延膜62、68。
对这样的半导体装置的本发明的制造方法进行说明。首先，如图1(a)所示，准备N+型衬底主体63，在其上形成N型第一外延膜61。具体地说，对衬底主体63的表面提供硅烷气体作为原料气体，同时利用气相生长法在400～1200℃的温度范围内生长第一外延膜61。
接下来，如图1(b)所示，部分地刻蚀该第一外延膜61，形成多个第一沟槽64。具体地说，在N型第一外延膜61上形成未图示的氧化硅膜，将该氧化硅膜构图为预定的形状，以得到预定的沟槽。并且，将构图后的氧化硅膜作为掩模，对N型的第一外延膜61进行各向异性刻蚀(RIE)或者利用了碱性各向异性刻蚀液(KOH、TMAH等)的湿法刻蚀，形成多个第一沟槽64。之后，除去用作掩模的未图示的氧化硅膜。这样，在该衬底主体63的表面上隔开预定的间隔分别形成肋状的多个第一外延膜61，并且在多个第一外延膜61之间分别形成多个第一沟槽64。
接下来，如图1(c)所示，在多个第一沟槽64的内部整体以及多个第一沟槽64以外的第一外延膜61的表面上生长第二外延膜62。具体地说，包括多个第一沟槽64的内表面，在第一外延膜61上提供原料气体，同时利用气相生长法在400～1150℃的温度范围内形成第二外延膜62，利用该第二外延膜62埋入多个第一沟槽64内。在由第二外延膜62埋入多个第一沟槽64内部的步骤中，至少在埋入最后步骤中，作为用于形成第一外延膜61所提供的原料气体，优选使用半导体源气体和卤化物气体的混合气体。在此，作为半导体源气体，例如，可举出甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)等。特别是，作为半导体源气体，优选使用二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种。作为卤化物气体，优选使用氯化氢(HCl)、氯气(Cl2)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)中的任何一种，特别优选使用氯化氢(HCl)。
提供半导体源气体和卤化物气体的混合气体作为原料时，其内的卤化物气体起到刻蚀气体的作用，该刻蚀气体供给速率被控制，对于刻蚀速度来说，多个第一沟槽64开口部比多个第一沟槽64内部快。由此，多个第一沟槽64开口部处的第二外延膜62的生长速度比深的部位处的第二外延膜62的生长速度慢，关于多个第一沟槽64侧面上的第二外延膜62，多个第一沟槽64开口部的膜厚比多个第一沟槽64底部小。其结果是，如图1(c)所示，能够在多个第一沟槽64内部不产生空隙地以第二外延膜62埋入。
接下来，如图1(d)所示，研磨第二外延膜62，使第一外延膜61的表面露出，并且，使埋入到多个第一沟槽64内部整体中的第二外延膜62的上表面平坦。该研磨例如可以由CMP等进行。
接下来，如图1(e)所示，在平坦化后的第二外延膜62的上表面和所露出的第一外延膜61的表面上还生长与第一外延膜61具有相同组成的第三外延膜66。该第三外延膜66的形成由与上述第一外延膜61的形成相同的顺序进行，具体地说，在平坦化后的第二外延膜62的上表面和所露出的第一外延膜61的表面上提供硅烷气体作为原料气体，同时利用气相生长法在400～1200℃的温度范围内生长第三外延膜66。
接下来，如图1(f)所示，对该第三外延膜66的与多个第一沟槽64对应的部分进行刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长。具体地说，在第三外延膜66上形成未图示的氧化硅膜，除去该氧化硅膜的与第一沟槽64对应的部分，并构图为预定的形状。并且，将该构图后的氧化硅膜作为掩模，对第三外延膜66进行各向异性刻蚀(RIE)或利用了碱性各向异性刻蚀液(KOH、TMAH等)的湿法刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长。之后，除去用作掩模的未图示的氧化硅膜。
接下来，如图1(g)所示，在多个第二沟槽67内部整体以及多个第二沟槽67以外的第三外延膜66的表面上，还生长第四外延膜68。该第四外延膜68的形成由与上述第二外延膜62的形成相同的顺序进行，具体地说，包括多个第二沟槽67的内表面，在第三外延膜66上提供原料气体，同时利用气相生长法在400～1150℃的温度范围内形成第四外延膜68，利用该第四外延膜68埋入多个第二沟槽67内。
接下来，如图1(h)所示，研磨第四外延膜68，使第三外延膜66的表面露出，并且使埋入到多个第二沟槽67整个内部中的第四外延膜68的上表面平坦。由此，得到在横向上P型区域和N型区域交替配置的半导体衬底。
在此可知，关于是否能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入，根据以沟槽64、67深度B与沟槽64、67宽度A之比所表示的纵横比(B/A)，沟槽深度B相对于该沟槽64、67宽度A越浅，即，纵横比(B/A)越小，能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。并且，根据本发明的半导体衬底的制造方法，由于分多次进行沟槽64、67的形成和外延膜62、68的埋入，所以，进行外延膜62、68的埋入时的沟槽64、67的纵横比可以变小。结果，在多个沟槽64、67的内部不会产生空隙地由外延膜62、68埋入。
并且，在该实施方式中，说明了分两次进行沟槽64、67的形成和外延膜62、68的埋入的情况，但是，在最终得到的沟槽的纵横比比较大的情况下，在上述步骤(g)之后，可以进一步重复步骤(d)到步骤(g)一次或二次以上。在重复步骤(d)到步骤(g)三次以上的半导体衬底的制造方法中，即使最终得到的沟槽的纵横比比较大，进行平均一次的外延膜的埋入时的沟槽纵横比也可以较小，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
产业上的可利用性
本发明能够利用于超级结MOSFET那样利用了在衬底的深度方向以高纵横比形成的沟槽的半导体装置的制造方法中。

Claims (2)

1.一种半导体衬底的制造方法，其特征在于，包括如下步骤：
(a)在衬底主体(63)的表面上生长第一外延膜(61)；
(b)部分地刻蚀该第一外延膜(61)，形成多个第一沟槽(64)；
(c)在所述多个第一沟槽(64)的内部整体以及所述多个第一沟槽(64)以外的所述第一外延膜(61)的表面，生长第二外延膜(62)；
(d)研磨所述第二外延膜(62)，使所述第一外延膜(61)的表面露出，并且使埋入到所述多个第一沟槽(64)内部整体中的所述第二外延膜(62)的上表面平坦；
(e)在平坦后的所述第二外延膜(62)的上表面和所露出的所述第一外延膜(61)的表面，进一步生长与所述第一外延膜(61)相同组成的第三外延膜(66)；
(f)对该第三外延膜(66)的与所述多个第一沟槽(64)相对应的部分进行刻蚀，形成多个第二沟槽(67)，由此，使所述多个第一沟槽(64)延长；
(g)在所述多个第二沟槽(67)的内部整体以及所述多个第二沟槽(67)以外的所述第三外延膜(66)的表面，进一步生长第四外延膜(68)；
(h)研磨所述第四外延膜(68)，使所述第三外延膜(66)的表面露出，并且，使埋入到所述多个第二沟槽(67)内部整体中的所述第四外延膜(68)的上表面平坦。
2.根据权利要求1的半导体衬底的制造方法，其特征在于，
在步骤(g)之后，将步骤(d)至步骤(g)重复一次或两次以上。
CN2009102169066A 2005-10-06 2006-10-05 半导体衬底的制造方法 Active CN101853786B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005-293087 2005-10-06
JP2005293087A JP2007103747A (ja) 2005-10-06 2005-10-06 半導体基板の製造方法
JP2006214551A JP4788519B2 (ja) 2006-08-07 2006-08-07 半導体基板の製造方法
JP2006-214551 2006-08-07

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200680036884XA Division CN101278377B (zh) 2005-10-06 2006-10-05 半导体衬底及其制造方法

Publications (2)

Publication Number Publication Date
CN101853786A CN101853786A (zh) 2010-10-06
CN101853786B true CN101853786B (zh) 2012-06-13

Family

ID=37906297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102169066A Active CN101853786B (zh) 2005-10-06 2006-10-05 半导体衬底的制造方法

Country Status (5)

Country Link
US (5) US20090273102A1 (zh)
KR (2) KR100997153B1 (zh)
CN (1) CN101853786B (zh)
DE (2) DE112006002626B4 (zh)
WO (1) WO2007040255A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998826B2 (en) * 2007-09-07 2011-08-16 Macronix International Co., Ltd. Method of forming mark in IC-fabricating process
US9593810B2 (en) * 2007-09-20 2017-03-14 Koninklijke Philips N.V. LED package and method for manufacturing the LED package
JP5509543B2 (ja) * 2008-06-02 2014-06-04 富士電機株式会社 半導体装置の製造方法
US20110038564A1 (en) * 2009-08-14 2011-02-17 Cindy Ann Slansky Reusable silicone bag
JP5397253B2 (ja) * 2010-02-11 2014-01-22 株式会社デンソー 半導体基板の製造方法
JP5614877B2 (ja) * 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102456575A (zh) * 2010-10-28 2012-05-16 上海华虹Nec电子有限公司 超级结结构的半导体器件的制作方法及器件结构
CN102820212B (zh) * 2011-06-08 2015-08-12 无锡华润上华半导体有限公司 一种深沟槽超级pn结的形成方法
CN103035493B (zh) * 2012-06-15 2015-06-03 上海华虹宏力半导体制造有限公司 半导体器件的交替排列的p柱和n柱的形成方法
KR20140017086A (ko) 2012-07-30 2014-02-11 삼성디스플레이 주식회사 집적회로 및 이를 포함하는 표시 장치
JP6142496B2 (ja) * 2012-10-12 2017-06-07 富士電機株式会社 半導体装置の製造方法
US9230917B2 (en) * 2013-05-29 2016-01-05 Infineon Technologies Dresden Gmbh Method of processing a carrier with alignment marks
US9355964B2 (en) 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming alignment marks and structure of same
CN104112670B (zh) * 2014-06-27 2017-07-11 杭州士兰集成电路有限公司 一种半导体器件及其制作方法
CN104124276B (zh) * 2014-08-11 2020-04-24 深圳尚阳通科技有限公司 一种超级结器件及其制作方法
JP6510280B2 (ja) * 2015-03-11 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104934465A (zh) * 2015-05-12 2015-09-23 电子科技大学 一种超结结构的制备方法
CN104979214B (zh) * 2015-05-12 2019-04-05 电子科技大学 一种超结结构的制备方法
SE1550821A1 (sv) * 2015-06-16 2016-11-22 Ascatron Ab SiC SUPER-JUNCTIONS
CN106328488B (zh) * 2015-06-25 2020-10-16 北大方正集团有限公司 超结功率器件的制备方法和超结功率器件
DE102015122828A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
DE102016101559A1 (de) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Verfahren zum herstellen von halbleitervorrichtungen, einschliesslich einer abscheidung von kristallinem silizium in gräben
KR102526936B1 (ko) 2016-04-26 2023-04-28 삼성디스플레이 주식회사 표시 패널 및 표시 패널용 모기판
CN106816376A (zh) * 2017-01-12 2017-06-09 中国科学院微电子研究所 一种超结器件耐压层的制备方法
DE102017113864A1 (de) * 2017-06-22 2018-12-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Justiermarke
CN110896027A (zh) * 2019-12-05 2020-03-20 中国科学院微电子研究所 一种半导体器件纳米线及其制备方法
US20230296994A1 (en) * 2022-03-21 2023-09-21 Infineon Technologies Ag Back Side to Front Side Alignment on a Semiconductor Wafer with Special Structures

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466173A (en) * 1981-11-23 1984-08-21 General Electric Company Methods for fabricating vertical channel buried grid field controlled devices including field effect transistors and field controlled thyristors utilizing etch and refill techniques
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US5022580A (en) * 1988-03-16 1991-06-11 Plessey Overseas Limited Vernier structure for flip chip bonded devices
US5169485A (en) * 1991-03-07 1992-12-08 Bell Communications Research, Inc. Method for the preparation of epitaxial ferromagnetic manganese aluminum magnetic memory element
JP3131239B2 (ja) * 1991-04-25 2001-01-31 キヤノン株式会社 半導体回路装置用配線および半導体回路装置
JP3363496B2 (ja) 1991-11-20 2003-01-08 キヤノン株式会社 半導体装置及びその製造方法
EP0543361B1 (en) * 1991-11-20 2002-02-27 Canon Kabushiki Kaisha Method of manufacturing a semiconductor device
JPH08139190A (ja) 1994-11-11 1996-05-31 Seiko Epson Corp 半導体装置の製造方法
JP2685028B2 (ja) 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
US5958800A (en) * 1996-10-07 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for post planarization metal photolithography
JP3542491B2 (ja) 1997-03-17 2004-07-14 キヤノン株式会社 化合物半導体層を有する半導体基板とその作製方法及び該半導体基板に作製された電子デバイス
US5963816A (en) * 1997-12-01 1999-10-05 Advanced Micro Devices, Inc. Method for making shallow trench marks
US6020226A (en) * 1998-04-14 2000-02-01 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for enhancement mode field-effect transistor
US6194253B1 (en) * 1998-10-07 2001-02-27 International Business Machines Corporation Method for fabrication of silicon on insulator substrates
EP1144973B1 (de) * 1998-12-15 2006-01-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur erzeugung von justagestrukturen in halbleitersubstraten
US6100158A (en) * 1999-04-30 2000-08-08 United Microelectronics Corp. Method of manufacturing an alignment mark with an etched back dielectric layer and a transparent dielectric layer and a device region on a higher plane with a wiring layer and an isolation region
JP2001093977A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 半導体装置の製造方法
JP3356162B2 (ja) 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP3860705B2 (ja) * 2000-03-31 2006-12-20 新電元工業株式会社 半導体装置
DE60124336T2 (de) * 2000-04-28 2007-06-06 Asml Netherlands B.V. Bestimmung der Position einer Substrat-Ausrichtungsmarke
JP4843843B2 (ja) * 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
US6440816B1 (en) * 2001-01-30 2002-08-27 Agere Systems Guardian Corp. Alignment mark fabrication process to limit accumulation of errors in level to level overlay
SE523906C2 (sv) * 2001-09-20 2004-06-01 Micronic Laser Systems Ab Bondningsmetod
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
JP3973395B2 (ja) * 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
KR20030058435A (ko) * 2001-12-31 2003-07-07 동부전자 주식회사 배선 제조 방법
DE10202140A1 (de) * 2002-01-21 2003-08-07 Infineon Technologies Ag Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht
JP3913564B2 (ja) 2002-01-31 2007-05-09 富士電機ホールディングス株式会社 超接合半導体素子の製造方法
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
TWI265550B (en) * 2002-05-14 2006-11-01 Toshiba Corp Fabrication method, manufacturing method for semiconductor device, and fabrication device
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
US6746890B2 (en) * 2002-07-17 2004-06-08 Tini Alloy Company Three dimensional thin film devices and methods of fabrication
DE10316776B4 (de) * 2003-04-11 2005-03-17 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
JP3915984B2 (ja) 2003-06-17 2007-05-16 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法
JP4539052B2 (ja) 2003-08-06 2010-09-08 富士電機システムズ株式会社 半導体基板の製造方法
JP3967701B2 (ja) * 2003-09-10 2007-08-29 沖電気工業株式会社 半導体装置
JP2005142335A (ja) 2003-11-06 2005-06-02 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
JP2005181959A (ja) * 2003-12-22 2005-07-07 Rohm & Haas Electronic Materials Llc 光ファイバーをプリント配線板の埋め込み型導波路に連結する方法および構造体
JP4773716B2 (ja) 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
JP3961503B2 (ja) * 2004-04-05 2007-08-22 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
US7763342B2 (en) * 2005-03-31 2010-07-27 Tini Alloy Company Tear-resistant thin film methods of fabrication
US7684660B2 (en) * 2005-06-24 2010-03-23 Intel Corporation Methods and apparatus to mount a waveguide to a substrate
US7543501B2 (en) * 2005-10-27 2009-06-09 Advanced Research Corporation Self-calibrating pressure sensor
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
DE102008035055B3 (de) * 2008-07-26 2009-12-17 X-Fab Semiconductor Foundries Ag Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-19898A 2005.01.20

Also Published As

Publication number Publication date
KR100950232B1 (ko) 2010-03-29
DE112006002626T5 (de) 2008-08-28
KR100997153B1 (ko) 2010-11-30
DE112006004215B4 (de) 2012-05-31
US9034721B2 (en) 2015-05-19
US20140342526A1 (en) 2014-11-20
WO2007040255A1 (ja) 2007-04-12
US8956947B2 (en) 2015-02-17
KR20080059596A (ko) 2008-06-30
US8835276B2 (en) 2014-09-16
DE112006002626B4 (de) 2010-08-19
KR20100018073A (ko) 2010-02-16
US20090273102A1 (en) 2009-11-05
US20140342525A1 (en) 2014-11-20
US20110076830A1 (en) 2011-03-31
CN101853786A (zh) 2010-10-06
US20140342535A1 (en) 2014-11-20

Similar Documents

Publication Publication Date Title
CN101853786B (zh) 半导体衬底的制造方法
CN101278377B (zh) 半导体衬底及其制造方法
JP4865290B2 (ja) 半導体基板の製造方法
JP5015440B2 (ja) 半導体基板の製造方法
JP4773716B2 (ja) 半導体基板の製造方法
KR101062387B1 (ko) 반도체 장치의 제조 방법
JP4879545B2 (ja) 半導体基板の製造方法
EP2413348B1 (en) Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
US20150115397A1 (en) Semiconductor device with trench isolation
JP5556851B2 (ja) 半導体装置の製造方法
JP4039161B2 (ja) 半導体基板の製造方法
JP4788519B2 (ja) 半導体基板の製造方法
JP5566987B2 (ja) 半導体基板の製造方法
JP2007288213A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160113

Address after: Tokyo, Japan, Japan

Patentee after: Sumco Corp.

Address before: Tokyo, Japan, Japan

Patentee before: Sumco Corp.

Patentee before: Denso Co., Ltd.