JP3363496B2

JP3363496B2 - 半導体装置及びその製造方法

Info

Publication number: JP3363496B2
Application number: JP33118792A
Authority: JP
Inventors: 守宮脇; 豊秋野; 俊輔井上; 徹小泉; 哲伸光地; 保志川角
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-11-20
Filing date: 1992-11-18
Publication date: 2003-01-08
Anticipated expiration: 2018-01-08
Also published as: JPH05275665A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に用いられ
る半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
ＬＳＩ等に使用されている半導体装置の断面図を図５に
示す。図５は、典型的なｎｐｎ型バイポーラトランジス
タであり、１０１は、半導体基板でこの場合はｐ型半導
体を使用している。１０２はｎ⁺埋込み層、１０３、１
０３´は素子分離層、１０４はコレクタコンタクト用ｎ
⁺層で、１０２のｎ⁺埋込み層と隣接して設けられてい
る。１０５、１０５´、１０５´´はフィールド酸化膜
で、選択酸化工程により作製できる。１０６はｎ^-エピ
タキシャル層で厚さは１．２〜２μｍ、濃度は１０¹⁵ｃ
ｍ^-3程度である。１０７はベース拡散層、１０８はｎ⁺
エミッタ層で、この従来例においては、１１０のｎ⁺多
結晶Ｓｉ層からの拡散により形成されている。１０９
は、層間絶縁膜でＢＰＳＧ等からなる。１１１、１１
２、１１４はそれぞれエミッタ、ベース、コレクタ用配
線金属でＡｌ−Ｓｉからなる。１１３はベースコンタク
ト用ｐ⁺拡散層、１１５はパシベーション膜でＳｉＮか
らなる。

【０００３】上記構造のバイポーラトランジスタの性能
を決定づけるパラメータの代表的なものは、図５に示す
Ｗ_B，Ｗ_C 、つまりベース幅、コレクタ幅である。これ
らの幅をいかに狭くかつ制御性よく作るかがカギとなっ
ている。

【０００４】ベース幅Ｗ_Bは、ベース拡散層１０７及び
エミッタ層１０８を低温プロセスにより作製し、狭くす
る方法、さらに、ベース層、エミッタ層を薄膜化する方
法等により、５００〜１０００Åとかなり狭いものが研
究開発レベルで実現されている。

【０００５】一方、コレクタ幅Ｗ_Cは、ベース幅に比
べ、その改善はなかなか進んでいない。この理由を次に
説明する。

【０００６】（理由１）ここでいう、コレクタ幅Ｗ_Cは、ｎ⁺埋込み層１０２と
ベース幅Ｗ _Bとの間の空乏化する低不純物濃度の層の距
離であるが、エミッタやベース層と異なり、基板表面か
ら内部にはいった領域にあること。

【０００７】（理由２）上記理由１により、プロセスの前半に形成され、その後
の熱工程によりｎ⁺ 埋込み層１０２等の構造が左右され
やすく、プロセスのマージンを十分見込む必要があるこ
と。

【０００８】（理由３）さらに、バイポーラトランジスタではｎｐｎ型だけでな
く、ｐｎｐ型を、又ＭＯＳＦＥＴでは、ＮＭＯＳ型でな
くＰＭＯＳ型といったように、（ＭＯＳの場合は、ゲー
ト部と、下部高濃度ウェルとの幅をさす）異なる導電型
不純物層を同時に基板表面から内部に作り込む必要があ
り、さらに、プロセス設計が難解であること。

【０００９】これらの理由により、所望のコレクタ幅は
なかなか実現されていない。

【００１０】一方、これらの問題を解決すべく、上記１
０２等に示す埋込み層を高エネルギーイオン注入により
表面側から形成する方法が試みられている。しかしなが
ら、イオン注入時に、高エネルギー化することにより、
イオン注入装置の側壁にイオンが当って発生した金属
が、Ｓｉ基板内部に同時に注入され、これが欠陥とな
り、素子特性を悪化させるという更に解決の難かしい別
の技術的課題を有していた。

【００１１】更に、従来の半導体装置の素子分離領域に
注目されたい、図５では厚い酸化膜１０５〜１０５´´
とそれらの下のＰ層１０３、１０３´とによって素子分
離を行っていた。

【００１２】本来望ましくは酸化膜１０５を深くして完
全な絶縁分離を行いたいが、そうすると横方向にも酸化
が進む為に絶縁層が表面の大部分を占有してしまい、素
子形成用の活性領域の面積が小さくなってしまう。

【００１３】加えて、従来技術の別の技術的課題は、バ
イポーラトランジスタとＭＯＳトランジスタが混在する
装置においても、素子分離領域は深さと横方向の幅とが
一定の関係をもつものしか形成することができず、効果
的な素子のレイアウトを行うには不充分なものであっ
た。

【００１４】こうした、従来の技術的課題が生じる根本
的な原因は何であるかを、本発明者等は注意深く検討し
た。

【００１５】その結果、“従来は半導体素子を形成する
際に主として半導体基板の一方の面からのみ加工を行っ
ていたことが上記原因である”ということが判明した。

【００１６】即ち、半導体層や絶縁層を形成する場合も
一表面上に形成し、エッチングによる加工を行う場合も
該一表面側から行っていたのである。裏面側の加工は電
極の取り付けやエクストリンシックゲッタリングの為の
リンガラスの堆積くらいであり、半導体領域や素子分離
領域の選択的形成は全て該一表面側から行われていた。

【００１７】一方、半導体機能素子の寄生容量を小さく
し、高速動作が可能な装置として、絶縁性表面を有する
基体上に半導体層を具備し、そこに素子を作り込んだＳ
ＯＩ型デバイスが知られている。

【００１８】このようなＳＯＩ型デバイスでも数ミクロ
ン厚の半導体層が主として用いられる為に、当然加工は
一方の面側からのみ行われていた。

【００１９】従って、半導体素子の設計も、表面からの
不純物の拡散に係る物性値をパラメータとして、ベース
幅、エミッタ幅、コレクタ幅、チャネル幅には素子分離
領域の面積等が決められており、このような設計ルール
による素子の範囲内で更なる特性向上を望むには限界が
あった。

【００２０】本発明の目的は、新規な素子分離領域を有
する半導体装置及びその製造方法を提供することにあ
る。

【００２１】

【課題を解決するための手段】従って、本発明の半導体
装置は、絶縁性表面を有する基板上に設けられた複数の
半導体機能素子を具備する半導体層を有する半導体装置
において、前記半導体層の一方の主面側から加工を行っ
て形成した第１の領域と、前記半導体層の他方の主面側
から加工を行って形成した第２の領域と、を有し、前記
第１及び第２の領域が協働的に複数の素子分離領域を構
成しており、かつ、前記素子分離領域の一部は、絶縁性
の前記第１の領域又は絶縁性の前記第２の領域のいずれ
か一方のみで構成されていることを特徴とする。

【００２２】また、本発明の半導体装置の製造方法は、
絶縁性表面を有する支持体上に設けられた半導体層を有
する半導体装置の製造方法において、多孔質層をベース
にエピタキシャル層を形成した前記半導体層の一方の主
面側から加工を行い第１の領域を形成し、前記一方の主
面を前記支持体に対面させて貼り合わせ、前記多孔質層
を除去した後、前記半導体層の他方の主面側から加工を
行い第２の領域を形成し、前記第１の領域と前記第２の
領域とを具備する半導体機能素子を作製することを特徴
とする。

【００２３】該製造方法の好ましい態様は以下のとおり
である。

【００２４】前記第１の領域はコレクタ埋込層であり、
前記第２の領域はベース領域である。

【００２５】前記第１の領域はゲート領域であり、前記
第２の領域はソース及びドレイン領域である。

【００２６】本発明の半導体装置の別の方法は、絶縁性
表面を有する支持体上に設けられた半導体層を有する半
導体装置の製造方法において、多孔質層をベースにエピ
タキシャル層を形成した前記半導体層の一方の主面側か
ら加工を行い第１の領域を形成し、前記一方の主面を前
記支持体に対面させて貼り合わせ、前記多孔質層を除去
した後、前記半導体層の他方の主面側から加工を行い第
２の領域を形成し、前記第１の領域と前記第２の領域と
を具備する素子分離領域を作製することを特徴とする。

【００２７】該製造方法の好ましい態様は以下のとおり
である。

【００２８】前記第１又は第２の領域の少なくともいず
れか一方が絶縁性の領域である。

【００２９】前記第１の領域はアライメントマークを兼
ねている。

【００３０】更に本発明の別の半導体装置の製造方法
は、多孔質層をベースにエピタキシャル層を形成した第
１の半導体層を有する第１の基体を用意し、アライメン
トマークと前記第１の半導体層の第１表面側に構造体を
形成する為の第１の領域とを形成し、前記第１表面側が
第２の基体に向き合うように前記第１の基体と第２の基
体とを貼り合わせ、前記多孔質層を除去した後、前記ア
ライメントマークとなる領域を利用してアライメントを
用い、前記第１の半導体層の第２表面側を加工すること
を特徴とする。

【００３１】該製造方法の好ましい態様は以下のとおり
である。

【００３２】前記アライメントマークは前記第１表面側
に設けられている。

【００３３】前記アライメントマークは前記第１表面側
に設けられた凹部である。

【００３４】前記アライメントマークは前記第２表面側
に設けられており、前記第２表面側の加工の前に除去さ
れる。

【００３５】前記アライメントマークは、前記第２表面
側に設けられており、前記第２表面側の加工の前に、該
アライメントマークを基にして前記第２の基体に別のア
ライメントマークを形成した後除去される。

【００３６】（発明の実施の形態）アライメントマークとはホトリソグラフィーの際の位置
合わせに用いる基準マークであり、光等の透過又は反射
或は散乱によりその位置が認識できるものであればよい
が、後述するように半導体領域の表面より窪んだ構造が
望ましいものである。

【００３７】又、本発明に用いられる材料は周知の半導
体材料や絶縁材料、導電材料が用いられる。代表的には
Ｓｉ，Ｇｅ，Ｃ，ＧａＡｓ，ＩｎＰ，ＺｎＳｅ，Ｓｉ
Ｏ，ＳｉＮ，ＳｉＯＮ，ＡｌＯ，ＴｉＮ，Ａｌ，Ｗ，Ｃ
ｕ，Ｍｏ，Ｔｉ，シリサイド，有機材料等が挙げられ
る。

【００３８】［加工方法］本発明に用いられる基本工程とは、（１）１対の半導体ウェハを用意し、第１のウェハの表
面に必要に応じて酸化膜を形成する。（２）第２のウェハ表面に構造体（不純物核酸層、酸化
膜層ｅｔｃ）を形成する。（３）第１のウェハ表面と第２のウェハの表面どうしを
接合し、必要に応じて第２のウェハの裏面を所望のとこ
ろまで取り除く。（４）第２のウェハの裏面を新たな表面とし、構造体を
この表面より形成する。（５）こうして、半導体機能素子や素子分離領域を形成
する。

【００３９】［アライメント方法］上記工程において、第２のウェハ最初の表面に構造体を
形成すると同時に、アライメント用構造体を設け、第
１、第２のウェハ接続後の新たな第２のウェハ表面側よ
り、上記アライメント用構造体を検知することにより、
第１、第２ウェハ接続面に形成した構造体の位置を検出
し、新たな表面からの半導体領域の形成の為の位置合わ
せを行うものである。

【００４０】本発明に用いられる１つのアライメント方
法は、半導体素子を形成する一方の基板の裏面に、主ア
ライメントマークを形成し、その基板表面に半導体装置
を形成した後、基体となる他方の基板に貼り合わせ、該
基体となる基板の裏面に、前記主アライメントマークに
整合するアライメントマークを形成し、該基体となる基
板の裏面に形成したアライメントマークを、以降のプロ
セスのアライメント時に用いることを特徴とするもので
ある。

【００４１】上記アライメント方法によれば、ウェハ主
表面に形成したパターン（アライメントマーク）に対応
したパターン（アライメントマーク）を、ウェハ裏面に
形成することにより、２枚のウェハを貼り合わせた以降
のアライメントを裏面側のパターン（アライメントパタ
ーン）を用いて可能にできる。

【００４２】以下に、上述したアライメントマークの形
成方法を、図２に従って、説明する。

【００４３】まず、半導体素子を形成する為の基板であ
るウェハ１に拡散層としての埋込み領域２を第１の主面
ＰＳ側から形成する（図２の行程（Ａ））。

【００４４】次に、このパターンに合わせてアライメン
トマーク３をウェハ１の裏面に形成する。

【００４５】尚、この手順は逆でも良く、アライメント
マーク３を、先にウェハ１の裏面に形成した後、ウェハ
１表面に拡散層２を形成することも可能である。

【００４６】次に、表面を絶縁膜４で被った基体となる
シリコンウェハ１´と貼り合わせる（図２の行程
（Ｃ））。

【００４７】その後に、貼り合わせたウェハ１´の裏面
に、ウェハ１の裏面に付いているアライメントマーク３
に対応するアライメントマーク３´を形成する（図２の
工程（Ｄ））。

【００４８】最後に、ウェハ１をメカニカルに削るか、
または、エッチング除去により所望の厚さまで薄くす
る。このとき、最初のアライメントマーク３はいっしょ
に除去される（図２の工程（Ｅ））。

【００４９】このようにして、埋込み層２を有するＳＯ
Ｉ基板を作製することが可能となり、さらにウェハ裏面
に形成したアライメントマーク３´を利用することによ
り、以降のプロセスにより、ウェハ表面に埋込み層２に
整合したパターンを第２の主面（ＳＳ）側から精度良く
形成することが可能となる。

【００５０】貼り合わせの際、重要となるのは、半導体
領域の表面と裏面での加工位置の位置合わせとともに、
貼り合わされる基板どうしの接合面での平坦性である。
要求される平均の平坦度は１５０Å以内が望ましい。

【００５１】この位置合わせに関しては、例えば、半導
体層が１０００Åと薄膜である場合には、薄膜であるが
ゆえに光が透過するため、位置合わせは比較的容易であ
る。

【００５２】しかしながら、実際の製品は、薄膜のみで
構成されるだけではなく、１〜３μｍ以上の厚い膜も設
けられ、その部分にダイオードやバイポーラトランジス
タを形成する場合がある。従って、厚い半導体層におい
ても裏面を加工するための位置合わせ技術が必要となる
が、厚い膜であるため、光の透過が少なく位置合わせが
困難になることがある。

【００５３】そこで、位置合わせマークを空洞部により
形成すれば、接合面の平坦性には何の支障もきたさな
い。

【００５４】例えば、多結晶シリコン等で凸型の位置合
わせマークを作製した場合、数千オングストロームの突
起が生じ、位置合わせマークのある面を接合面とし貼り
合せを行なうと位置合わせマークの周辺は接合せず浮い
た状態になってしまう。これに対して、位置合わせマー
クを空洞型にすることで良好な貼り合せを実現すること
ができる。

【００５５】また、半導体層の膜厚が１μｍ以下のとき
には、単純な凹部を形成するのみでも良いが、例えばシ
リコン層の膜厚が１．５μｍの場合、裏面から表面の位
置合わせマークを検出するため５００ｎｍの光を入射す
ると、光は、少なくともシリコン中を３μｍ進むことに
なる。従って、入射光がシリコン中のみで損失したと仮
定しても、光の吸収係数αが１．２Ｅ４ｃｍ^-1であるこ
とから、検出できるのは入射光の３％のみとなる。

【００５６】そこで、１μｍを越える厚さの半導体層の
場合には反対面のマークを検出するためには、光路長を
１／α以下とする必要がある。即ちマークの最低部まで
の距離をｘとすれば α×（２ｘ）≦１であることが望ましい。

【００５７】よって第１の主表面に位置合わせマークと
して空洞部を設け、その凹部の最低部と反対面である第
２主表面までの距離ｘを上記条件を満たすように設定す
ることにより、位置合わせマークである空洞部のみが光
を透過し、検出することができ、この第１主表面上の位
置合わせマークをもとに第２の主表面に加工を施すこと
ができる。

【００５８】上述したアライメント法について、図３、
図４を用いて説明する。

【００５９】図３は、第１の基体１と、第２の基体１'
とを貼り合わせたＳＯＩ構造の半導体基体の平面図であ
る。また、図４は、図３のＡ−Ａ'線に沿った断面図で
ある。

【００６０】図３は、第１の半導体層１を、第１の主面
ＰＳを介して、支持基板であるウェハ１'に貼り合わせ
たものであり、第２の主面ＳＳから見た平面図である。

【００６１】同図において、６は第２の主面ＳＳに設け
られた酸化膜層であり、３は第１の主表面ＰＳに形成さ
れたアライメントマーク（空洞部）である。また５は、
第２の主面ＳＳに作製されたアライメントマークであ
り、マーク３に合わせて、酸化膜６をエッチングするこ
とにより形成される。

【００６２】この時、マーク３を検知するためには、Ｈ
ｅＮｅレーザー（波長約６３０ｎｍ）等を光源として用
いることができる。

【００６３】図１は本発明に用いられる半導体装置を説
明するための模式的断面図である。

【００６４】図１において、１'は単結晶半導体基体、
４は基体１'上に設けられたＳｉＯ₂層、１はＳｉＯ₂層
４上に設けられた単結晶半導体層、１１は層１の下面か
ら設けられた第１の絶縁領域となる第１の選択酸化領
域、１２はｐ⁺領域、１３はｐ^-領域、１４はｎ⁺領
域、１５は第２の絶縁領域となる第２の選択酸化領域、
１６はｐ⁺領域、１７はｎ領域、１８はｐ領域、１９は
ｎ⁺領域、２０は酸化膜、２１はｐ⁺領域、２２はｎ⁺
領域、２３はｎ⁺領域、２４はｐ⁺領域、２５は表面酸
化膜、２６〜３０はＡｌ電極である。

【００６５】かかる構成では、（１）ｎｐｎ型トランジスタのコレクタを構成するｎ
^-領域１が埋込み層であるｎ⁺領域１４とｎ⁺領域１９
とでＡｌ電極３０に接続され、コレクタ電位を低抵抗で
取ることができる。

【００６６】（２）ｎｐｎ型トランジスタとｐｎｐ型
トランジスタとが、単結晶層１の上面側から形成される
第２の選択酸化領域１５と単結晶層１の下面側から形成
される第１の選択酸化領域１１とで絶縁分離されている
ため、上面から選択酸化領域膜を形成して絶縁分離する
場合に比べて、酸化領域が広がることがなく絶縁分離領
域を小さくすることができる。

【００６７】（３）絶縁面上にエピタキシャル層（単
結晶Ｓｉ層）１が形成されるため、その層厚を薄くで
き、寄生容量を小さくすることができ、また傾斜コレク
タ構造を取れるので高速運動を行うことができる。

【００６８】ここで、図５は従来の半導体装置としての
バイポーラトランジスタを示す模式的断面図である。

【００６９】つまり、図５に示すコレクタ埋込み層１０
２の不純物プロファイルと図１に示すコレクタ埋込み層
１４の不純物プロファイルとは異なり、ベース方向への
不純物濃度が徐々に低くなる良好且つ制御性のよい傾斜
コレクタ構造が得られる。

【００７０】

【実施例】（参考例１）本参考例１について図６は、第１及び第２のウェハを貼
り合わせた後の第２のウェハの新たな表面ＳＳ側からみ
た模式的平面図である。第２のウェハの新たな表面ＳＳ
は酸化膜６でおおわれている。３は、第２のウェハと第
１のウェハとの接続領域に形成されたアライメントマー
ク、５は第２のウェハ表面上に形成されたアライメント
マークである。図６からわかるように、マーク３にマー
ク５を合わせて形成されており、マーク３を検出するこ
とによって内部構造体の情報がわかる。図６のＢ−Ｂ'
線での断面図を図７に示す。

【００７１】１は第２のウェハを構成するＳｉ単結晶領
域、７は第２のウェハの単結晶領域内部に形成された構
造体で、本参考例ではｎ⁺不純物拡散層である。４は第
１のウェハ表面に形成された酸化膜で、ＰＳが第１のウ
ェハと第２のウェハとの貼り合わせの界面である。１'
は第１のウェハである。図７からわかるように、本参考
例では、３に示す、酸化物からなる領域を薄膜Ｓｉ層４
の面ＰＳ側に設けてある。

【００７２】薄膜Ｓｉ層の膜厚は、約１０００〜２００
０Åと薄く、上面ＳＳ側から光学的に酸化層領域３が検
知可能である。本実施例の場合、上面からＨｅ−Ｎｅレ
ーザーにより上記酸化層エッジ９、９´、９´´、９´
´´を検出し、マスク上のアライメントマークを上記エ
ッジラインの内側にはいるようにセットし、アライメン
トマークをパターニングする。これにより、図６の５に
示す如く、Ｓｉ層上面の酸化膜に、下地のマークに対応
したアライメントマークが形成できる。その後、Ｓｉ層
上面に構造体を形成する場合、上記マーク５を基準とし
てアライメントを行えば、例えば、Ｓｉ層１とＳｉＯ₂
４との界面ＰＳ上に設けられた構造体としての不純物拡
散層７に対して上面構造体とのアライメントが可能にな
る。本参考例では図７の酸化層４を含む構成になってい
るが、この酸化層がなくても良いことは言うまでもな
い。

【００７３】（作製方法）次に参考例１の構造体の作製方法について図８を用いて
より詳しく説明する。

【００７４】第１の基体として、図８の（ａ１）に示す
ようにｎ型Ｓｉウェハ１'を用いる。上記ｎ型Ｓｉウェ
ハの表面に酸化膜４を図８の（ａ２）に示す如く形成し
ておく。

【００７５】一方、第２の基体として図８の（ｂ１）に
示すように、ｐ型Ｓｉウェハ１を用い、通常の選択酸化
工程により、上記ｐ型Ｓｉウェハ１の表面に膜厚の厚い
ＳｉＯ₂層３とそれに比較し薄いＳｉＯ₂層３４を形成
し、レジストマスク３５を介してイオン注入を行うこと
により、不純物拡散層７を形成する。不純物の活性化の
為のアニール処理後、ＳＯＧ（ＳｐｉｎｏｎＧｌａ
ｓｓ）を上記表面にコーティングし、リフローにより平
坦化を図る。平坦化後、ＳｉＯ₂のエッチングを行い、
Ｓｉ／ＳｉＯ₂界面ＰＳが露出したところで、エッチン
グを終了すると図８の（ｂ４）ような構造体が実現でき
る。図８の（ｂ４）において、３は厚く形成された酸化
膜のうち下側酸化膜のみ残った酸化領域で、アライメン
トマークとなる。又、上記ＰＳに示す面の平坦性が不十
分な場合は、表面をわずかに研磨することにより、平坦
性を向上させることが可能である。

【００７６】そこで、図８の（ａ２）のＳｉＯ₂層４が
形成されている上面と、（ｂ４）に示すウェハの上面Ｐ
Ｓを図８の（ｃ１）に示す如く、貼り合わせ９５０℃で
２時間Ｎ₂ 雰囲気中で熱処理を行うと、両面は界面ＰＳ
を境として完全にはりつく。その後、所望のＳｉ膜厚に
なるまで、１に示すＳｉウェハを研磨し、その後表面を
熱酸化することにより酸化層６を形成する。こうして、
本参考例の構造体が作製できる。

【００７７】（参考例２）次に本参考例２について、図９を用いて説明する。図９
は参考例２のウェハ表面を上から見た図であり、３は第
１のウェハと第２のウェハとの接合面ＰＳに形成された
アライメント用構造体、５は第１のウェハの表面ＳＳ上
のアライメント用構造体で、これらは十字型でなく、ハ
の字構造をしている。このように本発明による下部構造
と上部構造とのマーク形状は重ならなくとも位置合わせ
が可能なものであれば良い。

【００７８】（実施例１）次に、本発明の実施例１について、図１０を用いて説明
する。図１０は、本発明による相補型ＭＯＳＦＥＴに適
用したものである。

【００７９】ｎ⁺埋込み層４５はＰＭＯＳのｎ^-ウェル
層５７の電位を設定し、一方ｐ⁺埋込み層４６はｎＭＯ
Ｓのｐ^-ウェル層５６の電位を設定する。４７は上記ｎ
⁺埋込み層４５と接続するためのｎ⁺拡散層、４８は上
記ｐ⁺埋込み層４６と接続するためのｐ⁺拡散層、これ
らの拡散層４７、４８は図１１の上面ＳＳより形成して
も良いが、埋込み層４５、４６と同様に界面ＰＳが表面
に出ている工程時に形成する方法を併用する方法で形成
する。特に、両者を併用することによりこれらの拡散層
幅ｄは、従来の一方向から形成するものに比べて、約半
減し、デバイスの微細化が図れる。

【００８０】４９、５０はＰＭＯＳトランジスタのソー
ス、ドレインｐ⁺層、５３はＰＭＯＳトランジスタのゲ
ート電極、５１、５２はＮＭＯＳトランジスタのソー
ス、ドレインｎ⁺層、５４はＮＭＯＳトランジスタのゲ
ート電極である。

【００８１】（実施例２）本実施例は前述した参考例１と同じ構成の半導体装置を
新規な製造プロセスを用いて作製するものである。参考
例１と異なる点は第２ウェハの加工方法及び第１ウェハ
と第２ウェハとの貼り合わせの後の処理である。図１１
の工程（ｂ１）に示すようにＰ型単結晶Ｓｉウェハ７０
を用意する。

【００８２】次いで図１１の工程（ｂ２）に示すように
陽極化成によって単結晶Ｓｉウェハ７０を多孔質Ｓｉウ
ェハ７１とする。

【００８３】陽極化成は、印加電圧を２．６Ｖ、電流密
度を３０Ａ／ｃｍ²とし、陽極化成溶液としてＨＦとＨ
₂ＯとＣ₂Ｈ₅ＯＨとを１：１：１の割合で混合したも
のを用いると好ましい。図１１の工程（ｂ３）のように
得られた多孔質Ｓｉウェハ７１上にエピタキシャル成長
によりＰ型エピタキシャル層１を形成する。ここでは、
分子線エピタキシー法により、温度７００℃、圧力１×
１０^-9Ｔｏｒｒ、成長速度０．１ｎｍ／ｓｅｃの条件で
行うことが好ましい。

【００８４】その後、Ｐ型エピタキシャル層１表面に厚
い酸化膜３と薄い酸化膜３４を実施例１と同様、選択酸
化工程により作製し、さらに薄い酸化膜３４側に構造体
としての不純物拡散層を設ける。そして、図１１の工程
（ｂ５）に示すように表面をエッチング等により平坦化
する。

【００８５】平坦化後、別に用意した第１のウェハの表
面と前記平坦化表面とを向い合せ、熱処理することによ
り貼り合わせる。その後、この多孔質層７１をエッチン
グ液により除去することにより、所望の構造を形成する
ことが可能である。

【００８６】このエッチング工程の詳細は以下のとおり
である。

【００８７】該貼り合せた基体をバッファード弗酸（Ｈ
Ｆ：４．４６％、ＮＨ₄Ｆ：３６．２％）と３０％過酸
化水素水との混合液（１：５）で選択エッチングする。
約１９１分後には、単結晶Ｓｉ層だけがエッチングされ
ずに残り、単結晶Ｓｉをエッチ・ストップの材料とし
て、多孔質Ｓｉ基板は選択エッチングされ、完全に除去
することができる。

【００８８】非多孔質Ｓｉ単結晶の該エッチング液に対
するエッチング速度は、極めて低く１９１分後でも５０
オングストローム以下程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みを持った多孔質化されたＳｉ基板は、除去さ
れ、ＳｉＯ₂上に０．５μｍの厚みを持った単結晶Ｓｉ
層が形成できる。この方法によれば透過電子顕微鏡によ
る断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入さ
れておらず、良好な結晶性が維持される。

【００８９】（実施例３）図１２は、本発明の実施例３の製造工程を示す図であ
る。

【００９０】Ｐ型シリコン基板７２に対し、陽極化成を
施し１０μｍの多孔質シリコン層７１を形成した（工程
（ａ））。

【００９１】その多孔質シリコン層７１をベースにエピ
タキシャル成長を行ない１μｍのＮ型エピタキシャル層
１を形成し、その表面ＰＳにアライメントマークとして
５０００Åの凹部３をＲＩＥ法により形成した（工程
（ｂ））。

【００９２】支持基板Ｂとして、シリコンウェハ１'の
表面を熱酸化したものを用いた。

【００９３】次に、支持基板Ｂの熱酸化膜４の表面とＮ
型エピタキシャル層１表面ＰＳを接合して貼り合わせを
行なった（工程（ｃ））。

【００９４】次に、Ｐ型シリコン領域７２を研削し、多
孔質シリコン層７１を露出させる（工程（ｄ））。この
ときの研削精度は、約±２〜３μｍ程度である。

【００９５】残った多孔質シリコン領域７１をフッ酸系
の液により選択的にエッチング除去した。

【００９６】その後、露出したＮ型エピタキシャル層１
表面を熱酸化６し、アライメントマーク３に合わせて酸
化膜６を除去した領域５を、第２主表面ＳＳのアライメ
ントマークとして形成した（工程（ｅ））。

【００９７】多孔質Ｓｉと非多孔質Ｓｉはフッ酸系のエ
ッチング液において高いエッチング比を得ることができ
る。本実施例では、第１の基体Ａに多孔質シリコン領域
７１を形成することにより、精度の高い選択エッチング
が可能となり、均一な膜厚のＳＯＩ層を得ることができ
る。また、この時、選択的エッチング液として用いられ
るフッ酸系の液としては、フッ酸、過酸化水素、アルコ
ールの混合液が代表的である。

【００９８】（実施例４）本発明の実施例４による半導体装置について説明する。

【００９９】本実施例では基板の出発材料として多孔質
Ｓｉを用いる。多孔質Ｓｉは、Ｕｈｌｉｒ等によって１
９５６年に半導体の電解研磨の研究過程に於て発見され
た（Ａ．Ｕｈｌｉｒ，ＢｅｌｌＳｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ３５，３３３（１９５６））。また、ウ
ナガミ等は、陽極化成におけるＳｉの溶解反応を研究
し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要であ
り、その反応は、次のようであると報告している（Ｔ．
ウナガミ：Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，
ｖｏｌ．１２７，４７６（１９８０））。

【０１００】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ⁺ →ＳｉＦ₂＋２Ｈ⁺＋ｎｅ^- ＳｉＦ₂＋２ＨＦ→ＳｉＦ₄＋Ｈ₂ ＳｉＦ₄＋２ＨＦ→Ｈ₂ＳｉＦ₆ 又は、Ｓｉ＋４ＨＦ＋（４−λ）ｅ⁺→ＳｉＦ₄＋４Ｈ⁺＋λｅ^- ＳｉＦ₄＋２ＨＦ→Ｈ₂ＳｉＦ₆ ここで、ｅ⁺及びｅ^-はそれぞれ、正孔と電子を表して
いる。また、ｎ及びλは夫々Ｓｉ１原子が溶解するため
に必要な正孔の数であり、ｎ＞２又は、λ＞４なる条件
が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。

【０１０１】このように、多孔質Ｓｉを作製するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（Ｒ．Ｐ．ＨｏｌｍｓｔｒｏｎａｎｄＪ．Ｙ．Ｃ
ｈｉ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ，ｖｏｌ．４
２，３８６（１９８３））。

【０１０２】この多孔質Ｓｉ層は、単結晶Ｓｉの密度
２．３３ｇ／ｃｍ³に比べて、ＨＦ溶液濃度を５０〜２
０％に変化させることで、その密度を１．１〜０．６ｇ
／ｃｍ³の範囲に変化させることができる。この多孔質
Ｓｉ層は、透過電子顕微鏡による観察によれば、平均約
６００オングストローム程度の径の孔が形成される。そ
の密度は単結晶Ｓｉに比べると、半分以下になるにもか
かわらず、単結晶性は維持されており、多孔質層の上部
へ単結晶Ｓｉ層をエピタキシャル成長させることも可能
である。また、多孔質層はその内部に大量の空隙が形成
されているために、密度が半分以下に減少する。その結
果、体積に比べて表面積が飛躍的に増大するため、その
化学エッチング速度は、非多孔質Ｓｉ層のエッチング速
度に比べて、著しく増速される。

【０１０３】まず、図１３に示すように、単結晶Ｓｉ基
体を以下の条件の陽極化成により多孔質化して多孔質Ｓ
ｉ基体７１を形成する。

【０１０４】印加電圧：２．６（Ｖ）電流密度：７（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１：１Ｐｏｒｏｓｉｔｙ：５６（％）次に多孔質Ｓｉ基体７１の表面に非多孔質単結晶Ｓｉ層
（ｎ^-層）１をエピタキシャル成長する。単結晶Ｓｉ層
１の厚さは適宜設定されるが、ここでは２μｍとした。
エピタキシャル成長は一般的な熱ＣＶＤ法、減圧ＣＶＤ
法、プラズマＣＶＤ法、分子線エピタキシー法、スパッ
タ法等で行われる。

【０１０５】次に図１４に示すように、通常の選択酸化
工程により、単結晶Ｓｉ層１上に膜厚の厚い第１の選択
酸化領域１１及び薄い酸化膜３４を形成する。次に順次
不純物イオンを注入してｐ^-領域１３及びｐ⁺ 領域１２
を形成し、さらにｎ⁺ 領域１４を形成し、不純物の活性
化のためのアニール処理後、ＳＯＧ（ＳｐｉｎＯｎＧ
ｌａｓｓ）を表面にコートし、リフローにより平坦化を
行う。平坦化後ＳｉＯ₂のエッチングを行い図１５の構
造を得る。なお、本実施例では後述するように第１の選
択酸化領域１１をアライメントマークとしても利用す
る。

【０１０６】次に、図１６に示すように、単結晶Ｓｉ層
１と表面に酸化膜４を有する他の単結晶Ｓｉ基体１'と
を洗浄した後に密着させ、その後酸素、窒素、水素、希
ガス等の雰囲気中で加熱することで貼り合わせる。

【０１０７】なお、一般的に熱処理の温度が高ければ高
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ₂
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ₂Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１１００℃である。ここでは
熱処理温度を約１０００℃とした。

【０１０８】多孔質Ｓｉ基体７１を下記のエッチング液
を用いてエッチング除去して図１７に示す構造を得る。
多孔質Ｓｉ基体７１を単結晶に対して選択的にエッチン
グすることができるエッチング液としては、弗酸、バッ
ファード弗酸等の弗酸系のエッチング液がある。なお、
かかるエッチング液に、メタノール、エタノール、プロ
パノール、イソプロパノール等のアルコールを添加する
ことによって、エッチングによる反応生成気体の気泡
を、瞬時にエッチング表面から、撹拌することなく、除
去でき、均一にかつ効率よく多孔質Ｓｉをエッチングす
ることができる。また、過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加にくら
べて増速することが可能となり、更に過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。

【０１０９】ここでは、多孔質Ｓｉ基体７１を４９％弗
酸とアルコールと３０％過酸化水素水との混合液（１
０：６：５０）で攪拌することなく選択エッチングし
た。多孔質Ｓｉ基体は選択エッチングされ、完全に除去
された。

【０１１０】次に、図１８に示すように、アライメント
マークとなる第１の選択酸化領域１１をめやすとして、
通常の選択酸化工程により、単結晶Ｓｉ層１上に膜厚の
厚い第２の選択酸化領域１５と薄い酸化膜２０を形成す
る。選択酸化は第１の選択酸化領域１１と接する深さま
で行われ、素子領域は完全に電気的に分離される。ただ
し、ｎｐｎ型トランジスタのコレクタを構成するｎ^-領
域１をＡｌ電極に接続するためのｎ⁺領域１４上の第２
の選択酸化領域２０３は、ｎ⁺領域１４の上部で酸化が
止まっている。なお、アライメントマークとなる第１の
選択酸化領域１１は、上面からＨｅ−Ｎｅレーザーによ
りエッジが検知され、このエッジを基準として第２の選
択酸化領域１５を形成する。第１の選択酸化領域１１を
アライメントマーク用として用いることができない場合
はアライメントマーク用の選択酸化領域を別に形成して
もよい。

【０１１１】次に、図１９に示すように、順次不純物イ
オンを注入してｎ領域１７、ｎ⁺領域１９、ｐ⁺領域１
６、ｐ領域１８を形成し、不純物の活性化のためのアニ
ール処理を行う。

【０１１２】その後、通常の半導体製造プロセス工程に
より、前出の図１に示したバイポーラトランジスタ構成
の半導体装置を作製した。

【０１１３】本実施例において、分離用絶縁層として選
択酸化膜を用いたが、特にこれに限定されず、絶縁層を
所定の位置に埋め込んで作製されるものであれば、使用
可能であり、材料もＳｉＯ₂のみならず、ＳｉＮ、又は
ＳｉＯ₂−ＳｉＮの多層構造、ＳｉＯＮ等どれも使用可
能であることは言うまでもない。

【０１１４】（実施例５）本実施例は、上記実施例４において、第１の選択酸化領
域１１と第２の選択酸化領域１５とが接しない所定の深
さで、選択酸化を停止したものである。図２０は本発明
の実施例５となるバイポーラトランジスタ構成の半導体
装置を説明するための断面図である。なお、図１の構成
部材と同一構成部材については同一符号を付して説明を
省略する。

【０１１５】図２０に示すように、本実施例において
は、第１の選択酸化領域１１と厚い第２の選択酸化領域
１５とが接しない所定の深さで、選択酸化が停止されて
いる。このような構成にすることにより次のような効果
を得ることができる。

【０１１６】（１）選択酸化膜形成に要する時間が短
縮され、不純物の不要な拡散が抑えられ、浅い不純物半
導体領域を形成することができる。

【０１１７】（２）第１の選択酸化領域１１を作製す
る場合、多孔質Ｓｉ基板を長時間加熱すると多孔質Ｓｉ
基板が変質して、単結晶層とのエッチング選択比を十分
取ることができなくなる場合があるが、本実施例では、
多孔質Ｓｉ基板が変質しない条件で第１の選択酸化領域
１１を作製することができる。

【０１１８】（３）加熱により、多孔質Ｓｉ基板１´
からボロン等の不純物が単結晶Ｓｉ層１に拡散してい
き、リーク電流が増大する等の問題が生じる場合がある
が、本実施例では、ボロン等の不純物の拡散が問題と成
らない条件で第１の選択酸化領域１１を作製することが
できる。

【０１１９】以上詳細に説明したように、本実施例４乃
至５の半導体装置によれば、単結晶半導体層の両面から
絶縁領域を形成して絶縁分離し、絶縁分離領域の面積を
小さくすることができる。

【０１２０】又、必要に応じた絶縁分離領域を形成す
る。

【０１２１】更には、高移動度、高ｇｍ特性をもち、素
子の寿命が向上し、リーク電流の小さい半導体装置とな
る。加えて、結晶性の優れた均一な厚みの単結晶半導体
層を用いて更に上記特性を向上することができる。

【０１２２】従来のＳＯＩ技術を用いてＭＯＳ電界効果
トランジスタを構成した場合と上述した実施例によるト
ランジスタを比較する。図２１は比較例としたｎＭＯＳ
電界効果トランジスタの構成を示す断面図である。

【０１２３】同図において、２１０１は単結晶Ｓｉ基
体、２１０２は単結晶Ｓｉ基体２１０１上に形成された
ＳｉＯ₂層、２１０３は選択酸化領域、２１０４、２１
０５、２１０６、２１０７はｎＭＯＳ電界効果トランジ
スタのソース領域、チャネル領域、ドレイン領域、ゲー
ト領域、２１０８、２１０９はソース用電極、ドレイン
用電極である。

【０１２４】上記構成のｎＭＯＳ電界効果トランジスタ
では、半導体領域がＳｉＯ₂層２１０２及びフィールド
酸化膜２１０３で電気的に完全に分離された構造をとる
ため、チャネル領域のコンタクトが取れず、チャネル領
域はフローティング状態となっており、その電位が固定
できず動作が不安定となる。さらに図２２（ａ）（ｂ）
に示すように、トランジスタのＯＮ状態に発生した少数
キャリアがＯＦＦ状態になった時に、行き場所がなくな
り、再結合による消滅までチャネル領域に残るためにＯ
ＦＦ時に電流が流れ続け、ＯＦＦ特性が悪い現象であっ
た。ただし、図２２の（ａ）はゲートに入力するパル
ス、図２２の（ｂ）はそれに対応したＳＯＩ−ＭＯＳ電
界効果トランジスタの応答波形である。

【０１２５】

【発明の効果】以上説明した本発明の半導体装置及びそ
の製造方法によれば、従来のものとは異なる不純物プロ
ファイルを備えた高性能な装置となる。

【０１２６】又、本発明の半導体装置及びその製造方法
によれば、素子分離領域の占有面積を小さくして、半導
体装置の集散度を高められる。

【０１２７】更に、本発明の半導体装置及びその製造方
法によれば、アライメントが正確なものとなり、容易に
上記効果を奏する新規な半導体装置を製造できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一例としてのバイポーラ
トランジスタを示す模式的断面図

【図２】本発明の半導体装置の製造工程の一例を説明す
るための模式図

【図３】本発明の半導体装置の一例を示す模式的上面図

【図４】図３に示す半導体装置のＡ−Ａ´ 線による模
式的断面図

【図５】従来の半導体装置としてのバイポーラトランジ
スタを示す模式的断面図

【図６】参考例１による半導体装置を示す模式的断面図

【図７】図６に示す半導体装置のＢ−Ｂ´ 線による模
式的断面図

【図８】参考例１による半導体装置の製造工程の他の例
を説明するための模式図

【図９】参考例２による半導体装置の他の例を示す模式
的断面図

【図１０】本発明の実施例１による半導体装置を示す模
式的断面図

【図１１】本発明の実施例２による半導体装置の製造工
程を説明するための模式図

【図１２】本発明の実施例３による半導体装置の製造工
程を説明するための模式図

【図１３】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１４】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１５】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１６】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１７】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１８】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図１９】本発明の実施例４による半導体装置の製造工
程の他の例を説明するための模式図

【図２０】本発明の実施例５による半導体装置を示す模
式的断面図

【図２１】比較例の半導体装置を示す模式的断面図

【図２２】本発明の一実施例と比較例との特性の違いを
示すグラフ

【符号の説明】

１ＳｉＯ₂層４上に設けられた単結晶半導体層、１
´ 単結晶半導体基体、４基体１´上に設けられ
たＳｉＯ₂層、１１層１の下面から設けられた第１
の絶縁領域となる第１の選択酸化領域、１２，１６，２
１，２４ｐ⁺領域、１３ｐ^-領域、１４，１９，
２２，２３ｎ⁺領域、１５第２の絶縁領域とな
る第２の選択酸化領域、１７ｎ領域、１８ｐ領
域、２０酸化膜、２５表面酸化膜２６〜３０
Ａｌ電極

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号特願平4−38461 (32)優先日平成４年１月30日(1992．1．30) (33)優先権主張国日本（ＪＰ） (72)発明者小泉徹東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者光地哲伸東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者川角保志東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (56)参考文献特開平２−207568（ＪＰ，Ａ) 特開平３−178127（ＪＰ，Ａ) 特開平１−184957（ＪＰ，Ａ) 特開平２−5508（ＪＰ，Ａ) 特開昭61−182242（ＪＰ，Ａ) 特開昭52−114284（ＪＰ，Ａ) 特開昭58−158919（ＪＰ，Ａ) 特開平４−372163（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/12 H01L 21/33 - 21/331 H01L 21/336 H01L 21/68 H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77 H01L 29/68 - 29/737 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性表面を有する基板上に設けられた
複数の半導体機能素子を具備する半導体層を有する半導
体装置において、前記半導体層の一方の主面側から加工を行って形成した
第１の領域と、前記半導体層の他方の主面側から加工を行って形成した
第２の領域と、を有し、前記第１及び第２の領域が協働的に複数の素子分離領域
を構成しており、かつ、前記素子分離領域の一部は、絶縁性の前記第１の領域又
は絶縁性の前記第２の領域のいずれか一方のみで構成さ
れていることを特徴とする半導体装置。
【請求項２】絶縁性表面を有する支持体上に設けられ
た半導体層を有する半導体装置の製造方法において、多孔質層をベースにエピタキシャル層を形成した前記半
導体層の一方の主面側から加工を行い第１の領域を形成
し、前記一方の主面を前記支持体に対面させて貼り合わせ、前記多孔質層を除去した後、前記半導体層の他方の主面側から加工を行い第２の領域
を形成し、前記第１の領域と前記第２の領域とを具備する半導体機
能素子を作製することを特徴とする半導体装置の製造方
法。
【請求項３】前記第１の領域はコレクタ埋込層であ
り、前記第２の領域はベース領域である請求項２に記載
の半導体装置の製造方法。
【請求項４】前記第１の領域はゲート領域であり、前
記第２の領域はソース及びドレイン領域である請求項２
に記載の半導体装置の製造方法。
【請求項５】絶縁性表面を有する支持体上に設けられ
た半導体層を有する半導体装置の製造方法において、多孔質層をベースにエピタキシャル層を形成した前記半
導体層の一方の主面側から加工を行い第１の領域を形成
し、前記一方の主面を前記支持体に対面させて貼り合わせ、前記多孔質層を除去した後、前記半導体層の他方の主面側から加工を行い第２の領域
を形成し、前記第１の領域と前記第２の領域とを具備する素子分離
領域を作製することを特徴とする半導体装置の製造方
法。
【請求項６】前記第１又は第２の領域の少なくともい
ずれか一方が絶縁性の領域である請求項５に記載の半導
体装置の製造方法。
【請求項７】前記第１の領域はアライメントマークを
兼ねていることを特徴とする請求項５に記載の半導体装
置の製造方法。
【請求項８】多孔質層をベースにエピタキシャル層を
形成した第１の半導体層を有する第１の基体を用意し、アライメントマークと前記第１の半導体層の第１表面側
に構造体を形成する為の第１の領域とを形成し、前記第１表面側が第２の基体に向き合うように前記第１
の基体と第２の基体とを貼り合わせ、前記多孔質層を除去した後、前記アライメントマークとなる領域を利用してアライメ
ントを用い、前記第１の半導体層の第２表面側を加工す
ることを特徴とする半導体装置の製造方法。
【請求項９】前記アライメントマークは前記第１表面
側に設けられていることを特徴とする請求項８に記載の
半導体装置の製造方法。
【請求項１０】前記アライメントマークは前記第１表
面側に設けられた凹部であることを特徴とする請求項８
に記載の半導体装置の製造方法。
【請求項１１】前記アライメントマークは前記第２表
面側に設けられており、前記第２表面側の加工の前に除
去されることを特徴とする請求項８に記載の半導体装置
の製造方法。
【請求項１２】前記アライメントマークは、前記第２
表面側に設けられており、前記第２表面側の加工の前
に、該アライメントマークを基にして前記第２の基体に
別のアライメントマークを形成した後除去されることを
特徴とする請求項８に記載の半導体装置の製造方法。