JP5566987B2 - 半導体基板の製造方法 - Google Patents
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請求項2に記載のように、請求項1に記載の半導体基板の製造方法において、前記第2工程では、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。
Ne2×Wt=Ne1×Lt
を満足させると、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。
図1に、本実施の形態における縦型トレンチゲートMOSFETの断面図を示す。図2は、図1における素子部での要部拡大図である。
まず、図3(a)に示すように、n+シリコン基板1を用意し、その上にn型のエピタキシャル膜2を成膜する。そして、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。さらに、エピタキシャル膜2の上面を平坦化する。
引き続き、図3(c)に示すように、マスクとして用いたシリコン酸化膜22を除去する。更に、マスクとしての酸化膜22の除去後に水素アニールを行うようにするとよい。そして、図3(d)に示すように、トレンチ4の内面を含めてn型エピタキシャル膜2の上に、このn型エピタキシャル膜2の不純物濃度よりも高濃度なp型エピタキシャル膜23を成膜して同エピタキシャル膜23によりトレンチ4内を埋め込む。このトレンチ4の内部をエピタキシャル膜23で埋め込む工程において、エピタキシャル膜23の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。この混合エピを用いることにより、トレンチ底部からの順テーパー成長が行われる。具体的には、シリコンソースガスとして、モノシラン(SiH4)、ジシラン(Si2H6)、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素(HCl)、塩素(Cl2)、フッ素(F2)、三フッ化塩素(ClF3)、フッ化水素(HF)、臭化水素(HBr)のいずれかを用いる。
その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、n+ソース領域11やp+ソースコンタクト領域12等をイオン注入にて形成する際に、図4(d)においてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。
図5(a)に示すように、n+シリコン基板1上に形成したエピタキシャル膜2にトレンチ4を形成した後に、図5(c)に示すようにエピタキシャル膜23によりトレンチ4内を埋め込む。このとき、図5(b)に示すように、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜23について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。つまり、トレンチ開口部での成長速度をroとし、トレンチ開口部よりも深い部位での成長速度をrbとしたとき、ro<rbとする。
トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにする。
Y<0.2X+0.05
を満たすようにする。
Y<0.2X
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
図9に示すように、トレンチ幅Wtが0.8μmのサンプルと、トレンチ幅Wtが3μmのサンプルとを用意した。この場合、トレンチ4間の間隔Ltとトレンチ幅Wtの和(=Wt+Lt)は一定(同じ)である。
(i)トレンチ構造条件として、トレンチ幅Wtよりも、隣接するトレンチ4間の間隔Ltを大きく形成する(Wt<Lt)、
(ii)埋込エピ濃度条件として、n型エピタキシャル膜2の濃度Ne1とp型エピタキシャル膜23の濃度Ne2との関係において、n型エピタキシャル膜2よりもp型エピタキシャル膜23を濃くする(Ne2>Ne1)、
(iii)埋込エピ濃度条件として、p型エピタキシャル膜23の濃度Ne2とトレンチ幅Wtの和(=Ne2×Wt)と、n型エピタキシャル膜2の濃度Ne1と隣接するトレンチ4間の間隔Ltの和(=Ne1×Lt)を等しくする(Ne2×Wt=Ne1×Lt)、
の3つの条件を満足すれば、高速でp/nコラムを形成したスーパージャンクション(SJ−MOS)が製造可能である。
(1)半導体基板の製造方法として、n型(第1導電型)のシリコン基板1の上に形成したn型(第1導電型)のエピタキシャル膜2に、複数のトレンチ4を、トレンチ幅Wtよりも、隣接するトレンチ4間の間隔Ltを大きく形成する第1工程と、トレンチ4内を含めたエピタキシャル膜2上に、当該エピタキシャル膜2の不純物濃度よりも高濃度なp型(第2導電型)のエピタキシャル膜23を、少なくともトレンチ4の埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ4の内部をp型のエピタキシャル膜23で埋め込む第2工程と、を有している。
Ne2×Wt=Ne1×Lt
を満足するようにした。よって、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。
トレンチのアスペクト比が10未満の場合、
Y<0.2X+0.1
を満たすようにし、
トレンチのアスペクト比が10以上20未満の場合、
Y<0.2X+0.05
を満たすようにし、
トレンチのアスペクト比が20以上の場合、
Y<0.2X
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
Claims (3)
- 第1導電型のシリコン基板の上に形成した第1導電型のエピタキシャル膜に、複数のトレンチを、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成する第1工程と、
前記トレンチ内を含めた前記エピタキシャル膜上に、当該エピタキシャル膜の不純物濃度よりも高濃度な第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第2工程と、
を有し、
前記第2工程では、第2導電型のエピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜の成長速度を、トレンチ底部からトレンチ開口部に向かって徐々に遅くし、
前記第2工程において、前記エピタキシャル膜は、前記トレンチ側面上にて前記トレンチ底部から前記トレンチ開口部に向かって順テーパー成長し、前記トレンチ側面上に成長する前記エピタキシャル膜の表面と前記シリコン基板の上面とのなす角度は、前記トレンチ側面と前記シリコン基板の上面とのなす角度よりも小さい
ことを特徴とする半導体基板の製造方法。 - 前記第2工程では、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いることを特徴とする請求項1に記載の半導体基板の製造方法。
- 前記トレンチの幅を「Wt」、隣接するトレンチ間の間隔を「Lt」、第1導電型のエピタキシャル膜の不純物濃度を「Ne1」、埋め込み用の第2導電型のエピタキシャル膜の不純物濃度を「Ne2」としたとき、
Ne2×Wt=Ne1×Lt
を満足するようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
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