CN101278377B - 半导体衬底及其制造方法 - Google Patents

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Abstract

提供一种使外延膜平坦化并形成杂质扩散层之后形成也能够在定位中使用的定位标记的半导体衬底。在N+型衬底(1)的定位区域形成沟槽(11)，利用该沟槽(11)形成N-型层(2)之后，残留空隙(3)。能够利用该N+型衬底(1)中所形成的空隙作为定位标记。因此，使用这样的半导体衬底，能够在之后的半导体装置的制造步骤中取得定位，能够在所希望的位置上准确地形成构成半导体装置的各要素。

Description

半导体衬底及其制造方法
技术领域
本发明涉及在如三维结构的MOSFET或超级结MOSFET那样利用了在衬底深度方向上以高纵横比所形成的沟槽(trench)的半导体装置制造中适用的半导体衬底及其制造方法。
背景技术
目前已知利用了在衬底的深度方向上以高纵横比所形成的沟槽的半导体装置，如利用了沟槽的三维结构的MOSFET(例如，参考专利文献1)或超级结MOSFET(例如，参考专利文献2)。在这样结构的半导体装置中，在沟槽内埋设外延膜，由此，形成高纵横比的杂质扩散层是有效的(例如，参考专利文献3、4)。
专利文献1：特开2001-274398号公报
专利文献2：特开2003-124464号公报
专利文献3：特开2001-196573号公报
专利文献4：特开2005-317905号公报
发明内容
发明所要解决的课题
在通过在沟槽内埋设外延膜来形成高纵横比的杂质扩散层的情况下，例如，考虑如下的制造方法。图8是示出该制造步骤的一例的截面图。
首先，如图8(a)所示，准备在N+型衬底101的表面上形成有N-型层102的半导体衬底，如图8(b)所示，对于N-型层102的器件形成区域使用未图示的掩模来形成多个高纵横比的沟槽103。此时，同时还在器件形成区域外的定位(alignment)区域形成沟槽104，作为后续步骤中的定位标记。并且，如图8(c)所示，为了埋入沟槽103，在掺杂杂质的条件下，生长外延膜105。之后，如图8(d)所示，进行使在沟槽103的上部形成的外延膜105平坦化而消除台阶差的平坦化处理步骤，由此，形成杂质扩散层106。
这样，在通过在沟槽103内埋设外延膜105而形成高纵横比的杂质扩散层106的情况下，在平坦化处理步骤中使外延膜105的台阶差平坦化。
但是，在将外延膜105埋设在沟槽103中时，将其也埋设于在定位区域所形成的沟槽104中，在平坦化处理步骤后，沟槽104的台阶差也消失。并且，外延膜105对成为基底层的衬底或硅层以单晶生长，所以，在形成于定位区域上的沟槽104内单晶也与非多晶硅不同，光学地或者由激光器(He-Ne)识别由单晶构成的N+型衬底101或N-型层102的界面是困难的。因此，仅存在杂质扩散层。在这样的单晶杂质扩散层中，使用氧化膜或形成在定位区域上的沟槽104作为定位标记，存在不能够进行后续步骤中的定位的问题。
另一方面，在现有的半导体衬底的制造方法中，通过将外延膜多次地埋入预先形成的沟槽内而形成高纵横比的扩散层，所以，提高纵横比显然有一定限度。并且，超过该限度而提高沟槽的纵横比时，在沟槽内的埋入外延膜中产生埋入不良(空隙)，产生空隙时，在该空隙的上部产生下剥(flake down)而耐压减小，存在元件性能降低的麻烦。
特别是，在N型区域和P型区域交替且与电流方向垂直排列的上述超级结结构(P/N列结构)中，为了提高其耐压，需要加深沟槽的深度，但是，由于沟槽深度加深，其结果是，纵横比变高，在沟槽内的埋入外延膜中产生埋入不良(空隙)时，伴随着由埋入不良(空隙)所引起的结晶缺陷的产生，导致耐压结漏泄成品率下降，或者抗蚀剂在沟槽中的埋入不良处残留，导致步骤内污染。
本发明第一目的是提供一种使外延膜平坦化地形成杂质扩散层之后形成能够在定位中使用的定位标记的半导体衬底及其制造方法。
本发明第二目的是提供一种能够避免在埋入到沟槽内的外延膜中产生空隙的半导体衬底的制造方法。
解决问题的技术方案
为了实现上述第一目的，本发明的第一特征在于，具有由单晶半导体构成的衬底(1)和形成在衬底表面上且由单晶构成的半导体层(2)，在衬底的与器件形成区域不同的定位区域，在衬底中形成成为定位标记的空隙(3)。
在这样结构的半导体衬底中，能够对于由单晶半导体构成的衬底例如光学地识别形成在定位区域的空隙，所以，将该空隙用作定位标记，在半导体衬底所具有的半导体层上形成沟槽等，由此，可以在制造三维结构的MOSFET或超级结MOSFET这样的半导体装置时取得定位。
此外，本发明的第二特征在于，具有由单晶半导体构成的衬底(21)和形成在衬底表面上且由单晶构成的半导体层(22)，在半导体层的与器件形成区域不同的定位区域，在半导体层中形成成为定位标记的空隙(25)。
这样，在半导体层中形成成为定位标记的空隙的状态下，也能够得到与上述第一特征相同的效果。
此外，在这些情况下，可以作成在半导体层的器件形成区域形成沟槽(4，23)并在该沟槽内形成有外延生长的杂质扩散层(5，24)的状态的半导体装置。
并且，空隙可以是一个也可以是多个，例如，如果作成等间隔地配置有多个，则作为形成为定位标记的空隙，容易识别。
此外，具有上述第一特征的半导体衬底例如由包括如下步骤的制造方法制造：准备由单晶半导体构成的衬底(1)；在衬底上配置掩模材料(10)，该掩模材料在该衬底的与器件形成区域不同的定位区域形成有开口部；在由掩模材料覆盖的状态下刻蚀衬底，在定位区域形成定位标记形成用沟槽(11)；一边使得在定位标记形成用沟槽中形成空隙(3)，一边在衬底表面上形成由单晶构成的半导体层(2)。
在这种情况下，例如，在形成定位标记形成用沟槽的步骤中，优选使该定位标记形成用沟槽的宽度为1～50μm。
此外，具有上述第二特征的半导体衬底例如由包括如下步骤的制造方法制造：准备由单晶半导体构成的衬底(21)；在衬底表面形成由单晶构成的半导体层(22)；在半导体层上配置第一掩模材料(30)，该第一掩模材料在该半导体层的与器件形成区域不同的定位区域形成有开口部；在由第一掩模材料覆盖的状态下刻蚀半导体层，在定位区域形成定位标记形成用沟槽(31)；在除去第一掩模材料之后，在半导体层的表面上配置第二掩模材料(32)，该第二掩模材料在该半导体层的所述器件形成区域形成有开口部；在由第二掩模材料覆盖的状态下刻蚀半导体层，在器件形成区域形成器件用沟槽(23)；在除去第二掩模材料之后，一边使得在定位标记形成用沟槽中形成空隙(25)，一边以埋设器件用沟槽内的方式形成外延膜(33)；对外延膜的形成在器件用沟槽外的部分进行平坦化处理。
此外，如在此所述说明那样，也可以在进行在器件形成区域形成器件用沟槽的步骤之前，并不进行在定位区域形成定位标记形成用沟槽的步骤，而在进行在器件形成区域形成器件用沟槽的步骤之后，进行在定位区域形成定位标记形成用沟槽的步骤。
并且，在这些情况下，在形成定位标记形成用沟槽的步骤中，优选使该定位标记形成用沟槽的深度比器件用沟槽的宽度深。若这样，则容易一边使得在定位标记形成用沟槽中形成空隙一边以埋设在器件用沟槽内的方式形成外延膜。
例如，能够以衬底也被刻蚀的方式对该定位标记形成用沟槽进行加深。
并且，可以在定位区域形成定位标记形成用沟槽的同时，在器件形成区域形成器件用沟槽。这样，可以实现半导体衬底的制造步骤的简单化。
此外，在如上所述的具有上述第二特征的半导体衬底的制造方法中，优选定位标记形成用沟槽的宽度比器件用沟槽的宽度小。这样，一边使得在定位标记形成用沟槽中形成空隙一边以埋设器件用沟槽内的方式形成外延膜变得容易。
并且，上述各单元的括号内的符号表示与在后述实施方式中记载的具体单元的对应关系。
技术方案13的发明是为了实现上述第二目的而进行的，如图7所示，半导体衬底的制造方法包括如下步骤：(a)在衬底本体63的表面上生长第一外延膜61；(b)部分地刻蚀该第一外延膜61，形成多个第一沟槽64；(c)在多个第一沟槽64的内部整体以及多个第一沟槽64以外的第一外延膜61的表面，生长第二外延膜62；(d)研磨第二外延膜62，使第一外延膜61的表面露出，并且使埋入到多个第一沟槽64内部整体中的第二外延膜62的上表面平坦；(e)在平坦后的第二外延膜62的上表面和所露出的第一外延膜61的表面，进一步生长与第一外延膜61相同组成的第三外延膜66；(f)对该第三外延膜66的与多个第一沟槽64相对应的部分进行刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长；(g)在多个第二沟槽67的内部整体以及多个第二沟槽67以外的第三外延膜66的表面，生长第四外延膜68；(h)研磨第四外延膜68，使第三外延膜66的表面露出，并且，使埋入到多个第二沟槽67内部整体中的第四外延膜68的上表面平坦。
可知关于是否能够在沟槽64、67的内部不产生空隙地由外延膜62、68埋入，如果沟槽64、67的深度B相对于该沟槽64、67宽度A越浅，则能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。
并且，在该技术方案13中所述的半导体衬底的制造方法中，分多次进行沟槽64、67的形成和外延膜62、68的埋入，所以，可以使进行外延膜62、68的埋入时沟槽64、67的沟槽深度B相对于宽度A变浅，并且能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。
技术方案14的发明如权利要求13所述的发明，其特征在于，在步骤(g)之后，将步骤(d)至步骤(g)重复一次或两次以上。
在该技术方案14所述的半导体衬底的制造方法中，将步骤(d)到步骤(g)重复三次以上，即使最终得到的沟槽的纵横比比较大，也可以使进行平均一次的外延膜的埋入时沟槽深度B相对沟槽宽度A变浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
发明的效果
如上所述，根据本发明，在衬底的与器件形成区域不同的定位区域，在衬底上形成成为定位标记的空隙。能够对于由单晶半导体构成的衬底例如光学地识别该空隙，所以，将该空隙用作定位标记，在半导体衬底所具有的半导体层上形成沟槽等，由此，在制造三维结构的MOSFET或超级结MOSFET这样的半导体装置时取得定位。在这种情况下，在半导体层的与器件形成区域不同的定位区域，在半导体层中形成成为定位标记的空隙，也可以得到相同的效果。
此外，如果分多次进行沟槽的形成和外延膜的埋入，则可以使进行外延膜的埋入时沟槽深度相对沟槽宽度变浅，并且可以在沟槽内部不产生空隙地由外延膜埋入。具体地说，如果将沟槽的形成和外延膜的埋入重复三次以上，最终得到的沟槽的纵横比比较大，也可以使进行外延膜的埋入时沟槽深度B相对沟槽宽度A变得非常浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
附图说明
图1是示出本发明第一实施方式的半导体衬底的截面结构的图。
图2是示出包括图1所示的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
图3是示出本发明第二实施方式的半导体衬底的截面结构的图。
图4是示出包括图3所示的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
图5是示出包括本发明第三实施方式的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
图6是示出包括本发明第四实施方式的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
图7是示出本发明第五实施方式的半导体衬底的制造方法的步骤图。
图8是示出由本发明人研究的半导体装置的制造步骤的截面图。
符号说明
1  N+型衬底
2  N-型层
3  空隙
4  沟槽
5  杂质扩散层
6  N-型层
10  掩模材料
11  沟槽
12  氧化膜
13  外延膜
21  N+型衬底
22  N-型层
23  沟槽
24  杂质扩散层
25  空隙
26  型层
30  掩模材料
31  沟槽
32  氧化膜
33  外延膜
60  半导体衬底
61  第一外延膜
62  第二外延膜
63  衬底主体
64  第一沟槽
66  第三外延膜
67  第二沟槽
68  第四外延膜
具体实施方式
下面，基于附图对本发明的实施方式进行说明。并且，在下面的各实施方式中，彼此相同或相等的部分在图中给出相同的符号。
(第一实施方式)
说明本发明的第一实施方式。图1是本实施方式的半导体衬底的截面图。如该图所示，在由单晶硅构成的N+型衬底1的表面上形成由单晶硅构成的N-型层2，由此，构成半导体衬底。在该半导体衬底上，在N+型衬底1的定位区域，具体地说，在与器件形成区域不同的位置，在N+型衬底1的内部形成空隙3。该空隙3例如等间隔地形成有多个。
在这样结构的半导体衬底中，能够对于由单晶硅构成的N+型衬底1例如光学地识别形成在定位区域的空隙3，所以，将该空隙3用作定位标记，在半导体衬底所具有的N型层2上形成沟槽等，由此，能够在制造三维结构的MOSFET或超级结MOSFET这样的半导体装置时取得定位。
接着，对包括如上所述构成的半导体衬底的制造方法且使用半导体衬底的半导体装置的制造方法进行说明。图2是示出包括图1所示的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
首先，在图2(a)中示出的步骤中，准备由单晶硅构成的N+型衬底1，在N+型衬底1的表面上配置抗蚀剂等掩模材料10。并且，在定位区域，对该掩模材料10中的作为定位标记的空隙3的形成预定位置进行开口。由此，例如在掩模材料10中形成等间隔且相同宽度的开口部。
接着，在图2(b)中示出的步骤中，在由掩模10覆盖N+型衬底1的状态下进行刻蚀，在N+型衬底1的定位区域，例如形成等间隔且相同宽度的沟槽11。此时，使沟槽11的宽度为50μm以下，使深度为1μm以上并且N+型衬底1的厚度以下。沟槽11的刻蚀例如可以是使用了RIE(Reactive Ion Etching：反应离子刻蚀)的各向异性干法刻蚀，也可以是使用了TMAH或KOH等的各向异性湿法刻蚀。
在图2(c)中示出的步骤中，在N+型衬底1的表面上外延生长N-型层2。此时，能够抑制向形成在N+型衬底1中的沟槽11内的外延生长并且促进在N+型衬底1的表面上的外延生长。
例如，作为外延生长的半导体源气体，使用甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种。特别是，作为硅源气体(silicon source gas)，可以使用二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种。
此时，优选成为在沟槽11内不生长外延膜的条件，但是，也可以不完全地埋入沟槽11的程度地形成外延膜。因此，沟槽11内的未形成外延膜的区域作为空隙3而残留在N+型衬底1的表层部。
在图2(d)中示出的步骤中，在N-型层2的表面上形成由热氧化或CVD等导致的氧化膜12作为掩模材料之后，在器件形成区域，对氧化膜12的所希望的位置进行刻蚀并使其开口。此时，将空隙3用作定位标记，取得氧化膜12的刻蚀掩模的定位，由此，能够使氧化膜12的所希望的位置准确地开口。并且，进行将氧化膜12用作掩模材料的刻蚀，在N-型层2上形成等间隔地配置的多个沟槽4。
在图2(e)中示出的步骤中，在除去用作掩模材料的氧化膜12之后，以埋设沟槽4内的方式，例如，形成p-型外延膜13。此时，作成成为如下反应速率控制(rate control)的条件，即，促进外延膜13向在N-型层2上所形成的沟槽4内的生长。
例如，作为外延生长的半导体源气体(硅源气体)，使用甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种，由此，能够抑制所埋入的外延膜内的空隙或缺陷的发生。特别是，作为硅源气体，可以使用二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种。此外，使作为卤化物气体的氯化氢(HCl)、氯气(Cl2)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)中的任何一种与硅源气体混合并进行成膜，由此，能够进一步抑制所埋入的外延膜内的空隙或缺陷的产生。
此时，关于成膜温度的上限值，在使用甲硅烷或乙硅烷作为半导体源气体的情况下是950℃，在使用二氯甲硅烷的情况下是1100℃，在使用三氯硅烷的情况下是1150℃，在使用四氯化硅的情况下是1200℃。此外，关于生长温度的下限值，在成膜真空度为从常压到100Pa的范围的情况下是800℃，在成膜真空度为从100Pa到1×10-5的范围的情况下是600℃。这样，在实验上确认能够不产生结晶缺陷地进行外延生长。
之后，在图2(f)中示出的步骤中，为了消除外延膜13的台阶差，例如，由CMP(Chemical Mechanical Polishing：化学机械抛光)进行平坦化处理步骤。由此，外延膜13残留在沟槽4内，形成杂质扩散层5。
之后，例如，如图2(g)的步骤所示，进行作为后续步骤的在N-型层2以及杂质扩散层5上形成N-型层6等剩下的半导体装置的制造步骤，由此，完成利用了高纵横比的沟槽4的半导体装置。此时，将空隙3用作定位标记，取得后续步骤的光刻步骤中的定位，由此，能够在所希望的位置上准确地形成构成半导体装置的各要素。
如以上所说明那样，在本实施方式的半导体衬底中，能够利用形成在N+型衬底1中的空隙3作为定位标记。因此，使用这样的半导体衬底，能够取得之后的半导体装置的制造步骤例如图2(f)中所形成的沟槽4的形成步骤等的定位，能够在所希望的位置准确地形成构成半导体装置的各要素。
(第二实施方式)
说明本发明的第二实施方式。图3是本实施方式的半导体衬底的截面图。如该图所示，在由单晶硅构成的N+型衬底21的表面上形成由单晶硅构成的N-型层22，在对于该N-型层22所形成的沟槽23内，形成杂质扩散层24，由此，构成半导体衬底。在该半导体衬底中，在N-型层22的定位区域，在N-型层22的内部形成空隙25。该空隙25例如等间隔地形成有多个。
在这样结构的半导体衬底中，能够对于由单晶硅构成的N-型层22例如光学地识别形成在定位区域中的空隙25，所以，将该空隙25用作定位标记，在半导体衬底所具有的N-型层22上形成沟槽23，由此，能够在制造三维结构的MOSFET或超级结MOSFET这样的半导体装置时取得定位。
接着，说明包括如上所述构成的半导体衬底的制造方法且使用了半导体衬底的半导体装置的制造方法。图4是示出包括图3所示的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
首先，在图4(a)中示出的步骤中，准备由单晶硅构成的N+型衬底21，在N+型衬底21的表面上外延生长N-型层22。并且，在N-型层22的表面上配置抗蚀剂等掩模材料30。并且，在定位区域，使该掩模材料30中的作为定位标记的空隙25的形成预定位置开口。由此，例如，在掩模材料30中形成等间隔且相同宽度的开口部。
接着，在图4(b)中示出的步骤中，在以掩模30覆盖N+型衬底22的状态下进行刻蚀，在N-型层22的定位区域，例如，形成等间隔且相同宽度的沟槽31。此时，至少满足沟槽31的宽度比沟槽23的宽度小的条件(例如，小于1～50μm)和沟槽31比沟槽23深的条件(例如，1～50μm以上)中的任何一个条件。在本实施方式的情况下，使沟槽31的宽度比沟槽23的宽度小，并且，以成为N+型衬底21也被刻蚀的深度的方式形成沟槽31，由此，比沟槽23深。此时，沟槽31的刻蚀例如可以是使用了RIE的各向异性干法刻蚀，也可以是使用了TMAH或KOH等的各向异性湿法刻蚀。
在图4(c)中示出的步骤中，除去掩模材料30之后，在N-型层22的表面上由热氧化或CVD等形成氧化膜32作为掩模材料。此时，不仅在N-型层22的表面形成氧化膜32，氧化膜32也可以形成到沟槽31的内部。在这种情况下，可以在沟槽31的内部整体形成氧化膜32，也可以仅在其一部分形成。之后，在器件形成区域，刻蚀氧化膜32的所希望位置并使其开口。此时，将沟槽31用作定位标记，取得氧化膜32的刻蚀掩模的定位，由此，能够使氧化膜32的所希望位置准确地开口。并且，进行将氧化膜32用作掩模材料的刻蚀，在N-型层22中形成等间隔配置的多个沟槽23。
在图4(d)中示出的步骤中，除去氧化膜32。此时，配置在沟槽31内的氧化膜32的除去可以不完全。并且，以埋设N-型层22中所形成的沟槽23内的方式，例如，形成p-型外延膜33。此时，作成成为如下反应速率控制的条件，即，促进外延膜33向在N-型层22中所形成的沟槽23内的生长。该条件与上述第一实施方式的图2(e)的步骤相同。
由此，由外延膜33埋设在沟槽23内，但是，关于沟槽31，使宽度比沟槽23小或者比沟槽23深，所以，沟槽31未完全地由外延膜33埋设，作为空隙25而残留。
之后，在图4(e)中示出的步骤中，为了消除外延膜33的台阶差，例如，由CMP进行平坦化处理步骤。由此，外延膜33残留在沟槽23内，形成杂质扩散层24。
并且，例如，如图4(f)的步骤所示，与第一实施方式的图2(g)的步骤相同地，进行作为后续步骤的在N-型层22以及杂质扩散层24上形成N-型层26等剩下的半导体装置的制造步骤，由此，完成利用了高纵横比的沟槽23的半导体装置。此时，也将空隙25用作定位标记，取得后续步骤的光刻步骤中的定位，由此，能够在所希望的位置上准确地形成构成半导体装置的各要素。
如以上所说明的那样，在本实施方式的半导体衬底中，能够利用形成在N-型层22中的空隙25作为定位标记。因此，能够使用这样的半导体衬底，取得之后的半导体装置的制造步骤的定位，能够在所希望的位置上准确地形成构成半导体装置的各要素。
(第三实施方式)
说明本发明的第三实施方式。本实施方式同时形成第二实施方式所示的形成用作定位标记的空隙25用的沟槽31和形成高纵横比的杂质扩散层24用的沟槽23。因此，下面说明本实施方式中与第二实施方式的不同点，并且，其他与第二实施方式相同，所以省略其说明。
图5是示出包括本实施方式的半导体衬底的制造步骤且使用由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
首先，在图5(a)中示出的步骤中，进行与上述图4(a)相同的步骤，在N+型衬底21的表面上形成N-型层22，并且在N-型层22的表面上配置掩模材料30。并且，在定位区域，对掩模材料30中的作为定位标记的空隙25的形成预定位置进行开口，并且，在器件形成区域，对掩模材料30中的沟槽23的形成预定位置进行开口。
接着，在图5(b)中示出的步骤中，在以掩模30覆盖N-型层22的状态下进行刻蚀，在N-型层22的定位区域形成沟槽31，同时，在N-型层22的器件形成区域形成沟槽23。此时，沟槽31的宽度比沟槽23的宽度小(例如，小于1～50μm)。
在图5(c)中示出的步骤中，除去掩模材料30之后，以埋设形成在N-型层22中的沟槽23内的方式，例如，形成p-型外延膜33。此时，作成成为如下反应速率控制的条件，即，促进外延膜33向在N-型层22中所形成的沟槽23内的生长。该条件与上述第一实施方式的图2(e)的步骤相同。
由此，由外延膜33埋设在沟槽23内，但是，关于沟槽31，宽度比沟槽23小，所以，沟槽31不完全地由外延膜33埋设，作为空隙25而残留。
之后，在图5(d)中示出的步骤中，进行与图4(e)相同的步骤，由此，形成杂质扩散层24。
并且，例如，如图5(e)的步骤所示，与第一实施方式的图2(g)的步骤相同地，进行作为后续步骤的在N-型层22以及杂质扩散层24上形成N-型层26等剩下的半导体装置的制造步骤，由此，完成利用了高纵横比的沟槽23的半导体装置。
如上所述说明，在本实施方式中，同时形成形成用作定位标记的空隙25用的沟槽31和形成高纵横比的杂质扩散层24用的沟槽23。由此，能够消除仅用于形成成为定位标记的空隙25所需的步骤，能够实现半导体衬底以及半导体装置的制造步骤的简化。
(第四实施方式)
说明本发明的第四实施方式。对于本实施方式来说，在用于形成高纵横比的杂质扩散层24的沟槽23之后，形成第二实施方式所示的形成用作定位标记的空隙25用的沟槽31。因此，下面说明本实施方式中与第二实施方式的不同点，其他与第二实施方式相同，所以省略其说明。
图6是示出包括本实施方式的半导体衬底的制造步骤且使用了由该制造步骤制造的半导体衬底的半导体装置的制造步骤的截面图。
首先，在图6(a)中示出的步骤中，进行与上述图4(a)相同的步骤，在N+型衬底21的表面上形成N-型层22。并且，进行与图4(c)相同的步骤，在N-型层22的表面上配置成为掩模材料的氧化膜32之后，在器件形成区域，对掩模材料30中的沟槽23的形成预定位置进行开口。
接着，在图6(b)中示出的步骤中，在以氧化膜32覆盖N-型层22的状态下进行刻蚀，在N-型层22的器件形成区域形成沟槽23。
接下来，在图6(c)中示出的步骤中，除去氧化膜32之后，利用与图4(a)相同的步骤，在N-型层22的表面上形成掩模材料30。此时，不仅在N-型层22的表面形成掩模材料30，而且掩模材料30也可以形成到沟槽23的内部。在这种情况下，可以在沟槽31的内部整体形成掩模材料30，也可以仅在其一部分形成。之后，在定位区域，在对掩模材料30的所希望位置进行刻蚀并使其开口之后，在由掩模材料30覆盖N-型层22的状态下进行刻蚀，由此，在N-型层22中形成等间隔配置的多个沟槽31。
之后，在图6(d)中示出的步骤中，进行与图4(d)相同的步骤，由此，由外延膜33埋设在沟槽23内，并且形成成为定位标记的空隙25，在图6(e)、(f)中示出的步骤中，进行与图4(e)、(f)相同的步骤，并且进行作为后续步骤的剩下的半导体装置的制造步骤，完成利用高纵横比的沟槽23的半导体装置。此时，也将空隙25用作定位标记，取得后续步骤的光刻步骤中的定位，由此，能够在所希望的位置上准确地形成构成半导体装置的各要素。
如以上所说明那样，如本实施方式所示，可以在形成高纵横比的杂质扩散层24用的沟槽23之后形成用于形成用作定位标记的空隙25的沟槽31。
(其他实施方式)
在上述第一实施方式中，作为半导体衬底，以在图1中示出的结构具体地说是在N+型衬底1的表面上形成N-型层2的状态为例子进行了说明，但是，作为半导体衬底，也能够使用进行到图2(f)步骤的衬底，也就是，使用在沟槽4中形成杂质扩散层5后的衬底。同样地，在第二实施方式中，也能够使用形成沟槽23前的状态即进行到图4(b)所示步骤的衬底作为半导体衬底。
并且，在上述各实施方式中，以对形成在器件形成区域的沟槽4、23仅形成一层杂质扩散层5、24的情况为例进行了说明，但是，这也可以由导电型或浓度不同的多个层构成。
在上述各实施方式中，对在N+型衬底1、21上形成N-型层2、22的情况进行了说明，但是，不限于这些导电型。例如，半导体衬底及其上形成的半导体层可以都是P型，当然也可以是不同的导电型。
(第五实施方式)
接下来，说明本发明的第五实施方式。
如图7所示，半导体衬底具有N+型衬底主体63，在该衬底主体63的表面上形成外延膜61、66。衬底主体63是掺杂有磷、砷、锑等杂质的N+型单晶硅衬底，外延膜61、66是掺杂有磷、砷、锑等杂质的N型单晶硅层。该外延膜61、66被部分地刻蚀除去，隔开预定间隔在衬底主体63的表面分别形成肋状的多个外延膜61、66，在多个外延膜61、66间的沟槽64、67中埋入由掺杂有硼、镓、铟等杂质的P型单晶硅构成的外延膜62、68。
对这样的半导体装置的本发明的制造方法进行说明。首先，如图7(a)所示，准备N+型衬底主体63，在其上形成N型第一外延膜61。具体地说，对衬底主体63的表面提供硅烷气体作为原料气体，同时利用气相生长法在400～1200℃的温度范围内生长第一外延膜61。
接下来，如图7(b)所示，部分地刻蚀该第一外延膜61，形成多个第一沟槽64。具体地说，在N型第一外延膜61上形成未图示的氧化硅膜，将该氧化硅膜构图为预定的形状，以得到预定的沟槽。并且，将构图后的氧化硅膜作为掩模，对N型的第一外延膜61进行各向异性刻蚀(RIE)或者利用了碱性各向异性刻蚀液(KOH、TMAH等)的湿法刻蚀，形成多个第一沟槽64。之后，除去用作掩模的未图示的氧化硅膜。这样，在该衬底主体63的表面上隔开预定的间隔分别形成肋状的多个第一外延膜61，并且在多个第一外延膜61之间分别形成多个第一沟槽64。
接下来，如图7(c)所示，在多个第一沟槽64的内部整体以及多个第一沟槽64以外的第一外延膜61的表面上生长第二外延膜62。具体地说，包括多个第一沟槽64的内表面，在第一外延膜61上提供原料气体，同时利用气相生长法在400～1150℃的温度范围内形成第二外延膜62，利用该第二外延膜62埋入多个第一沟槽64内。在由第二外延膜62埋入多个第一沟槽64内部的步骤中，至少在埋入最后步骤中，作为用于形成第一外延膜61所提供的原料气体，优选使用半导体源气体和卤化物气体的混合气体。在此，作为半导体源气体，例如，可举出甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)等。特别是，作为半导体源气体，优选使用二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)中的任何一种。作为卤化物气体，优选使用氯化氢(HCl)、氯气(Cl2)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)中的任何一种，特别优选使用氯化氢(HCl)。
提供半导体源气体和卤化物气体的混合气体作为原料时，其内的卤化物气体起到刻蚀气体的作用，该刻蚀气体供给速率被控制，对于刻蚀速度来说，多个第一沟槽64开口部比多个第一沟槽64内部快。由此，生长速度比在比多个第一沟槽64开口部深的部位慢，关于多个第一沟槽64侧面上的第二外延膜62，多个第一沟槽64开口部的膜厚比多个第一沟槽64底部小，如图2(c)所示，能够在多个第一沟槽64内部不产生空隙地以第二外延膜62埋入。
接下来，如图7(d)所示，研磨第二外延膜62，使第一外延膜61的表面露出，并且，使埋入到多个第一沟槽64内部整体中的第二外延膜62的上表面平坦。该研磨例如可以由CMP等进行。
接下来，如图7(e)所示，在平坦化后的第二外延膜62的上表面和所露出的第一外延膜61的表面上还生长与第一外延膜61具有相同组成的第三外延膜66。该第三外延膜66的形成由与上述第一外延膜61的形成相同的顺序进行，具体地说，在平坦化后的第二外延膜62的上表面和所露出的第一外延膜61的表面上提供硅烷气体作为原料气体，同时利用气相生长法在400～1200℃的温度范围内生长第三外延膜66。
接下来，如图7(f)所示，对与该第三外延膜66的多个第一沟槽64对应的部分进行刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长。具体地说，在第三外延膜66上形成未图示的氧化硅膜，除去与该氧化硅膜的第一沟槽64对应的部分，并构图为预定的形状。并且，将该构图后的氧化硅膜作为掩模，对第三外延膜66进行各向异性刻蚀(RIE)或利用了碱性各向异性刻蚀液(KOH、TMAH等)的湿法刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长。之后，除去用作掩模的未图示的氧化硅膜。
接下来，如图7(g)所示，在多个第二沟槽67内部整体以及多个第二沟槽67以外的第三外延膜66的表面上，还生长第四外延膜68。该第四外延膜68的形成由与上述第二外延膜62的形成相同的顺序进行，具体地说，包括多个第二沟槽67的内表面，在第三外延膜66上提供原料气体，同时利用气相生长法在400～1150℃的温度范围内形成第四外延膜68，利用该第四外延膜68埋入多个第二沟槽67内。
接下来，如图7(h)所示，研磨第四外延膜68，使第三外延膜66的表面露出，并且使埋入到多个第二沟槽67整个内部中的第四外延膜68的上表面平坦。由此，得到在横向上P型区域和N型区域交替配置的半导体衬底。
在此可知，关于是否能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入，根据以64、67沟槽深度B与沟槽64、67宽度A之比所表示的纵横比(B/A)，沟槽深度B相对于该沟槽64、67宽度A越浅，即，纵横比(B/A)越小，能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。并且，根据本发明的半导体衬底的制造方法，由于分多次进行沟槽64、67的形成和外延膜62、68的埋入，所以，进行外延膜62、68的埋入时的沟槽64、67的纵横比可以变小。结果，在多个沟槽64、67的内部不会产生空隙地由外延膜62、68埋入。
并且，在该第五实施方式中，说明了分两次进行沟槽64、67的形成和外延膜62、68的埋入的情况，但是，在最终得到的沟槽的纵横比比较大的情况下，在上述步骤(g)之后，可以进行一部重复步骤(d)到步骤(g)一次或二次以上。在重复步骤(d)到步骤(g)三次以上的半导体衬底的制造方法中，即使最终得到的沟槽的纵横比比较大，进行平均一次的外延膜的埋入时的沟槽纵横比也可以较小，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。
产业上的可利用性
本发明能够利用于如三维结构的MOSFET或超级结MOSFET那样利用了在衬底的深度方向以高纵横比形成的沟槽的半导体装置及其制造方法中。

Claims (12)

1.一种半导体衬底的制造方法，其特征在于，包括如下步骤：
准备由单晶半导体构成的衬底(1)；
在所述衬底(1)上配置掩模材料(10)，该掩模材料(10)在该衬底的与器件形成区域不同的定位区域形成有开口部；
在由所述掩模材料(10)覆盖的状态下刻蚀所述衬底(1)，在所述定位区域形成定位标记形成用沟槽(11)；
一边使得在所述定位标记形成用沟槽中形成空隙(3)，一边在所述衬底表面上形成由单晶构成的半导体层(2)。
2.根据权利要求1的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的宽度为1～50μm。
3.一种半导体衬底的制造方法，其特征在于，包括如下步骤：
准备由单晶半导体构成的衬底(21)；
在所述衬底(21)的表面，形成由单晶构成的半导体层(22)；
在所述半导体层(22)上配置第一掩模材料(30)，该第一掩模材料(30)在该半导体层(22)的与器件形成区域不同的定位区域形成有开口部；
在由所述第一掩模材料(30)覆盖的状态下刻蚀所述半导体层，在所述定位区域形成定位标记形成用沟槽(31)；
在除去所述第一掩模材料(30)之后，在所述半导体层的表面上配置第二掩模材料(32)，该第二掩模材料(32)在该半导体层的所述器件形成区域形成有开口部；
在由所述第二掩模材料(32)覆盖的状态下刻蚀所述半导体层，在所述器件形成区域形成器件用沟槽(23)；
在除去所述第二掩模材料(32)之后，一边使得在所述定位标记形成用沟槽中形成空隙(25)，一边以埋设所述器件用沟槽内的方式形成外延膜(33)；
对所述外延膜的形成在所述器件用沟槽外的部分进行平坦化处理。
4.一种半导体衬底的制造方法，其特征在于，包括如下步骤：
准备由单晶半导体构成的衬底(21)；
在所述衬底的表面，形成由单晶构成的半导体层(22)；
在所述半导体层的表面配置第一掩模材料(32)，该第一掩模材料(32)在该半导体层的所述器件形成区域形成有开口部；
在由所述第一掩模材料覆盖的状态下刻蚀所述半导体层，在所述器件形成区域形成器件用沟槽(23)；
在除去所述第一掩模材料之后，在所述半导体层上配置第二掩模材料(30)，该第二掩模材料(30)在该半导体层的与器件形成区域不同的定位区域形成有开口部；
在由所述第二掩模材料覆盖的状态下刻蚀所述半导体层，在所述定位区域形成定位标记形成用沟槽(31)；
在除去所述第二掩模材料之后，一边使得在所述定位标记形成用沟槽中形成空隙(25)，一边以埋设所述器件用沟槽内的方式形成外延膜(33)；
对所述外延膜的形成在所述器件用沟槽外的部分进行平坦化处理。
5.根据权利要求4的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，以所述衬底也被刻蚀的方式对该定位标记形成用沟槽进行加深。
6.根据权利要求3或4的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的宽度比所述器件用沟槽的宽度小。
7.根据权利要求3或4的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的深度比所述器件用沟槽的宽度深。
8.根据权利要求7的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的宽度比所述器件用沟槽的宽度小。
9.根据权利要求7的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，以所述衬底也被刻蚀的方式对该定位标记形成用沟槽进行加深。
10.根据权利要求9的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的宽度比所述器件用沟槽的宽度小。
11.一种半导体衬底的制造方法，其特征在于，包括如下步骤：
准备由单晶半导体构成的衬底(21)；
在所述衬底(21)的表面形成由单晶构成的半导体层(22)；
在所述半导体层(22)上配置掩模材料(30)，该掩模材料(30)在该半导体层的器件形成区域以及定位区域这二者上都形成有开口部；
在由所述掩模材料覆盖的状态下刻蚀所述半导体层，在所述定位区域形成定位标记形成用沟槽(31)，同时在所述器件形成区域形成器件用沟槽(23)；
在除去所述掩模材料之后，一边使得在所述定位标记形成用沟槽中形成空隙(25)，一边以埋设所述器件用沟槽内的方式形成外延膜(33)；
对所述外延膜的形成在所述器件用沟槽外的部分进行平坦化处理。
12.根据权利要求11的半导体衬底的制造方法，其特征在于，
在形成定位标记形成用沟槽的步骤中，使该定位标记形成用沟槽的宽度比所述器件用沟槽的宽度小。
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