DE112006002626B4 - Halbleitersubstrat und Verfahren zu dessen Herstellung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 170
- 239000000758 substrate Substances 0.000 title claims abstract description 141
- 238000004519 manufacturing process Methods 0.000 title claims description 63
- 238000000034 method Methods 0.000 title description 9
- 239000013078 crystal Substances 0.000 claims abstract description 27
- 239000000463 material Substances 0.000 claims description 55
- 238000009792 diffusion process Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 9
- 238000009933 burial Methods 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 105
- 239000007789 gas Substances 0.000 description 12
- 230000007547 defect Effects 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000005049 silicon tetrachloride Substances 0.000 description 5
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 5
- 239000005052 trichlorosilane Substances 0.000 description 5
- 229910003902 SiCl 4 Inorganic materials 0.000 description 4
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 4
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000347 anisotropic wet etching Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000016615 flocculation Effects 0.000 description 1
- 238000005189 flocculation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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- H01L21/02617—Deposition types
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- Y10S438/00—Semiconductor device manufacturing: process
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Abstract
Description
- Technisches Gebiet
- Die vorliegende Erfindung betrifft ein Halbleitersubstrat, das für die Herstellung eines Halbleiterbauelements, die einen Graben bzw. Trench verwendet, gebildet in der Tiefenrichtung des Substrats mit einem hohem Dimensionsverhältnis, wie z. B. einem MOSFET und einem Super-Junction-MOSFET mit dreidimensionaler Struktur, und ein Verfahren zur Herstellung derselben.
- Hintergrund des Stands der Technik
- Eine Halbleitervorrichtung, die einen Graben, der in Tiefenrichtung eines Substrats mit hohem Dimensionsverhältnis gebildet ist (z. B. MOSFET (vergleiche z. B. Patentdruckschrift 1), Super-Junction-MOSFET (vergleiche z. B. Patentdruckschrift 2), verwendet, ist herkömmlicherweise bekannt. Ein Halbleiterbauelement mit der oben beschriebenen Struktur bildet eine Störstellendiffusionsschicht mit hohem Dimensionsverhältnis durch Vergraben eines epitaktischen Films in einem Graben bzw. Trench (vergleiche z. B. Patentdruckschriften 3 und 4).
- Patentdruckschrift
1: Veröffentlichte
japanische ungeprüfte
Patentanmeldung Nr.
2001-274398 - Patentdruckschrift 2: Veröffentlichte
japanische ungeprüfte
Patentanmeldung Nr.
2003-124464 - Patentdruckschrift 3: Veröffentlichte
japanische ungeprüfte
Patentanmeldung Nr.
2001-196573 - Patentdruckschrift 4: Veröffentlichte
japanische ungeprüfte
Patentanmeldung Nr.
2005-317905 - Die
DE 102 02 140 A1 beschreibt ein Halbleitersubstrat, das aus einem monokristallinen Substrat besteht, das mit einer epitaktischen Halbleiterschicht bedeckt wird (vgl. (1): Zusammenfassung, [0006], Ansprüche 1–11,1a –e,2a –e). Es werden Gräben in dem Substrat gebildet, die durch eine epitaktisch aufwachsende Halbleiterschicht bedeckt werden, so dass Hohlräume im Substrat entstehen. Diese Hohlräume sind Bestandteile der Schaltung in der Region zur Bildung von Baueinheiten. - Aus der
JP 2005-019 898 A 1 –18 ). Diese Gräben weisen in der Ausrichtungsregion keine Hohlräume auf. - Aus der
US 2002 0 102 811 A1 ist es bekannt, partiell gefüllte Gräben in einem Ausrichtungsgebiet als Ausrichtungsmarken zu verwenden (vgl. (3): Abstract, [0034–0038],7a –n). Diese partiell gefüllten Ausrichtungsmarken werden nicht als Hohlräume ausgestaltet. - Offenbarung der Erfindung
- Durch die Erfindung zu lösende Aufgabe
- Wenn eine Störstellendiffusionsschicht mit hohem Dimensionsverhältnis durch Einbetten eines epitaktischen Films in einem Graben gebildet wird, so kann z. B. ein Verfahren zur Herstellung eines Halbleitersubstrats, wie im Folgenden beschrieben, in Betracht gezogen werden.
7 ist eine Schnittansicht für ein Beispiel eines Teils der Schritte der Herstellung desselben. - Zunächst wird ein Halbleitersubstrat strukturiert hergestellt, wie in
7(a) gezeigt, so dass eine Schicht vom N–-Typ102 auf einem Substrat vom N+-Typ101 gebildet wird. Anschließend wird eine Maske (nicht gezeigt) verwendet, um die Gräben103 mit einer Mehrzahl hoher Dimensionsverhältnisse in einer Region zur Bildung des Bauelements der Schicht von N–-Typ102 zu bilden, wie in7(b) gezeigt. Zur selben Zeit wird ein Graben104 ebenso in einer Ausrichtungsregion außerhalb der der Region zur Bildung eines Bauelements als Ausrichtungsmarke in einem nachfolgenden Schritt gebildet. Anschließend wird ein epitaktischer Film105 unter Bedingungen, bei denen die Störstelle dotiert ist, gezüchtet bzw. wachsen gelassen („grown”), um so den Graben103 zu vergraben, wie in7(c) gezeigt. Danach wird der am oberen Teil des Grabens103 gebildete epitaktische Film105 einem Einebnungs-Verarbeitungsschritt unterworfen, bei dem der epitaktische Film105 eingeebnet wird, um einen unebenen Teil bzw. eine mit Unreinheiten diffundierte Schicht zu eliminieren, wodurch die Störstellendiffusionsschicht106 gebildet wird, wie in7(d) gezeigt. - Wie oben beschrieben wird, wenn der epitaktische Film
105 in dem Graben103 vergraben wird, wobei die Störstellendiffusionsschicht106 mit hohem Dimensionsverhältnis gebildet wird, ein Einebnungs-Verarbeitungsschritt verwendet, um den unebenen Teil des epitaktischen Films105 einzuebnen. - Wenn jedoch der epitaktische Film
105 in dem Graben103 vergraben wird, ist der epitaktische Film105 ebenso im Graben104 vergraben, der in der Ausrichtungsregion gebildet ist, und somit wird der unebene Teil des Grabens104 nach dem Einebnungs-Verarbeitungsschritt eli miniert. Anschließend wächst der epitaktische Film105 in einem Einkristall zu einem Substrat oder einer Siliciumschicht als Basis. Daher wird das Vorhandensein von lediglich einer reinen Materialdiffusionsschicht im Graben104 , der in der Ausrichtungsregion gebildet ist, ebenso erkannt. Im Gegensatz zu einem oxidierten Film oder nicht-polykristallinem Silicium macht es eine solche Einkristall-Störstellendiffusionsschicht schwierig, eine Grenzfläche zwischen einem Substrat von N+-Typ101 und einer Schicht vom N--Typ102 zu erkennen, gebildet durch Einkristalle, mittels eines optischen Verfahrens oder durch Laser (He-Ne). Im Ergebnis kann der in der Ausrichtungsregion104 gebildete Graben nicht als Ausrichtungsmarke für das Ausrichten im nachfolgenden Schritt verwendet werden. - Andererseits wird bei einem herkömmlichen Verfahren zur Herstellung eines Halbleitersubstrats ein epitaktischer Film in vorgeformten Gräben mehrfach vergraben, wobei eine Diffusionsschicht mit hohem Dimensionsverhältnis gebildet wird. Daher kann das Dimensionsverhältnis auf einen beschränkten Level erhöht werden. Wird das Dimensionsverhältnis der Gräben auf einen Level, der die Grenze übersteigt, erhöht, so kann der in den Gräben vergrabene epitaktische Film einen Vergrabungsdefekt haben (Hohlraum bzw. Leerstelle („void”)). Die Erzeugung der Leerstelle kann einen Flakedown bzw. eine Flockenausscheidung („flakedown”) am oberen Teil der Leerstelle verursachen, wobei die Durchbruchspannung verringert wird, wodurch eine verschlechterte Leistung des Elements verursacht wird.
- Insbesondere zur Verbesserung der Durchbruchspannung der oben erwähnten Super-Junction-Struktur (P/N-Säulenstruktur), bei der eine Region vom N-Typ und eine Region vom P-Typ abwechselnd in einer Richtung senkrecht zur Stromrichtung angeordnet sind, muss die Grabentiefe heraufgesetzt werden. Wenn jedoch eine heraufgesetzte Grabentiefe ein erhöhtes Dimensionsverhältnis verursacht, wo bei ein Vergrabungsdefekt bzw. eine Vergrabungsfehlstelle („burying defect”) (Hohlraum bzw. Leerstelle) im epitaktischen Film, der in den Gräben vergraben ist, verursacht wird, so verursacht der Vergrabungsdefekt (Hohlraum) einen Kristallfehler, wobei das erzielte Sperrschichtleck („junction leck”) und die Durchbruchspannung verringert werden oder wobei ein Widerstand an einem defekten vergrabenen Teil eines Grabens verbleibt, wobei eine Kontamination im Verfahren („in-process contamination”) verursacht wird.
- Es ist die erste Aufgabe der vorliegenden Erfindung, ein Halbleitersubstrat, das eine Ausrichtungsmarke besitzt, die zur Ausrichtung verwendet werden kann, selbst nachdem ein epitaktischer Film eingeebnet ist, wobei eine Störstellendiffusionsschicht gebildet wird, und ein Verfahren zur Herstellung desselben, zu liefern.
- Mittel zur Lösung des Problems
- Das erste Charakteristikum der vorliegenden Erfindung ist es, dass ein Halbleitersubstrat ein Substrat (
1 ) besitzt, hergestellt aus einem Einkristall-Halbleiter und einer Halbleiterschicht (2 ), hergestellt aus einem Einkristall, gebildet auf der Oberfläche des Substrats (1 ), um die erste Aufgabe zu lösen. Leerstellen (3 ) als Ausrichtungsmarke werden im Substrat (1 ) in einer Ausrichtungsregion im Substrat (1 ), das von einer Region zur Bildung der Vorrichtung verschieden ist, gebildet. - Im Halbleitersubstrat mit der oben beschriebenen Struktur können die in der Ausrichtungsregion gebildeten Hohlräume optisch erkannt werden, z. B. am Substrat („to the substrate”), hergestellt aus einem Einkristall-Halbleiter. Daher können die Leerstellen als Ausrichtungsmarke verwendet werden, wobei ein Graben in einer Halbleiterschicht, eingearbeitet in das Halbleitersubstrat, ge bildet wird, z. B. um eine Ausrichtung für die Herstellung eines Halbleiterbauelements, wie z. B. ein MOSFET oder ein Super-Junction-MOSFET mit dreidimensionaler Struktur, zu liefern.
- Das zweite Charakteristikum der vorliegenden Erfindung ist es, dass ein Halbleiter ein Substrat (
21 ), hergestellt aus einem Einkristall-Halbleiter und einer Halbleiterschicht (22 ), hergestellt aus einem Einkristall, gebildet auf der Oberfläche des Substrats, besitzt. Hohlräume (25 ) als eine Ausrichtungsmarke werden in der Halbleiterschicht in einer Ausrichtungsregion in der Halbleiterschicht, die von der Region zur Bildung des Bauelements verschieden ist, gebildet. - Wie oben beschrieben, kann derselbe Effekt wie derjenige des ersten Charakteristikums ebenfalls erhalten werden durch die obige Struktur, bei der Hohlräume als Ausrichtungsmarke in der Halbleiterschicht gebildet sind.
- In diesen Fällen kann ein Graben (Trench) (
4 ,23 ) in einer Region der Halbleiterschicht zur Bildung der Vorrichtung gebildet werden, und eine epitaktisch gewachsene Störstellendiffusionsschicht (5 ,24 ) kann im Graben gebildet werden. - Ein einzelner Hohlraum oder eine Mehrzahl von Hohlräumen bzw. Leerstellen können verwendet werden. Eine Mehrzahl von Hohlräumen, angeordnet z. B. mit einem gleichen Zwischenraum bzw. Intervall, kann leicht als Hohlräume, die eine Ausrichtungsmarke bilden, erkannt werden.
- Das Halbleitersubstrat des ersten Charakteristikums wird hergestellt durch ein Herstellungsverfahren, das z. B. umfasst: einen Schritt der Herstellung eines Substrats (
1 ), hergestellt aus Einkristall-Halbleiter; einen Schritt des Anordnens eines Maskenmaterials (10 ), in wel chem eine Öffnung in der Ausrichtungsregion im Substrat, die verschieden ist von der Region zur Bildung der Baueinheit, gebildet ist auf dem Substrat; und einen Schritt des Ätzens des durch das Maskenmaterial bedeckten Substrats, um einen Graben zur Bildung der Ausrichtungsmarke (11 ) in der Ausrichtungsregion zu bilden; und einen Schritt zur Bildung einer Halbleiterschicht (2 ), hergestellt aus Einkristall auf der Oberfläche des Substrats, um so Hohlräume (3 ) im Graben zur Bildung der Ausrichtungsmarke zu bilden. - In diesem Fall bildet der Schritt der Bildung eines Grabens zur Bildung einer Ausrichtungsmarke vorzugsweise den Graben zur Bildung einer Ausrichtungsmarke in einer Breite von zum Beispiel 1 bis 50 μm.
- Die Halbleiterschicht mit dem zweiten Charakteristikum wird durch ein Herstellungsverfahren gefertigt, das zum Beispiel umfasst: einen Schritt der Herstellung eines Substrats (
21 ), hergestellt aus Einkristall-Halbleiter; einen Schritt der Bildung einer Halbleiterschicht (22 ), hergestellt aus Einkristall auf der Oberfläche des Substrats; einen Schritt des Anordnens eines ersten Maskenmaterials (30 ) auf der Halbleiterschicht, wobei das erste Maskenmaterial (30 ) eine Öffnung umfasst, gebildet in einer Ausrichtungsregion in der Halbleiterschicht, die von der Region zur Bildung einer Baueinheit verschieden ist; einen Schritt des Ätzens der durch das erste Maskenmaterial bedeckten Halbleiterschicht, wobei ein Graben zur Bildung einer Ausrichtungsmarke (31 ) in der Ausrichtungsregion gebildet wird; einen Schritt des Entfernens des ersten Maskenmaterials, um auf der Oberfläche der Halbleiterschicht ein zweites Maskenmaterial (32 ) aufzubringen bzw. zu platzieren, in welchem eine Öffnung gebildet ist in der Region zur Bildung des Bauelements der Halbleiterschicht; einen Schritt des Ätzens der Halbleiterschicht, die durch das zweite Maskenmaterial bedeckt ist, wobei ein Bauelementgraben (23 ) in der Region zur Bildung eines Bauelements gebildet wird; einen Schritt der Entfernung des zweiten Maskenmaterials, um einen epitaktischen Film (33 ) im Baugruppengraben zu vergraben, um so Hohlräume (25 ) im Graben zur Bildung der Ausrichtungsmarke zu bilden; und einen Schritt, wobei ein Teil des epitaktischen Films, der außerhalb des Baugruppengrabens gebildet ist, einer Einebnungsbehandlung unterworfen wird. - Wie hierin beschrieben, kann anstelle der Ausführung des Schritts des Bildens des Grabens zur Bildung der Ausrichtungsmarke in der Ausrichtungsregion vor dem Schritt der Bildung des Baueinheitsgrabens in der Region zur Bildung der Baueinheit der Schritt des Bildens des Grabens zur Bildung der Ausrichtungsmarke in der Ausrichtungsregion auch nach dem Schritt des Bildens des Baueinheitsgrabens in der Region zur Bildung der Baueinheit ausgeführt werden.
- In diesen Fällen bildet der Schritt der Bildung eines Grabens zur Bildung einer Ausrichtungsmarke vorzugsweise den Graben zur Bildung einer Ausrichtungsmarke mit einer Tiefe, die größer ist als die Breite des Baueinheitsgrabens. Dadurch kann der epitaktische Film leicht gebildet werden, so dass der Baueinheitsgraben vergraben wird, während die Hohlräume im Graben zur Bildung der Ausrichtungsmarke gebildet werden.
- Zum Beispiel kann der Graben zur Bildung einer Ausrichtungsmarke eine Tiefe haben, bei der das Substrat geätzt werden kann.
- Des Weiteren kann die Bildung des Grabens zur Bildung der Ausrichtungsmarke in der Ausrichtungsregion ebenso gleichzeitig mit der Bildung des Baueinheitsgrabens in der Region zur Bildung der Baueinheit ausgeführt werden. Dies kann die Schritte der Herstellung des Halbleitersubstrats vereinfachen.
- Im Verfahren zur Herstellung eines Halbleitersubstrats mit dem zweiten Charakteristikum, wie oben beschrieben, besitzt der Graben zur Bildung einer Ausrichtungsmarke vorzugsweise eine Breite, die geringer ist als die des Baueinheitsgrabens. So kann der epitaktische Film leicht derart gebildet werden, dass der Baueinheitsgraben vergraben wird, während im Graben zur Bildung der Ausrichtungsmarke Hohlräume gebildet werden.
- Anzumerken ist, dass die Bezugszeichen in Klammern die entsprechenden spezifischen Mittel, die in den Ausführungsformen später beschrieben werden, zeigen sollen.
- Wirkung der Erfindung
- Wie oben beschrieben, wurde gemäß der vorliegenden Erfindung in einer Ausrichtungsregion in einem Substrat, unterschiedlich von einer Region zur Bildung einer Baueinheit, ein Hohlraum bzw. eine Leerstelle als Ausrichtungsmarke gebildet. Dieser Hohlraum kann optisch einem Substrat, gebildet zum Beispiel durch einen Einkristall-Halbleiter, zugeordnet werden. Daher kann dieser Hohlraum als Ausrichtungsmarke verwendet werden, um einen Graben in einer Halbleiterschicht zu bilden, bereitgestellt in einem Halbleitersubstrat, um zum Beispiel die Ausrichtung zur Herstellung einer Halbleitervorrichtung, wie zum Beispiel einem MOSFET und einem Super-Junction-MOSFET mit dreidimensionaler Struktur, zu liefern. In diesem Fall kann eine Halbleiterschicht auch einen Hohlraum als Ausrichtungsmarke in einer Ausrichtungsregion in einer Halbleiterschicht, die von einer Region zur Bildung einer Baueinheit verschieden ist, umfassen.
- Werden die Bildung eines Grabens und das Vergraben eines epitaktischen Films mehrmals getrennt ausge führt, so kann der Graben eine flache Tiefe zur Breite des Grabens besitzen, wenn der epitaktische Film vergraben wird. So kann der epitaktische Film in einer Mehrzahl von Gräben vergraben werden, ohne einen Hohlraum in den Gräben zu verursachen. Insbesondere kann bei Wiederholung der Bildung eines Grabens und dem Vergraben eines epitaktischen Films für drei Mal oder mehr der Graben eine genügend flache Tiefe zur Tiefe des Grabens, in dem der epitaktische Film vergraben wird, haben, selbst wenn ein Graben, der erhalten werden soll, ein vergleichsweise hohes Dimensionsverhältnis bzw. ein vergleichsweise hohes Tiefe-Breite-Verhältnis hat. Dies kann einen in einem im Graben vergrabenen epitaktischen Film verursachten Hohlraum wirksam vermeiden.
- Kurze Beschreibung der Zeichnungen
-
1 ist eine Ansicht der Schnittstruktur eines Halbleitersubstrats gemäß der ersten Ausführungsform der vorliegenden Erfindung; -
2 ist eine Schnittansicht der Schritte der Herstellung einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte einschließlich der Schritte der Herstellung des Halbleitersubstrats, gezeigt in1 ; -
3 ist eine Ansicht der Schnittstruktur eines Halbleitersubstrats gemäß der zweiten Ausführungsform der vorliegenden Erfindung; -
4 ist eine Schnittansicht von Schritten der Herstellung einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte, einschließlich der Herstellungsschritte des Halbleitersubstrats, gezeigt in3 ; -
5 ist eine Schnittansicht der Schritte der Herstellung einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte, einschließlich der Herstellungsschritte eines Halbleitersubstrats gemäß der dritten Ausführungsform der vorliegenden Erfindung; -
6 ist eine Schnittansicht der Herstellungssschritte einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte, einschließlich der Herstellungsschritte eines Halbleitersubstrats gemäß der vierten Ausführungsform der vorliegenden Erfindung; -
7 ist eine Schnittansicht von Herstellungsschritten einer Halbleitervorrichtung, basierend auf den Untersuchungen der Erfinder der vorliegenden Erfindung. -
- 1
- Substrat vom N+-Typ
- 2
- Schicht vom N–-Typ
- 3
- Hohlraum bzw. Leerstelle
- 4
- Graben bzw. Trench
- 5
- Störstellendiffusionsschicht bzw. Unreinheitendiffusionsschicht
- 6
- Schicht vom N–-Typ
- 10
- Maskenmaterial
- 11
- Graben bzw. Trench
- 12
- Oxidierter Film
- 13
- Epitaktischer Film
- 21
- Substrat vom N+-Typ
- 22
- Schicht vom N–-Typ
- 23
- Graben bzw. Trench
- 24
- Störstellendiffusionsschicht bzw. Unreinheitendiffusionsschicht
- 25
- Hohlraum bzw. Leerstelle
- 26
- Schicht vom N–-Typ
- 30
- Maskenmaterial
- 31
- Graben bzw. Trench
- 32
- Oxidierter Film
- 33
- Epitaktischer Film
- Beste Art und Weise zur Ausführung der Erfindung
- Im Folgenden sollen die Ausführungsformen der vorliegenden Erfindung in Bezug auf die Zeichnungen beschrieben werden. In den betreffenden unten gezeigten Ausführungsformen werden dieselben oder ähnliche Komponenten mit denselben Bezugszeichen bezeichnet werden.
- [Erste Ausführungsform]
- Die erste Ausführungsform der vorliegenden Erfindung wird nun beschrieben.
1 ist eine Schnittansicht eines Halbleitersubstrats gemäß der ersten Ausführungsform. Wie in1 gezeigt, besitzt ein Substrat1 vom N+-Typ, hergestellt aus Einkristallsilicium, auf ihm eine Schicht vom N–-Typ2 , hergestellt aus Einkristallsilicium, wobei ein Halbleitersubstrat gebildet wird. Dieses Halbleitersubstrat ist strukturiert, so dass eine Ausrichtungsregion des Substrats vom N+-Typ1 (insbesondere eine von der Region zur Bildung der Baueinheit unterschiedliche Position) Hohlräume3 im Substrat vom N+-Typ1 besitzt. Die Hohlräume3 werden mit einem zwischen ihnen gleichen Intervall gebildet. - Im Halbleitersubstrat mit der oben beschriebenen Struktur können die in der Ausrichtungsregion
3 gebildeten Hohlräume optisch dem Substrat vom N+-Typ1 , hergestellt aus Einkristallsilicium, zugeordnet werden. Daher können diese Hohlräume3 als Ausrichtungsmarke zur Bildung eines Grabens in der Schicht vom N–-Typ2 verwendet werden, zum Beispiel bereitgestellt im Halbleitersubstrat, um eine Ausrichtung bei der Herstellung einer Halbleitervorrichtung, wie zum Beispiel einem MOSFET und einem Super-Junction-MOSFET mit dreidimensionaler Struktur, zu liefern. - Als Nächstes wird im folgenden Abschnitt ein Verfahren zur Herstellung einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, einschließlich eines Verfahrens zur Herstellung eines Halbleitersubstrats mit der oben beschriebenen Struktur, beschrieben werden.
2 ist eine Schnittansicht der Herstellungsschritte einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte, einschließlich der Herstellungsschritte des Halbleitersubstrats, gezeigt in1 . - Zunächst wird in einem in
2(a) gezeigten Schritt das Substrat vom N+-Typ1 , hergestellt aus Einkristallsilicium, hergestellt, und das Substrat vom N+-Typ1 besitzt auf ihm ein Maskenmaterial10 , wie zum Beispiel eine Abdeckung („resist”). Dann werden in der Ausrichtungsregion Positionen im Maskenmaterial10 , an denen die Hohlräume3 als Ausrichtungsmarke gebildet werden sollen, geöffnet. Im Ergebnis werden zum Beispiel Öffnungen mit identischer Breite im Maskenmaterial10 mit gleichem Intervall gebildet. - Als Nächstes wird in einem Schritt, gezeigt in
2(b) , das Substrat vom N+-Typ1 , bedeckt mit dem Maskenmaterial10 , geätzt, um in der Ausrichtungsregion des Substrats vom N+-Typ1 die Gräben11 mit gleicher Breite, angeordnet z. B. mit einem gleichen Intervall, zu bilden. Der Graben11 hat eine Breite von 50 μm oder weniger, eine Tiefe von 1 μm oder mehr und eine Dicke, die gleich ist oder niedriger als diejenige des Substrats vom N+-Typ1 . Der Graben11 kann geätzt werden, zum Beispiel durch anisotropes trockenes Ätzen unter Verwendung von Ätzen mit reaktiven Ionen bzw. Reactive Ion Etching (RIE) oder anisotropem Nassätzen unter Verwendung von TMAH oder KOH zum Beispiel. - In einem in
2(c) gezeigten Schritt wird die Schicht vom N–-Typ2 epitaktisch auf der Oberfläche des Substrats vom N+-Typ1 gezüchtet. In diesem Schritt kann das epitaktische Wachstum an der Oberfläche des Substrats vom N+-Typ1 gefördert werden, während das epitaktische Wachstum in die Gräben11 , gebildet im Substrat vom N+-Typ1 , unterdrückt wird. - Als Halbleiter-Quellengas kann zum Beispiel ein beliebiges aus Monosilan (SiH4), Disilan (Si2H6), Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) und Siliciumtetrachlorid (SiCl4), zum epitaktischen Wachstum verwendet werden. Insbesondere kann ein beliebiges aus Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) und Siliciumtetrachlorid (SiCl4) als Silicium-Quellengas verwendet werden.
- Zu diesem Zeitpunkt sind die bevorzugten Bedingungen so, dass kein epitaktischer Film in dem Graben
11 gezüchtet wird. Jedoch kann ein epitaktischer Film gezüchtet werden, so dass der Graben11 nicht vollständig vergraben wird. Daher verbleibt eine Region des Grabens11 , auf der kein epitaktischer Film gebildet wird, als Hohlraum3 in der Oberfläche des Substrats vom N+-Typ1 . - In einem in
2(d) gezeigten Schritt wird ein oxidierter Film12 durch thermische Oxidation oder CVD oder ähnlichem auf der Schicht vom N--Typ2 als Maskenmaterial gebildet. Anschließend kann eine gewünschte Position des oxidierten Films12 akkurat in einer Region zur Bildung der Baueinheit geätzt werden, um die Position durch Verwendung des Hohlraums3 als Ausrichtungsmarke zu öffnen, um Ausrichtung mit einer Ätzmaske des oxidierten Films12 zu liefern. Anschließend wird die Schicht vom N- Typ2 durch Verwendung des oxidierten Films12 als Maskenmaterial geätzt, wobei eine Mehrzahl von Gräben4 in der Schicht vom N–-Typ2 , angeordnet mit gleichem Intervall, gebildet wird. - In einem in
2(e) gezeigten Schritt wird der oxidierte Film12 , verwendet als Maskenmaterial, entfernt, um nachfolgend einen epitaktischen Film vom P-Typ13 zum Beispiel zu bilden, um so die Gräben4 zu vergraben. Diese Bildung wird ausgeführt, basierend auf Bedingungen, gemäß denen eine Geschwindigkeitskontrolle bereitgestellt werden kann, um das Wachstum des epitaktischen Films13 in die Gräben4 , gebildet in der Schicht vom N–-Typ2 , zu fördern. - Zum Beispiel kann ein Halbleiter-Quellengas (Silicium-Quellengas) zum epitaktischen Wachstum, bestehend aus einem beliebigen aus Monosilan (SiH4), Disilan (Si2H6), Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) und Siliciumtetrachlorid (SiCl4), verwendet werden, um des Weiteren einen Defekt bzw. eine Fehlstelle oder einen Hohlraum bzw. eine Leerstelle im vergrabenen epitaktischen Film zu unterdrücken. Insbesondere kann ein beliebiges aus Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) und Siliciumtetrachlorid (SiCl4) als Silicium-Quellengas verwendet werden. Halogengas, zusammengesetzt aus einem beliebigen aus Chlorwasserstoff (HCl), Chlor (Cl2), Fluor (F2), Chlortrifluorid (ClF3), Fluorwasserstoff (HF), und Bromwasserstoff (HBr), können verwendet werden, um das Halogengas mit dem Silicium-Quellengas zu vermischen, um einen epitaktischen Film zu bilden. Daher kann im resultierenden vergrabenen epitaktischen Film der Einschluss eines Hohlraums oder Defekts unterdrückt werden.
- Ein oberer Grenzwert der Temperatur zur Filmbildung beträgt 950 Grad, sofern Monosilan oder Disilan als Halbleiter-Quellengas verwendet werden, 1100 Grad, wenn Dichlorsilan als Halbleiter-Quellengas verwendet wird, 1150 Grad, wenn Trichlorsilan als Halbleiter-Quellengas verwendet wird, oder 1200 Grad wenn Siliciumtetrachlorid als Halbleiter-Quellengas verwendet wird. Ein unterer Grenzwert der Wachstumstemperatur beträgt 800 Grad, wenn das Filmbildungsvakuum im Bereich von Normaldruck bis 100 Pa liegt, und 600 Grad, wenn das Filmbildungsvakuum in einem Bereich von 100 Pa bis 1 × 10–5 Pa liegt. Ein Experiment zeigt, dass dieser untere Grenzwert epitaktisches Wachstum ohne Verursachung von Kristallfehlern bereitstellen kann.
- Danach wird in einem Schritt, gezeigt in
2(f) , der unebene Teil des epitaktischen Films13 durch einen Einebnungs-Bearbeitungsschritt, wie zum Beispiel Chemisch-Mechanisches-Polieren (CMP), eliminiert. Im Ergebnis verbleibt der epitaktische Film13 im Graben, wobei eine Störstellendiffusionsschicht5 gebildet wird. - Danach, wie in einem Schritt gemäß
2(g) als Beispiel gezeigt, wird ein Schritt des Herstellens der verbleibenden Halbleitervorrichtung als nachfolgender Schritt ausgeführt durch Bilden einer Schicht vom N–-Typ6 auf der Schicht vom N–-Typ2 und der Störstellendiffusionsschicht5 zum Beispiel, wobei die Halbleitervorrichtung unter Verwendung des Grabens4 mit hohem Dimensionsverhältnis fertiggestellt wird. Dieser Schritt kann ebenfalls den Hohlraum3 als Ausrichtungsmarke verwenden, um eine Ausrichtung bei einem Photolithographieschritt in einem nachfolgenden Schritt zu liefern, um akkurat die entsprechenden Komponenten, die die Halbleitervorrichtung ausmache, an den gewünschten Stellen zu bilden. - Wie oben beschrieben, kann beim Halbleitersubstrat der ersten Ausführungsform der im Substrat vom N+-Typ
1 gebildete Hohlraum3 als Ausrichtungsmarke verwendet werden. Daher kann das Halbleitersubstrat wie oben beschrieben verwendet werden, um eine Ausrichtung im nach folgenden Schritt der Herstellung der Halbleitervorrichtung zu verwenden, zum Beispiel einem Bildungsschritt des in2(f) gebildeten Grabens4 . Daher können die entsprechenden die Halbleitervorrichtung ausmachenden Teile akkurat an den gewünschten Positionen gebildet werden. - [Zweite Ausführungsform]
- Die zweite Ausführungsform der vorliegenden Erfindung wird nun beschrieben werden.
3 ist eine Schnittansicht eines Halbleitersubstrats der zweiten Ausführungsform. Wie in3 gezeigt, besitzt ein Substrat vom N+-Typ21 , hergestellt aus Einkristallsilicium, auf ihm eine Schicht vom N–-Typ22 , hergestellt aus Einkristallsilicium. Eine Störstellendiffusionsschicht24 wird im Graben23 , gebildet in der Schicht vom N–-Typ22 , gebildet, wodurch ein Halbleitersubstrat aufgebaut wird. Dieses Halbleitersubstrat ist strukturiert, so dass die Schicht vom N–-Typ22 darin Hohlräume25 in der Ausrichtungsregion der Schicht vom N–-Typ22 einschließt. Diese Hohlräume25 werden zum Beispiel mit gleichem Intervall gebildet. - Im Halbleitersubstrat mit der oben beschriebenen Struktur können die in der Ausrichtungsregion gebildeten Hohlräume
25 optisch der Schicht vom N–-Typ22 , hergestellt aus Einkristallsilicium, zugeordnet werden. Daher können die Hohlräume25 als Ausrichtungsmarke zur Bildung der Gräben23 in der Schicht vom N–-Typ22 , bereitgestellt im Halbleitersubstrat, zum Beispiel verwendet werden. Dadurch kann eine Ausrichtung für eine Halbleitervorrichtung zur Herstellung eines MOSFET und eines Super-Junction-MOSFET mit dreidimensionaler Struktur bereitgestellt werden. - Der folgende Abschnitt beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats einschließlich des Verfahrens der Herstellung des Halbleitersubstrats mit der oben beschriebenen Struktur.
4 ist eine Schnittansicht der Herstellungsschritte einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte, einschließlich der Herstellungsschritte des Halbleitersubstrats, gezeigt in3 . - Zunächst wird in einem in
4(a) gezeigten Schritt das Substrat vom N+-Typ21 , hergestellt aus Einkristallsilicium, hergestellt, und die Schicht vom N–-Typ22 wird epitaktisch auf dem Substrat vom N+-Typ21 wachsengelassen. Dann wird ein Maskenmaterial30 , wie zum Beispiel eine Schutzschicht bzw. Abdeckung, auf der Oberfläche der Schicht vom N+-Typ22 angeordnet. Anschließend wird in der Ausrichtungsregion ein Teil des Maskenmaterials30 , bei dem die Hohlräume25 als Ausrichtungsmarke gebildet werden sollen, geöffnet. Als Ergebnis werden zum Beispiel Öffnungen mit gleicher Breite im Maskenmaterial30 mit gleichem Intervall gebildet. - In einem in
4(b) gezeigten Schritt wird die Schicht vom N–-Typ22 , bedeckt durch das Maskenmaterial30 , geätzt, wobei Gräben31 mit einer gleichen Breite in der Ausrichtungsregion der Schicht vom N–-Typ22 zum Beispiel mit gleichem Intervall gebildet werden, basierend auf Bedingungen, bei denen die Gräben31 eine Breite haben, die geringer ist als die der Gräben23 (zum Beispiel kleiner als 1 bis 50 μm), oder die Gräben31 sind tiefer als die Gräben23 (zum Beispiel 1 bis 50 μm oder mehr). Im Fall der zweiten Ausführungsform haben die Gräben31 eine Breite, die geringer ist als diejenige der Gräben23 und die Gräben31 werden mit einer Tiefe ausgebildet, bei der das Substrat vom N+-Typ21 geätzt werden kann, so dass die Gräben31 tiefer sind als die Gräben23 . Die Gräben31 können durch anisotropes Trockenätzen unter Verwendung von RIE oder anisotropem Nassätzen unter Verwendung von TMAH oder KOH zum Beispiel geätzt werden. - In einem in
4(c) gezeigten Schritt wird das Maskenmaterial30 entfernt, wonach nachfolgend ein oxidierter Film32 durch thermische Oxidation oder CVD oder dergleichen als Maskenmaterial auf der Oberfläche der Schicht vom N–-Typ22 entfernt wird. Dieser Schritt kann auch ausgeführt werden, so dass der oxidierte Film32 nicht nur auf der Oberfläche der Schicht vom N–-Typ22 gebildet wird, sondern auch in den Gräben31 . In diesem Fall kann der oxidierte Film32 in der Gesamtheit oder einem Teil des Inneren der Gräben31 gebildet werden. Danach wird in der Region zur Bildung einer Baueinheit die gewünschte Position des oxidierten Films32 geätzt und durch Verwendung der Gräben31 als Ausrichtungsmarke geöffnet, wobei eine Ausrichtung mit der Äztmaske des oxidierten Films32 geliefert wird. Daher kann die gewünschte Position des oxidierten Films32 akkurat geöffnet werden. Anschließend wird der als Maskenmaterial verwendete oxidierte Film32 geätzt, wobei die Gräben23 in der Schicht vom N–-Typ22 mit gleichem Intervall gebildet werden. - In einem in
4(d) gezeigten Schritt wird der oxidierte Film32 entfernt. Zu diesem Zeitpunkt kann der oxidierte Film32 , angeordnet in den Gräben31 , nicht vollständig entfernt werden („removed imperfectly”). Anschließend wird ein epitaktischer Film vom P-Typ33 zum Beispiel gebildet, so dass die in der Schicht vom N–-Typ22 gebildeten Gräben23 vergraben werden, basierend auf Bedingungen, gemäß denen eine Geschwindigkeitskontrolle geliefert werden kann, um das Wachstum des epitaktischen Films33 in die Gräben23 , gebildet in der Schicht vom N–-Typ22 , zu fördern. Die Bedingungen sind dieselben wie diejenigen des oben beschriebenen Schritts aus2(e) der ersten Ausführungsform. - Als Ergebnis wird der epitaktische Film
33 in den Gräben23 vergraben, die eine Breite haben, die größer oder kleiner ist als die der Gräben31 . Daher werden die Gräben31 nicht vollständig durch den epitaktischen Film33 eingegraben, wobei die Hohlräume25 zurückgelassen werden. - Danach wird in einem in
4(e) gezeigten Schritt ein unebener Teil des epitaktischen Films33 durch einen Einebnungs-Bearbeitungsschritt mittels CMP zum Beispiel eliminiert. Als Ergebnis wird der epitaktische Film33 in den Gräben23 zurückgelassen, wobei die Störstellendiffusionsschicht24 gebildet wird. - Anschließend wird, wie zum Beispiel in dem Schritt von
4(f) gezeigt, im Schritt der2(g) der ersten Ausführungsform ein nachfolgender Schritt der Herstellung der restlichen Halbleitervorrichtung ausgeführt durch Bilden der Schicht vom N–-Typ26 auf der Schicht vom N–-Typ22 und der Störstellendiffusionsschicht24 , zum Beispiel, um die Halbleitervorrichtung unter Verwendung der Gräben23 mit hohem Dimensionsverhältnis fertigzustellen. Dieser Schritt verwendet auch die Hohlräume25 als Ausrichtungsmarke, um eine Ausrichtung bei einem nachfolgenden Photolithographieschritt zu liefern. Daher können die entsprechenden Komponenten, die die Halbleitervorrichtung ausmachen, an gewünschten Positionen akkurat gebildet werden. - Wie oben beschrieben, können im Halbleitersubstrat der zweiten Ausführungsform die Hohlräume
25 , gebildet in der Schicht vom N–-Typ22 , als Ausrichtungsmarke verwendet werden. Daher kann das oben beschriebene Halbleitersubstrat verwendet werden, um eine Ausrichtung im nachfolgenden Schritt der Herstellung einer Halbleitervorrichtung zu liefern. Daher können die entsprechenden Komponenten, die die Halbleitervorrichtung ausmachen, an den gewünschten Positionen akkurat gebildet werden. - [Dritte Ausführungsform]
- Der folgende Abschnitt beschreibt die dritte Ausführungsform der vorliegenden Erfindung. Die dritte Ausführungsform bildet gleichzeitig die Gräben
31 zur Bildung der Hohlräume25 , verwendet als Ausrichtungsmarke, gezeigt in der zweiten Ausführungsform, und die Gräben23 zur Bildung der Störstellendiffusionsschicht24 mit hohem Dimensionsverhältnis. Daher beschreibt der folgende Abschnitt einen Unterschied der dritten Ausführungsform von der zweiten Ausführungsform, und die zu den in der zweiten Ausführungsform gleichen Strukturen werden nicht weiter beschrieben. -
5 ist eine Schnittansicht der Herstellungsschritte einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte einschließlich der Herstellungssschritte eines Halbleitersubstrats gemäß der dritten Ausführungsform der vorliegenden Erfindung. - Zunächst wird in einem in
5(a) gezeigten Schritt der gleiche wie oben beschriebene Schritt aus4(a) ausgeführt, wobei die Schicht vom N–-Typ22 auf der Oberfläche des Substrats vom N+-Typ21 gebildet wird, um das Maskenmaterial30 auf der Oberfläche der Schicht vom N–-Typ22 weiter anzuordnen. Anschließend wird in der Ausrichtungsregion ein Teil des Maskenmaterials30 , bei dem die Hohlräume25 als Ausrichtungsmarke gebildet werden sollen, geöffnet und ein Teil in der Region zur Bildung einer Baueinheit, in der die Gräben23 im Maskenmaterial30 gebildet werden sollen, wird geöffnet. - Als Nächstes wird in einem in
5(b) gezeigten Schritt die Schicht vom N–-Typ22 , bedeckt durch das Maskenmaterial30 , geätzt, wobei gleichzeitig die Bildung der Gräben31 in der Ausrichtungsregion der Schicht vom N–-Typ22 und die Bildung der Gräben23 in der Region zur Bildung der Baueinheit der Schicht vom N–-Typ22 ausgeführt wird, so dass die Gräben31 eine Breite haben, die kleiner ist als die der Gräben23 (z. B. kleiner als 1 bis 50 μm). - In einem in
5(c) gezeigten Schritt wird das Maskenmaterial30 entfernt, um nachfolgend den epitaktischen Film vom P-Typ33 zu bilden, zum Beispiel, um so die Gräben23 , gebildet in der Schicht vom N–-Typ22 zu vergraben, basierend auf Bedingungen gemäß denen eine Geschwindigkeitskontrolle geliefert werden kann, um das Wachstum des epitaktischen Films33 in die Gräben23 , gebildet in der Schicht vom N–-Typ22 , zu fördern. Die Bedingungen sind wie die des oben beschriebenen Schritts aus2(e) der ersten Ausführungsform. - Als ein Ergebnis wird der epitaktische Film
33 in den Gräben23 vergraben, die eine Breite haben, die breiter als die der Gräben31 ist. Daher werden die Gräben31 nicht vollständig durch den epitaktischen Film33 vergraben, wobei die Hohlräume25 zurückbleiben. - Danach wird in einem in
5(d) gezeigten Schritt derselbe Schritt wie aus4(e) ausgeführt, um die Störstellendiffusionsschicht24 zu bilden. - Anschließend, wie im Schritt aus
5(e) zum Beispiel gezeigt, wird der nachfolgende Schritt der Herstellung der verbleibenden Halbleitervorrichtung ausgeführt, wie im Schritt aus2(g) der ersten Ausführungsform, zur Bildung der Schicht vom N–-Typ26 auf der Schicht vom N–-Typ22 und der Störstellendiffusionsschicht24 zum Beispiel. Im Ergebnis wird die Halbleitervorrichtung unter Verwendung der Gräben23 mit hohem Dimensionsverhältnis fertiggestellt. - Wie oben beschrieben, führt die dritte Ausführungsform die Bildung der Gräben
31 zur Bildung der Hohl räume25 als Ausrichtungsmarke und die Bildung der Gräben23 zur Bildung der Störstellendiffusionsschicht24 mit hohem Dimensionsverhältnis gleichzeitig aus. Dies kann einen Schritt eliminieren, der nur dazu erforderlich ist, die Hohlräume25 als Ausrichtungsmarke zu bilden, und dadurch die Herstellungsschritte des Halbleitersubstrats und der Halbleitervorrichtung vereinfachen kann. - [Vierte Ausführungsform]
- Der folgende Abschnitt beschreibt die vierte Ausführungsform der vorliegenden Erfindung. Die vierte Ausführungsform bildet die Gräben
23 zur Bildung der Störstellendiffusionsschicht24 mit hohem Dimensionsverhältnis, wobei nachfolgend die Gräben31 zur Bildung der Hohlräume25 , verwendet als Ausrichtungsmarke, gezeigt in der zweiten Ausführungsform, gebildet werden. Der folgende Abschnitt beschreibt einen Unterschied der vierten Ausführungsform von der zweiten Ausführungsform. Dieselben Strukturen wie diejenigen der zweiten Ausführungsform werden nicht weiter beschrieben. -
6 ist eine Schnittansicht von Herstellungsschritten einer Halbleitervorrichtung unter Verwendung eines Halbleitersubstrats, hergestellt durch Herstellungsschritte einschließlich der Herstellungsschritte eines Halbleitersubstrats gemäß der vierten Ausführungsform. - In einem in
6(a) gezeigten Schritt wird der gleiche Schritt wie oben in4(a) beschrieben ausgeführt, wobei die Schicht vom N–-Typ22 auf der Oberfläche des Substrats vom N+-Typ21 gebildet wird. Anschließend wird der gleiche Schritt wie der Schritt aus4(c) ausgeführt, um den oxidierten Film31 als Maskenmaterial auf der Oberfläche der Schicht vom N–-Typ22 anzuordnen. Danach wird ein Teil in der Region zur Bildung einer Bau einheit des oxidierten Films32 , in dem die Gräben23 gebildet werden sollen, geöffnet. - Als Nächstes wird in einem in
6(b) gezeigten Schritt die Schicht vom N–-Typ22 , bedeckt durch den oxidierten Film32 , geätzt, wobei die Gräben23 in der Region zur Bildung einer Baueinheit der Schicht vom N–-Typ22 gebildet werden. - Als Nächstes wird in einem in
6(c) gezeigten Schritt der oxidierte Film32 entfernt, wobei nachfolgend derselbe Schritt wie der Schritt aus4(a) verwendet wird, wobei das Maskenmaterial30 auf der Oberfläche der Schicht vom N–-Typ22 gebildet wird. Dieser Schritt kann auch ausgeführt werden, um das Maskenmaterial30 nicht nur an der Oberfläche der Schicht vom N–-Typ22 zu bilden, sondern auch in den Gräben23 . In diesem Fall kann das Maskenmaterial30 im gesamten oder einem Teil des Inneren der Gräben31 gebildet werden. Danach wird ein gewünschter Teil in der Ausrichtungsregion des Maskenmaterials30 geätzt und geöffnet. Anschließend wird die Schicht vom N–-Typ22 , bedeckt durch das Maskenmaterial30 , geätzt, wobei die Gräben31 in der Schicht vom N–-Typ22 mit gleichem Intervall gebildet werden. - Danach wird in einem in
6(d) gezeigten Schritt derselbe Schritt wie die in4(d) ausgeführt, wobei der epitaktische Film33 in den Gräben23 vergraben wird und um die Hohlräume25 als Ausrichtungsmarke zu bilden. In den in6(e) und6(f) gezeigten Schritten werden dieselben Schritte wie diejenigen aus4(e) und4(f) ausgeführt und der nachfolgende Schritt der Herstellung der verbleibenden Halbleitervorrichtung wird ausgeführt, wobei die Halbleitervorrichtung unter Verwendung der Gräben23 mit hohem Dimensionsverhältnis fertiggestellt wird. Diese Schritte verwenden auch die Hohlräume25 als Ausrichtungsmarke, um eine Ausrichtung in dem nach folgenden Photolithographieschritt bereitzustellen. Daher können die entsprechenden Komponenten, die die Halbleitervorrichtung ausmachen, an den gewünschten Positionen akkurat gebildet werden. - Wie oben beschrieben, wie in der vierten Ausführungsform, können die Gräben
23 zur Bildung der Störstellendiffusionsschicht24 mit hohem Dimensionsverhältnis gebildet werden, um nachfolgend die Gräben31 zur Bildung der Hohlräume25 , verwendet als Ausrichtungsmarke, zu bilden. - [Andere Ausführungsformen]
- Die erste Ausführungsform hat beispielhaft ein Halbleitersubstrat mit der in
1 gezeigten Struktur beschrieben (besonders die Struktur, bei der die Schicht vom N–-Typ2 auf der Oberfläche des Substrats vom N+-Typ1 gebildet ist). Jedoch kann auch eine andere Struktur verwendet werden, bei der für ein Halbleitersubstrat Schritte bis zum Schritt aus2(f) ausgeführt werden (d. h. eine Struktur, bei der die Störstellendiffusionsschicht5 im Graben4 gebildet wird). Ähnlich kann die zweite Ausführungsform auch ein Halbleitersubstrat mit einer Struktur, bei der die Gräben23 noch nicht gebildet sind (d. h. eine Struktur, für die die Schritte bis zum Schritt aus4(b) ausgeführt wurden) verwenden. - Die obigen entsprechenden Ausführungsformen haben einen Fall beschrieben, bei dem nur die Störstellendiffusionsschichten
5 und24 , von denen jede aus einer Schicht besteht, in den Gräben4 und23 gebildet werden, gebildet in der Region zur Bildung einer Baueinheit. Jedoch können die Störstellendiffusionsschichten5 und24 auch aus einer Mehrzahl von Schichten vom leitenden Typ („conductivity-type”) oder Schichten mit verschiedenen Konzentrationen bestehen. - Obwohl die entsprechenden Ausführungsformen den Fall beschrieben haben, bei dem die Schichten vom N–-Typ
2 und22 auf den Substraten vom N+-Typ1 und21 gebildet werden, sind sie nicht auf diese Leitfähigkeits-Typen beschränkt. Zum Beispiel können ein Halbleitersubstrat und eine Halbleiterschicht, gebildet auf dem Halbleitersubstrat, sowohl beide vom P-Typ sein oder sie können auch aus verschiedenen Leitfähigkeits-Typen bestehen. - Industrielle Anwendbarkeit
- Die vorliegende Erfindung kann für ein Halbleitersubstrat verwendet werden, das für eine Halbleitervorrichtung gebraucht wird, unter Verwendung eines Grabens, gebildet mit einem hohen Dimensionsverhältnis in der Tiefenrichtung des Substrats (z. B. einem MOSFET und einem Super-Junction-MOSFET mit dreidimensionaler Struktur) und für das Verfahren zur Herstellung desselben.
Claims (11)
- Halbleitersubstrat mit einem Substrat, hergestellt aus einem Einkristall-Halbleiter und einer Halbleiterschicht, hergestellt aus Einkristall, gebildet auf der Oberfläche des Substrats, dadurch gekennzeichnet, dass Hohlräume als Ausrichtungsmarke im Substrat in einer Ausrichtungsregion im Substrat oder in einer Ausrichtungsregion in der Halbleiterschicht, die von der Region zur Bildung einer Baueinheit verschieden ist, gebildet sind.
- Halbleitersubstrat gemäß Anspruch 1, wobei ein Graben einer Region der Halbleiterschicht zur Bildung einer Baueinheit gebildet ist, und eine epitaktisch gezüchtete Störstellendiffusionsschicht im Graben gebildet ist.
- Halbleitersubstrat gemäß Anspruch 1 oder 2, wobei eine Vielzahl von Hohlräumen mit gleichem Intervall angeordnet ist.
- Verfahren zur Herstellung eines Halbleitersubstrats, umfassend: einen Schritt der Herstellung eines Substrats, hergestellt aus Einkristall-Halbleiter; einen Schritt des Anordnens eines Maskenmaterials, in welchem eine Öffnung in der Ausrichtungsregion im Substrat, die verschieden ist von der Region zur Bildung der Baueinheit, gebildet ist, auf dem Substrat; einen Schritt des Ätzens des durch das Maskenmaterial bedeckten Substrats, um einen Graben zur Bildung der Ausrichtungsmarke in der Ausrichtungsregion zu bilden; und einen Schritt zur Bildung einer Halbleiterschicht, hergestellt aus Einkristall auf der Oberfläche des Substrats, um so Hohlräume im Graben zur Bildung der Ausrichtungsmarke zu bilden.
- Verfahren zur Herstellung eines Halbleitersubstrats gemäß Anspruch 4, wobei der Schritt der Bildung eines Grabens zur Bildung einer Ausrichtungsmarke einen Graben zur Bildung der Ausrichtungsmarke mit einer Breite von 1 bis 50 μm bildet.
- Verfahren zur Herstellung eines Halbleitersubstrats, umfassend: einen Schritt der Herstellung eines Substrats, hergestellt aus Einkristall-Halbleiter; einen Schritt der Bildung einer Halbleiterschicht, hergestellt aus Einkristall auf der Oberfläche des Substrats; einen Schritt des Anordnens eines ersten Maskenmaterials auf der Halbleiterschicht, wobei eine Öffnung in der Ausrichtungsregion in der Halbleiterschicht gebildet wird, die verschieden ist von einer Region zur Bildung einer Baueinheit; einen Schritt des Ätzens der Halbleiterschicht, bedeckt durch das erste Maskenmaterial, zur Bildung eines Grabens zur Bildung einer Ausrichtungsmarke in der Ausrichtungsregion; einen Schritt des Entfernens des ersten Maskenmaterials zum nachfolgenden Anordnen eines zweiten Maskenmaterials auf der Oberfläche der Halbleiterschicht, wobei eine Öffnung in der Region zur Bildung einer Baueinheit der Halbleiterschicht gebildet wird; einen Schritt des Ätzens der Halbleiterschicht, bedeckt durch das zweite Maskenmaterial zur Bildung eines Baueinheitsgrabens in der Region zur Bildung einer Baueinheit; einen Schritt des Entfernens des zweiten Maskenmaterials zum nachfolgenden Vergraben eines epitaktischen Films im Baueinheitsgraben, um so Hohlräume in dem Graben zur Bildung einer Ausrichtungsmarke zu bilden; und einen Schritt des Unterwerfens eines Teils des epitaktischen Films, der außerhalb des Baueinheitsgrabens gebildet ist, einer Einebnungsbehandlung.
- Verfahren zur Herstellung eines Halbleitersubstrats, umfassend: einen Schritt der Herstellung eines Substrats, hergestellt aus Einkristall-Halbleiter; einen Schritt der Bildung einer Halbleiterschicht, hergestellt aus Einkristall, auf der Oberfläche des Substrats; einen Schritt des Anordnens eines ersten Maskenmaterials auf der Oberfläche der Halbleiterschicht, wobei das erste Maskenmaterial eine Öffnung umfasst, gebildet in der Region zur Bildung einer Baueinheit der Halbleiterschicht; einen Schritt des Ätzens der Halbleiterschicht, bedeckt durch das erste Maskenmaterial zur Bildung eines Baueinheitsgrabens in der Region zur Bildung einer Baueinheit; einen Schritt des Entfernens des ersten Maskenmaterials zur nachfolgenden Anordnung eines zweiten Maskenmaterials auf der Halbleiterschicht, einschließlich einer Öffnung in der Ausrichtungsregion in einer Halbleiterschicht, die verschieden von der Region zur Bildung einer Baueinheit ist; einen Schritt des Ätzens der Halbleiterschicht, bedeckt durch das zweite Maskenmaterial zur Bildung eines Grabens zur Bildung einer Ausrichtungsmarke in der Ausrichtungsregion; einen Schritt des Entfernens des zweiten Maskenmaterials zum nachfolgenden Vergraben eines epitaktischen Films in dem Baueinheitsgraben, um so Hohlräume in dem Graben zur Bildung einer Ausrichtungsmarke zu bilden; und einen Schritt des Unterwerfens eines Teils des epitaktischen Films, der außerhalb des Baueinheitsgrabens gebildet ist, einer Einebnungsbehandlung.
- Verfahren zur Herstellung eines Halbleitersubstrats gemäß Anspruch 6 oder 7, wobei der Schritt der Bildung eines Grabens zur Bildung einer Ausrichtungsmarke den Graben zur Bildung einer Ausrichtungsmarke so bildet, dass er eine Tiefe hat, die tiefer als die Breite des Baueinheitsgrabens ist.
- Verfahren zur Herstellung eines Halbleitersubstrats gemäß Anspruch 8, wobei der Schritt zur Bildung eines Grabens zur Bildung einer Ausrichtungsmarke den Graben zur Bildung einer Ausrichtungsmarke so bildet, dass er eine Tiefe hat, bei der das Substrat geätzt werden kann.
- Verfahren zur Herstellung eines Halbleitersubstrats, umfassend: einen Schritt der Herstellung eines Substrats, hergestellt aus Einkristall-Halbleiter; einen Schritt der Bildung einer Halbleiterschicht, hergestellt aus Einkristall, auf der Oberfläche des Substrats; einen Schritt des Anordnens eines Maskenmaterials auf der Halbleiterschicht, bei dem sowohl die Region zur Bildung einer Baueinheit als auch die Ausrichtungsregion der Halbleiterschicht Öffnungen umfassen; einen Schritt des Ätzens der durch das Maskenmaterial bedeckten Halbleiterschicht, um gleichzeitig die Bildung eines Grabens zur Bildung einer Ausrichtungsmarke in der Ausrichtungsregion und die Bildung eines Baueinheitsgrabens in der Region zur Bildung einer Baueinheit auszuführen; einen Schritt des Entfernens des Maskenmaterials, um nachfolgend einen epitaktischen Film im Baueinheitsgraben zu vergraben, um so Hohlräume in dem Graben zur Bildung einer Ausrichtungsmarke zu bilden; und einen Schritt des Unterwerfens eines Teils des epitaktischen Films, der außerhalb des Baueinheitsgrabens gebildet ist, einer Einebnungsbehandlung.
- Verfahren zur Herstellung eines Halbleitersubstrats gemäß einem der Ansprüche 6 bis 10, wobei der Schritt der Bildung eines Grabens zur Bildung einer Ausrichtungsmarke den Graben zur Bildung einer Ausrichtungsmarke so bildet, dass er eine Breite hat, die kleiner als die des Baueinheitsgrabens ist.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005293087A JP2007103747A (ja) | 2005-10-06 | 2005-10-06 | 半導体基板の製造方法 |
JP2005-293087 | 2005-10-06 | ||
JP2006-214551 | 2006-08-07 | ||
JP2006214551A JP4788519B2 (ja) | 2006-08-07 | 2006-08-07 | 半導体基板の製造方法 |
PCT/JP2006/319933 WO2007040255A1 (ja) | 2005-10-06 | 2006-10-05 | 半導体基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
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DE112006002626T5 DE112006002626T5 (de) | 2008-08-28 |
DE112006002626B4 true DE112006002626B4 (de) | 2010-08-19 |
Family
ID=37906297
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112006002626T Active DE112006002626B4 (de) | 2005-10-06 | 2006-10-05 | Halbleitersubstrat und Verfahren zu dessen Herstellung |
DE112006004215T Active DE112006004215B4 (de) | 2005-10-06 | 2006-10-05 | Verfahren zur Herstellung eines Halbleitersubstrats |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112006004215T Active DE112006004215B4 (de) | 2005-10-06 | 2006-10-05 | Verfahren zur Herstellung eines Halbleitersubstrats |
Country Status (5)
Country | Link |
---|---|
US (5) | US20090273102A1 (de) |
KR (2) | KR100997153B1 (de) |
CN (1) | CN101853786B (de) |
DE (2) | DE112006002626B4 (de) |
WO (1) | WO2007040255A1 (de) |
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2006
- 2006-10-05 DE DE112006002626T patent/DE112006002626B4/de active Active
- 2006-10-05 KR KR1020087009941A patent/KR100997153B1/ko active IP Right Grant
- 2006-10-05 CN CN2009102169066A patent/CN101853786B/zh active Active
- 2006-10-05 DE DE112006004215T patent/DE112006004215B4/de active Active
- 2006-10-05 WO PCT/JP2006/319933 patent/WO2007040255A1/ja active Application Filing
- 2006-10-05 US US12/089,497 patent/US20090273102A1/en not_active Abandoned
- 2006-10-05 KR KR1020107000759A patent/KR100950232B1/ko active IP Right Grant
-
2010
- 2010-12-09 US US12/964,141 patent/US8835276B2/en active Active
-
2014
- 2014-07-31 US US14/448,372 patent/US8956947B2/en active Active
- 2014-07-31 US US14/448,370 patent/US20140342535A1/en not_active Abandoned
- 2014-07-31 US US14/448,347 patent/US9034721B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001274398A (ja) | 1999-10-19 | 2001-10-05 | Denso Corp | 半導体装置及びその製造方法 |
JP2001196573A (ja) | 1999-10-28 | 2001-07-19 | Denso Corp | 半導体基板とその製造方法 |
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JP2005317905A (ja) | 2004-03-31 | 2005-11-10 | Denso Corp | 半導体基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101853786B (zh) | 2012-06-13 |
US8956947B2 (en) | 2015-02-17 |
KR20100018073A (ko) | 2010-02-16 |
KR20080059596A (ko) | 2008-06-30 |
KR100950232B1 (ko) | 2010-03-29 |
WO2007040255A1 (ja) | 2007-04-12 |
CN101853786A (zh) | 2010-10-06 |
KR100997153B1 (ko) | 2010-11-30 |
US20110076830A1 (en) | 2011-03-31 |
US9034721B2 (en) | 2015-05-19 |
US20090273102A1 (en) | 2009-11-05 |
US20140342526A1 (en) | 2014-11-20 |
DE112006002626T5 (de) | 2008-08-28 |
US8835276B2 (en) | 2014-09-16 |
US20140342525A1 (en) | 2014-11-20 |
US20140342535A1 (en) | 2014-11-20 |
DE112006004215B4 (de) | 2012-05-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref document number: 112006004215 Country of ref document: DE Kind code of ref document: P |
|
Q171 | Divided out to: |
Ref document number: 112006004215 Country of ref document: DE Kind code of ref document: P |
|
AH | Division in |
Ref document number: 112006004215 Country of ref document: DE Kind code of ref document: P |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
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|
R082 | Change of representative |
Representative=s name: DENNEMEYER & ASSOCIATES S.A., DE |