DE3225398C2 - - Google Patents
Info
- Publication number
- DE3225398C2 DE3225398C2 DE3225398A DE3225398A DE3225398C2 DE 3225398 C2 DE3225398 C2 DE 3225398C2 DE 3225398 A DE3225398 A DE 3225398A DE 3225398 A DE3225398 A DE 3225398A DE 3225398 C2 DE3225398 C2 DE 3225398C2
- Authority
- DE
- Germany
- Prior art keywords
- silicon
- insulating film
- layer
- silicon layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910052710 silicon Inorganic materials 0.000 claims description 71
- 239000010703 silicon Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 32
- 239000013078 crystal Substances 0.000 claims description 30
- 235000012239 silicon dioxide Nutrition 0.000 claims description 16
- 239000000377 silicon dioxide Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 12
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 11
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 11
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000012159 carrier gas Substances 0.000 claims description 3
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 claims description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 2
- 239000005046 Chlorosilane Substances 0.000 claims 1
- KOPOQZFJUQMUML-UHFFFAOYSA-N chlorosilane Chemical compound Cl[SiH3] KOPOQZFJUQMUML-UHFFFAOYSA-N 0.000 claims 1
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000005049 silicon tetrachloride Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003822 SiHCl3 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/026—Deposition thru hole in mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/027—Dichlorosilane
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Halbleitervorrichtung mit den Verfahrensschritten: Aus
bilden eines Siliziumeinkristall-Substrats mit einem Iso
lierfilm auf der Oberfläche und mindestens einer selektiv
darin ausgebildeten Öffnung, Einsetzen des Siliziumein
kristall-Substrats in eine Kammer, und Aufwachsenlassen
einer monokristallinen Siliziumschicht, die sich vom Be
reich des Slilziumeinkristall-Substrates innerhalb der
Öffnung bis auf den Isolierfilm erstrecken, durch ein
CVD-Verfahren unter Einfließenlassen einer Silizium-Chlor
Verbindung und von Wasserstoffchlorid in die Kammer und
Reagierenlassen derselben.
Ein derartiges Verfahren ist durch die US-Z. "J.Electrochem.
Soc." Band 120, Nr. 5, Mai 1973, Seite 664-668, bekannt,
bei dem Siliziumtetrachlorid (SiCl₄) unter vermindertem
Druck von 7,1 × 102 Pa (7 × 10-3 atm) zum Aufwachsen einer
epitaktischen Siliziumschicht verwendet wird. Die Auf
wachstemperatur liegt jedoch über 1100° C, was zu Spannungen
zwischen dem Isolierfilm und der monokristallinen Sili
ziumschicht führt, wodurch die Leckeigenschaft der in dieser
epitaktischen Schicht erzeugten Elemente verschlechtert
wird. Die zu hohe Aufwachstemperatur kann auch leicht dazu
führen, daß Störstellen bzw. Störstoffe in der epitaktischen
Schicht rückverteilt werden, so daß die Operationseigen
schaften so hergestellter Elemente schwanken.
Auch aus US-Z. "J.-Electrochem. Soc." Band 122, Nr. 12,
Dezember 1975, Seite 1668-1671, ist ein Verfahren bekannt,
bei dem das Aufwachsen einer epitaktischen Siliziumschicht
aus 0,45% Trichlorsilan (SiHCl₃) und Wasserstoff bei
einer, für die Erzielung einer zufriedenstellenden Schicht
zu hohen Temperatur nahe 1140° C, erfolgt.
Aufgabe der vorliegenden Erfindung ist es, ein einfaches
und zuverlässiges Verfahren zur Herstellung einer Halb
leitervorrichtung zu schaffen, mit dem eine einwandfreie mono
kristalline Siliziumschicht ohne irgendeine Nachbehandlung
und in gleichbleibender Qualität hergestellt werden kann.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren ge
mäß der eingangs beschriebenen Art gelöst, das durch die
Merkmale des Patentanspruches 1 gekennzeichnet ist.
Weitere kennzeichnende Merkmale des erfindungsgemäßen
Verfahrens sind den Unteransprüchen 2 bis 4 zu entnehmen.
Ausführungsformen bzw. Ausführungsbeispiele der Erfindung
werden anhand der Zeichnungen näher beschrieben. Es zeigt
Fig. 1 eine Schnittansicht einer epitaktischen Siliziumschicht,
die nach einem bekannten Verfahren hergestellt wurde;
Fig. 2A eine Draufsicht auf eine erste bevorzugte Ausführungs
form der Erfindung;
Fig. 2B eine Querschnittsansicht entlang der Linie B-B′
in Fig. 2A, in Richtung der Pfeile gesehen;
Fig. 3 ein Flußdiagramm zur Erläuterung des Herstellungsver
fahrens für die erste bevorzugte Ausführungsform;
Fig. 4A eine Draufsicht auf eine zweite bevorzugte Ausfüh
rungsform der Erfindung;
Fig. 4B eine Querschnittsansicht entlang der Linie B-B'
in Fig. 4A;
Fig. 5 eine Querschnittsansicht einer dritten bevorzugten
Ausführungsform der Erfindung;
Fig. 6 eine Querschnittsansicht einer weiteren bevorzugten
Ausführungsform der Erfindung;
Fig. 7A bis 7D Querschnittsansichten von aufeinanderfolgen
den Verfahrensschritten zur Herstellung einer weiteren be
vorzugten Ausführungsform der Erfindung;
Fig. 8A eine Draufsicht auf eine weitere Ausführungsform der
Erfindung;
Fig. 8B eine Querschnittsansicht entlang der Linie B-B′
in Fig. 8A;
Fig. 9 und 10 Querschnittsansichten einer weiteren bevorzug
ten Ausführungsform der Erfindung;
Fig. 11 und 13 Querschnittsansichten einer weiteren bevor
zugten Ausführungsform der Erfindung;
Fig. 12 eine Draufsicht zur Darstellung der Öffnungen und
der monokristallinen Siliziumschicht in Fig. 11;
Fig. 14 eine Querschnittsansicht einer weiteren bevorzugten
Ausführungsform der Erfindung;
Fig. 15 eine Querschnittsansicht einer weiteren bevorzugten
Ausführungsform der Erfindung und
Fig. 16 eine Querschnittsansicht einer weiteren bevorzugten
Ausführungsform der Erfindung.
Gemäß Fig. 1 wächst eine epitaktische Siliziumschicht auf ei
nem Siliziumsubstrat auf und ein Isolierfilm wird darauf aus
gebildet. Beim bekannten Verfahren zum Aufwachsen einer epi
taktischen Siliziumschicht wird ein Siliziumsubstrat 1 der
(511)-Ebene mit einem Durchmesser von 7,5 cm (3 inches) ge
wählt. Dann wächst ein Isolierfilm 2 (SiO₂ oder Si₃N₄) auf
der Oberfläche des Substrats 1 bis zu einer Dicke von etwa
3 × 10-7 m (3000 Å) auf und durch eine Feinbearbeitung wer
den Öffnungen mit einer Breite w von 0,5-3,0 µm etwa
durch die Elektronenstrahl-Mustertechnik (electron beam pat
terning technique) oder die Trockenätztechnik ausgebildet.
Dieses Substrat 1 wird in einen zylinderförmigen epitakti
schen Aufwachsofen eingesetzt. Unter Beibehaltung einer Sub
strattemperatur von etwa 1200° C wird ein Vorbacken während
15 Minuten ausgeführt. Wenn dann das epitaktische Aufwachsen
während etwa 1,5 Minuten bewirkt wird, während gleichzeitig
die Substrattemperatur bei 1080° C gehalten und die Flußge
schwindigkeiten von H₂ bei 100 l/min, von SiH₂Cl₂ bei 500
cm³/min, von HCl bei 1,5 l/min und der Druck bei 1,01 × 10⁵
Pa (760 Torr, d. h. Luftdruck) liegt, so wächst eine mono
kristalline Siliziumschicht 3 von etwa 5 × 10-7 m 5000 Å)
Dicke auf. Die Oberflächenbedingung und der Querschnitt der
monokristallinen Siliziumschicht 3 können mittels eines
metallurgischen Mikroskops und eines Oberflächen-Rasterelek
tronenmikroskops (im nachfolgenden REM genannt) beobachtet
werden. Der beobachtete Querschnitt der so aufgewachsenen
epitaktischen Siliziumschicht 3 ist schematisch in Fig. 1
dargestellt. Wie aus dieser Querschnittsansicht zu ersehen
ist, ist die Oberfläche der aufgewachsenen epitaktischen
Siliziumschicht nicht flach und glatt, sondern rauh. Insbe
sondere bei der unter atmosphärischem bzw. Luftdruck aufge
wachsenen monokristallinen Siliziumschicht beträgt die Ab
weichung der Oberflächenhöhen gegenüber der Oberfläche des
Substrats 1 20% oder mehr bezüglich der mittleren Schicht
dicke. In diesem Fall beträgt die mittlere Schichtdicke über
dem Substrat 0,5 µm und damit liegt die Oberflächenrauhheit,
d. h. die Abweichung der Oberflächenhöhe bei 0,1 µm oder
mehr. Damit kann mit der bekannten Technik keine epitakti
sche Siliziumschicht aufwachsen, die für die praktische
Verwendung geeignet ist, und es kann auch kein für die prak
tische Verwendung geeignetes Halbleiterelement gebildet wer
den.
Bei der in den Fig. 2A und 2B dargestellten ersten bevor
zugten Ausführungsform der Erfindung wird beispielsweise ein
Isolierfilm 12 (SiO₂ oder Si₃N₄) mit einer Dicke von 0,5 µm
auf einem Siliziumsubstrat 11 mit einer (511)-Ebene und einem
Durchmesser von 7,62 cm (3 inches) sowie einer Vielzahl von
Öffnungen 15 mit einer Länge 1 von 3 µm und einer Breite w
von 0,5-3 µm gebildet, wobei eine Öffnung mit einer Brei
te w von 1 µm im Isolierfilm 12 durch die Elektronenstrahl-
Mustertechnik oder die Trockenätztechnik gebildet wird.
Dieses Substrat wird in einen zylinderförmigen epitaktischen
Aufwachsofen gesetzt. Unter Beibehaltung einer Substrattem
peratur von etwa 1200° C wird ein Vorbacken während 15 Minu
ten durchgeführt. Danach wird das epitaktische Aufwachsen
während etwa 6 Minuten durchgeführt, wobei die Substrattem
peratur bei 950° C gehalten wird, die Flußgeschwindigkeiten
des H₂ bei 100 l/min, des SiH₂Cl₂ bei 500 cm³/min, des
HCl bei 1,5 l/min. und der Druck bei 0,66 × 10⁴ Pa (50 Torr)
liegen. Danach wächst eine monokristalline Siliziumschicht
13 mit etwa 1,2 µm Dicke selektiv auf. Die Oberfläche und
der Querschnitt der monokristallinen Siliziumschicht 13
wurden mittels eines Marski'schen metallurgischen Mikroskops
und eines REM beobachtet. Die Ergebnisse der Beobachtung
sind in den Fig. 2A und 2B schematisch dargestellt. Die
aufgewachsene Schicht 13 erstreckt sich über den den Isolier
film 12 über eine Distanz x von 0,7 µm, die annähernd gleich
der Höhe des vorspringenden Teils der Schicht 13 über der
Oberfläche des Isolierfilms 12 ist. Als Ergebnis der Auswer
tung durch Röntgenstrahlen wurde der Bereich 14′ der aufge
wachsenen Schicht 13 über dem Isolierfilm 12 zu einem Ein
kristall ähnlich dem Bereich 14 in und über der Öffnung 15
konfirmiert. Darüber hinaus hat sich gezeigt, daß die Ober
fläche der epitaktischen Siliziumschicht flach, glatt und
vorteilhaft war.
Die unter vermindertem Druck aufgewachsene monokristalline
Siliziumschicht weist eine geringe Abweichung hinsichtlich
der Oberflächenhöhe von etwa 5% oder weniger bezüglich der
mittleren Schichtdicke über der Oberfläche des Siliziumsub
strats auf. Im dargestellten Fall beträgt die mittlere
Schichtdicke über dem Substrat 1,2 µm und somit ist die Ab
weichung der Oberflächenhöhe 0,06 µm oder weniger.
Wie bereits oben beschrieben wurde, weist die epitaktische
Siliziumschicht, die selektiv bei vermindertem Druck in ei
ner Atmosphäre eines SiH₂Cl₂-HCl-H₂-Systems aufgewachsen ist,
eine ebene und glatte Oberfläche sowie eine gute Kristalli
nität auf. Damit kann ein für den praktischen Gebrauch vor
teilhaftes Halbleiterelement gebildet werden. Zusätzlich
dazu kann die gleiche Auswirkung bei epitaktischen Silizium
schichten erwartet werden, und zwar selbst dann, wenn ein
Siliziumsubstrat der (111)-Ebene oder der (100)-Ebene an
stelle der (511)-Ebene verwendet werden. Aufgrund der Tat
sache, daß die epitaktische Schicht auch über dem Isolier
film 12 aufwachsen kann, wie es bei 14′ in Fig. 2 darge
stellt ist, kann ein Source- und ein Drain-Bereich eines
IGFETs in solchen Bereichen ausgebildet werden, wodurch
die Erzeugung eines abnormalen Stromes (Latch-up-Effekt)
der CMOS-Vorrichtung verhindert wird. Da darüber hinaus
der Nachteil einer Schaltungsintegration mit hoher Dichte
vermieden werden kann und die parasitäre Kapazität durch
Verwendung eines teilweise Oxidationsprozesses vermindert
wird, kann bei hoher Dichte eine MOS- oder CMOS-Vorrichtung
mit hoher Operationsgeschwindigkeit gebildet werden.
Das Verfahren zum Aufwachsen einer epitaktischen Schicht
gemäß der oben beschriebenen ersten Ausführungsform der Er
findung ist in Fig. 3 dargestellt.
Bei der in den Fig.
4A und 4B dargestellten zweiten bevorzugten Ausführungsform
der Erfindung wird ein Siliziumdioxidfilm 22 mit 0,5 µm
Dicke auf einem Einkristallsilizium-Substrat 21 mit einer
(111)-Ebene ausgebildet. Eine Vielzahl von quadratischen
Öffnungen 25 mit einer Kantenlänge von 1 µm sind in dem
Siliziumdioxidfilm 22 so ausgebildet, daß sie bis zum Sub
strat 21 reichen. Der Abstand zwischen gegenüberliegenden
Kanten der entsprechenden benachbarten Öffnungen wird mit
2-10 µm, beispielsweise 5 µm gewählt. Dieses Substrat
wird in einem unter vermindertem Druck stehenden Epitaxial-
Aufwachsofen gesetzt. Unter Beibehaltung einer Substrattem
peratur von 1200° C wird das Vorbacken während 15 Minuten
durchgeführt. Danach wird unter Beibehaltung einer Substrat
temperatur von 1000° C das epitaktische Aufwachsen bewirkt,
wobei die Flußgeschwindigkeiten des H₂ bei 100 l/min, des
SiH₂Cl₂ bei 500 cm³/min, des HCl bei 1,5 l/min und der
Aufwachsdruck bei 1,06 × 10⁴ Pa (80 Torr) liegen. Dann wächst
eine epitaktische Siliziumschicht von 1-10 µm Dicke auf,
wobei eine Schicht mit einer Dicke von 5 µm beispielsweise
das Ergebnis eines Aufwachsens während 10 Minuten ist. In
diesem Fall beginnt das Aufwachsen der epitaktischen Schicht,
d. h. der monokristallinen Siliziumschicht 23 aus Impfkristal
len oder Kristallkeimen, die von den freigelegten Bereichen
des Einkristallsilizium-Substrats 21 gebildet werden, d. h.
den Böden der Öffnungen 25. Nachdem die aufgewachsene Schicht
die Höhe des Isolierfilms 22 überschritten hat, wächst sie in
seitlicher Richtung entlang der Oberfläche des Isolierfilms
22. Wenn die Dicke der epitaktischen Schicht 23 über dem Iso
lierfilm 22 größer wird als die Hälfte der seitlichen Länge
in Fig. 4B des Isolierfilms 22, so berühren die von benach
barten Öffnungen aus aufgewachsenen epitaktischen Schichten
einander und es wird dadurch eine flache und glatte epitak
tische Schicht 23 mit wenigen Kristalldefekten auf der Ober
fläche des Substrats 21 ausgebildet. Selbstverständlich be
stehen auch bei dieser Ausführungsform der Schichtbereich
24 über der Öffnung 25 und der Schichtbereich 24′ über dem
Isolierfilm 22 aus einem Einkristall, ähnlich wie bei der
ersten Ausführungsform.
Wie bereits oben im Zusammenhang mit der zweiten bevorzugten
Ausführungsform der Erfindung beschrieben wurde, wird ein
Isolierfilm auf einem Einkristallsilizium-Substrat ausgebil
det, werden gewisse Bereiche des Einkristallsubstrats frei
gelegt, wächst eine epitaktische Schicht unter Verwendung
der freigelegten Bereiche als Keimkristalle, auf und die
Schicht wächst über die gesamte Oberfläche des Isolierfilms
auf. Da das Aufwachsen unter vermindertem Druck durchgeführt
wird, wird eine epitaktische Schicht hoher Qualität mit fla
cher und glatter Oberfläche sowie wenigen Kristalldefekten
gebildet. Damit kann das Ergebnis dieses Verfahrens in vor
teilhafter Weise für ein Halbleitersubstrat verwendet wer
den. Es ist möglich, IGFETs oder bipolare Elemente in der
Einkristallschicht auf dem Isolierfilm auszubilden, und es
kann damit eine Hochgeschwindigkeitshalbleitervorrichtung
geschaffen werden, die eine geringe parasitäre Kapazität und
hohe Dichte aufweist.
Bei der in Fig. 5 dargestellten dritten bevorzugten Ausfüh
rungsform der Erfindung wird ein Isolierfilm 32 auf einem
Einkristall-Siliziumsubstrat 31 mit einer (111)-Ebene sowie
einer Vielzahl von Öffnungen 35 - ähnlich wie bei der ersten
und zweiten bevorzugten Ausführungsform - ausgebildet. Jede
dieser Öffnungen 35 weist eine abgestufte Struktur mit einem
unteren Abschnitt 35′ und einem oberen Abschnitt 35″ auf,
der breiter ist als der untere Abschnitt 35′. In diesem Zu
sammenhang soll daran erinnert werden, daß bei der ersten
bevorzugten Ausführungsform die Oberfläche der epitaktischen
Siliziumschicht und die Oberfläche des freigelegten Isolier
films nicht in einer Ebene liegen. Damit ergeben sich bei
der Ausbildung von Verdrahtungsschichten auf diesen Ober
flächen Probleme. Andererseits ist bei der zweiten bevor
zugten Ausführungsform eine dicke epitaktische Schicht erfor
derlich, um eine bündige Oberfläche der epitaktischen Schicht
zu erreichen. Bei der in Fig. 5 dargestellten Ausführungsform
kann demgegenüber die Oberfläche des freigelegten Isolierfilms
32 und die Oberfläche der epitaktischen Siliziumschicht 33
annähernd bündig bzw. auf gleicher Ebene miteinander gemacht
werden, indem die Höhe t und die seitliche Erstreckung y der
Stufe des oberen Abschnitts 35″ der Öffnung 35 so gewählt
werden, daß sie annähernd gleiche Abmessungen im Bereich von
0,5 bis 2,0 µm aufweisen. Dies ist darauf zurückzuführen, daß
die Dicke einer über die Stufe des Isolierfilms aufgewachse
nen epitaktischen Schicht annähernd gleich der Länge ihrer
Erstreckung auf dem Isolierfilm ist. Die epitaktische Sili
ziumschicht 33 kann bei dieser Ausführungsform in einem ähn
lichen Verfahren wie in der ersten und zweiten Ausführungs
form aufwachsen, und es kann ein Teil der Elemente in der epi
taktischen Siliziumschicht auf dem Stufenabschnitt des Iso
lierfilms 32 ausgebildet werden.
Fig. 6 zeigt eine vierte bevorzugte Ausführungsform der Er
findung. Wenn Öffnungen in einem Siliziumdioxidfilm ausge
bildet und das epitaktische Aufwachsen des Siliziums erfin
dungsgemäß durchgeführt werden, fehlt - in Abhängigkeit von
den Behandlungsbedingungen - in einigen Fällen ein epitak
tischer Schichtbereich, der einen Kontakt mit dem unteren
Bereich der Seitenfläche der Öffnung bildet, so daß ein
Hohlraum gebildet wird. Um diesen Nachteil zu vermeiden,
wird bei der in Fig. 6 dargestellten Ausführungsform nach
dem Anbringen einer Öffnung 45 in dem auf dem Einkristall
silizium-Substrat 41 ausgebildeten Siliziumdioxidfilm 42
ein Siliziumnitritfilm 46 auf der Innenseite der Öffnung 45
im Siliziumdioxidfilm 42 aufgebracht. Dabei wurde experi
mentell bestätigt, daß dann, wenn solche Vorkehrungen bei
der Durchführung des epitaktischen Aufwachsens des Siliziums
getroffen werden, das Fehlen von epitaktischen Schichtberei
chen 47, die den Kontakt mit dem unteren Bereich der Innen
fläche der Öffnung 45 herstellen, niemals auftritt. Dadurch
kann eine noch vorteilhaftere epitaktische Siliziumschicht 43
gebildet werden. Beispielsweise wird bei einem Verfahren
zum Ausbilden der Siliziumnitritfilme lediglich auf den
Innenflächen der Öffnungen 45 nach dem Ausbilden der Öff
nungen 45 in dem Siliziumdioxidfilm 42 ein Siliziumnitrit
film auf der gesamten freigelegten Oberfläche aufgebracht
und danach ein anisotrophes Ätzen, wie beispielsweise ein
reaktives Ionenätzen bewirkt. Dann wird ein intensives Ätzen
in vertikaler Richtung durchgeführt, und es ergibt sich ein
Siliziumnitritfilm in der in Fig. 6 dargestellten Form.
Die Fig. 7A bis 7D zeigen die fünfte bevorzugte Ausfüh
rungsform der Erfindung, die bevorzugt zur Herstellung von
vorteilhaften IGFETs dient. Allgemein sind die Source- und
Drain-Bereiche eines IGFETs innerhalb eines Einkristall-
Siliziumsubstrats ausgebildet. Folglich sind die Übergangs
kapazitäten, die von den pn-Übergängen zwischen diesen Be
reichen und dem Substrat gebildet werden, groß und verhin
dern damit eine Beschleunigung der Schaltgeschwindigkeit.
Wenn andererseits die SOS-Technik verwendet wird, stellt
der durch Kristallgitterdefekte bewirkte Leckstrom ein Pro
blem dar. Um diese Probleme beim Stand der Technik zu lö
sen, wurde ein IGFET vorgeschlagen, bei dem ein Isolierfilm
selektiv auf einem Einkristallsiliziumsubstrat und dann eine
monokristalline Schicht auf der freigelegten Oberfläche des
Einkristallsubstrats ausgebildet, während eine polykristal
line Schicht auf dem Isolierfilm und die meisten Teile der
Source- und Drain-Bereiche in dieser polykristallinen Schicht
ausgebildet werden und der Kanalbereich in der monokristalli
nen Schicht angeordnet wird. Bei der Konzeption eines derar
tigen IGFETs muß jedoch ein transienter Bereich zwischen der
monokristallinen Schicht und der polykristallinen Schicht in
Betracht gezogen werden, so daß im Falle derartiger IGFETs
die Konzeptionsfreiheit vermindert wird und die Anwendung
einer Verkleinerungstechnik erschwert wird. Darüber hinaus
müssen bei dem oben beschriebenen Herstellungsverfahren die
dem Kanalbereich benachbarten Teile der Source- und Drain-
Bereiche in der monokristallinen Schicht angeordnet werden.
Damit erstrecken sich die pn-Übergänge entlang der Seiten
flächen der Source- und Drain-Bereiche weit von der Ober
fläche der Siliziumschicht bis zur Oberfläche des Substrats,
so daß die Übergangskapazitäten pn-Übergänge groß werden.
Im Gegensatz dazu muß bei dem in Fig. 8 dargestellten IGFET,
der entsprechend den in Fig. 7A bis 7D dargestellten Verfah
rensschritten hergestellt wurde, kein transienter Bereich
zwischen der monokristallinen und der polykristallinen Schicht
in Betracht gezogen werden, da die Siliziumschicht vollständig
aus einer monokristallinen Schicht, einschließlich des Bereichs
auf dem Isolierfilm besteht. Darüber hinaus erstrecken sich
in diesem IGFET die pn-Übergänge an dem Kanalbereich benach
barten Abschnitten der Source- und Drain-Bereiche lediglich
über eine kleine Distanz von der Oberfläche der Siliziumschicht
zur Oberfläche der Isolierschicht, so daß die mit den pn-Über
gängen verbundenen Übergangskapazitäten auf einen kleinen Wert
heruntergedrückt werden können.
Darüber hinaus wird beim Stand der Technik die oben beschrie
bene polykristalline Schicht auf der gesamten Oberfläche des
Isolierfilms ausgebildet. Dies erfordert zusätzliche Einrich
tungen zum Isolieren der entsprechenden Elemente voneinander,
und es ist beispielsweise erforderlich, unnötige polykristal
line Siliziumbereiche zu entfernen oder selektiv einige Be
reiche der polykristallinen Siliziumschicht in trennende Iso
lierschichten umzuwandeln. Zu diesem Zweck ist es erforderlich,
die Zahl der Maskenausrichtschritte zu erhöhen, was sich für
das Herstellungsverfahren ungünstig auswirkt. Bei dem in Fig.
7A bis 7D dargestellten Verfahren wird eine monokristalline
Schicht in Inselform lediglich über eine vorbestimmte Strecke
von der Kante des Isolierfilms aus ausgebildet, d. h. ledig
lich im Bereich zur Ausbildung des Elements, und sie wird
nicht an einer von der Kante des Isolierfilms entfernten
Stelle ausgebildet. Damit sind die oben genannten Einrich
tungen zum Isolieren bzw. Trennen der Elemente voneinander
nicht erforderlich.
Bei dem in den Fig. 7A bis 7D dargestellten Verfahren
wird zuerst ein Oxidfilm 62 von etwa 5 × 10-7 m (5000 Å) auf
einem p-Einkristall-Siliziumsubstrat 61 mit einer (100)-Ebene
durch ein thermisches Oxidationsverfahren mit einer Öffnung
65 darin ausgebildet. Danach wird das epitaktische Aufwach
sen mit vermindertem Druck von etwa 1,06 × 1,06⁴ Pa (80 Torr)
durchgeführt, unter Beibehaltung einer Substrattemperatur
von 1080° C, unter Verwendung von Wasserstoff als Trägergas
und Dichlorosilan (SiH₂HCl₂) als Quellengas (Source-Gas) un
ter Hinzufügung von Wasserstoffchloridgas und Diboran-Gas
(B₂H₆). Dadurch wird eine flache und glatte monokristalline
p-Siliziumschicht 63 auf der Siliziumsubstratoberfläche 61
und auf einem Teil der Oxidfilmoberfläche (Fig. 7A) ausge
bildet. Dabei ist darauf hinzuweisen, daß die Abmessungen in
seitlicher Richtung übertrieben groß dargestellt sind und
die Höhenabmessung zwischen der Oberfläche des Isolierfilms
62 und der Oberfläche der monokristallinen Siliziumschicht
63 annähernd gleich der seitlichen Abmessung zwischen der
Kante der Öffnung 65 und der Kante der Schicht 63 ist. Falls
die Höhenabmessung kleiner sein sollte als die Querabmessung,
so braucht nach dem Aufwachsen der monokristallinen Silizium
schicht lediglich die Höhe durch ein bekanntes Verfahren ab
geschnitten zu werden.
Nachdem ein Gate-Oxidfilm 66 ausgebildet wurde, werden in
den Oberflächenbereich des Substrats etwa durch ein Ionen
implantationsverfahren Störstellen 64 eingebracht, und es
kann damit die gewünschte Schwellenwertspannung eines Tran
sistors gebildet werden. Danach wird polykristallines Sili
zium durch ein CVD-Verfahren aufgebracht, und nach der Aus
bildung einer Gate-Elektrode 67 ist der in Fig. 7 darge
stellte Zustand erreicht. Danach werden n-Störstellen, wie
etwa Arsen oder dergleichen durch Ionenimplantation mit ei
einer Dosis von 1015 cm-2 oder mehr unter Verwendung der Gate-
Elektrode 67 als Maske, dotiert, wodurch die Source- und
Drain-Bereiche 68 gebildet werden. Danach wird ein PSG-Film
69 mit hoher Konzentration als Zwischen-Isolierfilm nach dem
CVD-Verfahren aufgebracht. Dann wird durch eine entsprechende
Wäremebehandlung der Widerstand der Gate-Elektrode 67 aus
polykriatallinem Silizium vermindert sowie ein Ebnen der
Oberfläche erreicht, wie es in Fig. 7C dargestellt ist.
Nachdem durch die herkömmliche Fotoeingraviertechnik und
das Ätzverfahren Kontaktöffnungen 70 ausgebildet wurden,
wird Aluminium 71 durch ein Vakuum-Aufdampfverfahren aufge
bracht, die Verdrahtungselektroden werden ausgebildet und
nach einem Verschmelzen von Aluminium und Silizium in Was
serstoffatmosphäre ist der in Fig. 7D dargestellte Zustand
erreicht. Erforderlichenfalls wird ein Schutzfilm nach dem
CVD-Verfahren aufgebracht, und die Schutzfilmbereiche über
den Elektrodenkissen werden unter Verwendung der Fotoeingra
viertechnik und des Ätzverfahrens entfernt. Die Arbeitsweise
eines nach dem oben beschriebenen Verfahren hergestellten
Transistors ist ausgezeichnet. Es ist hier anzumerken, daß
das Aufwachsen der monokristallinen Siliziumschicht so ge
steuert werden kann, daß in der ersten Stufe des Aufwachs
prozesses ein Film von beispielsweise 0,5 µm Dicke ausge
bildet wird, wobei die Dosis des als t-Störstellen dienen
den Bors so gewählt wird, daß der spezifische Widerstand
der epitaktischen Schicht gleich 0,1 Ohm/cm ist, während in
der zweiten Stufe des Aufwachsprozesses ein Film von bei
spielsweise 0,5 µm Dicke gebildet wird und die Dosis der
Bor-Störstellen so gewählt wird, daß ein spezifischer Wider
stand von 10 Ohm/cm erhalten wird, und insgesamt eine epi
26 taktische Siliziumschicht aufwächst.
Fig. 8 zeigt einen nach dem in Fig. 7 dargestellten Verfah
ren hergestellten IGFET. Dabei haben die Komponenten mit
den gleichen Funktionen die gleichen Bezugszeichen wie in
Fig. 7. Es ist hier anzumerken, daß in Fig. 8A der PSG-Film
69 und die Source- und Drain-Elektroden 71 weggelassen wur
den und die epitaktische Siliziumschicht 63 in seitlicher
Richtung in vergrößertem Maßstab dargestellt ist. In einem
Siliziumdioxidfilm 62 ist eine Öffnung 65 mit einer Breite
w von 2 µm und einer Länge 1 von 3 µm ausgebildet. Eine
monokristalline Siliziumschicht 63 wächst innerhalb der Öff
nung 65 und auf dem Siliziumdioxidfilm 62 in Inselform auf.
Diese Eingriffszahl-Siliziumschicht 63 ist so ausgebildet,
daß die Höhe t über dem Siliziumdioxidfilm 62 etwa 1 µm und
der Abstand x der Kante der Öffnung 65 zur Kante der Einkri
stall-Siliziumschicht 63 ebenfalls etwa 1 µm beträgt. Zu
sätzlich dazu erstreckt sich eine Gate-Elektrode 67 aus poly
kristallinem Silizium mit einer Breite von 2,5 µm über einem
Gate-Oxidfilm 66 und n-Source- und Drain-Bereiche 68 sind in
selbstausrichtender Weise unter Verwendung der Gate-Elektrode
67 als Maske ausgebildet. Die pn-Übergänge 72 entlang der Kan
ten der Source- und Drain-Bereiche 68 erstrecken sich von der
Oberfläche der monokristallinen Siliziumschicht 63 bis zur
Oberfläche der Siliziumdioxidfilme 62, so daß die Fläche der
pn-übergänge 72 klein ist.
Eine sechste bevorzugte Ausführungsform der Erfindung ist in
den Fig. 9 und 10 dargestellt, wobei die Komponenten mit
den gleichen Funktionen wie in Fig. 7 und 8 die gleichen Be
zugszeichen aufweisen. Bei der in Fig. 9 dargestellten Halb
leitervorrichtung, die nach einem ähnlichen Verfahren wie
dem in Fig. 7 hergestellt wurde, werden ein n-Drain-Bereich
80 eines ersten Transistors und ein n-Drain-Bereich 81 eines
zweiten Transistors in einer monokristallinen p-Siliziumschicht
63 und ein n-Source-Bereich 82, der beiden Transistoren ge
meinsam ist, über einer Öffnung 65 ausgebildet, wobei die
Silizium-Gate-Elektroden 67 und 67′ der entsprechenden Tran
sistoren zwischen dem gemeinsamen Source-Bereich 82 und den
entsprechenden Drain-Bereichen 81 und 80 angeordnet sind. Da
die Drain-Bereiche, denen eine Spannung zugeführt wird, voll
auf den Isolierfilmen 62 angeordnet sind, wird die Übergangs
kapazität klein und damit die Durchbruchspannung hoch. Da ein
p⁺-Siliziumeinkristall-Substrat und die monokristalline p⁺-
Siliziumschicht 65 verbunden und auf dem gleichen Potential
gehalten werden, ist es möglich, die Halbleitervorrichtung
über das p⁺-Siliziumeinkristall-Substrat zu erden oder daran
eine Spannung anzulegen.
Bei der in Fig. 10 dargestellten Halbleitervorrichtung wird
eine monokristalline p-Siliziumschicht 63 über einem n⁺-
Siliziumeinkristall-Substrat 94 ausgebildet, wobei inner
halb einer Öffnung 65 ein Siliziumeinkristall-Bereich ein
n⁺-Bereich 93 ist. Ein gemeinsamer n⁺-Source-Bereich 92 ist
so ausgebildet, daß er das obere Ende der Öffnung 65 schließt,
wie es in Fig. 10 dargestellt ist. Damit kann dem gemeinsamen
Source-Bereich 92 über das n⁺-Siliziumsubstrat 94 ein vorbe
stimmtes Potential zugeführt werden, und es ist daher nicht
erforderlich, eine Aluminium-Verdrahtung auf der Oberfläche
des Bereichs 92 durchzuführen, so daß der Integrationsgrad
verbessert wird. Darüber hinaus können der Bereich 92 und
der Bereich 93 kontinuierlich als gleicher Bereich ausge
bildet werden.
Bei der in den Fig. 11 bis 13 dargestellten siebten be
vorzugten Ausführungsform handelt es sich um einen CMOS.
Wie in Fig. 11 dargestellt ist, ist in einem n-Siliziumein
kristall-Substrat 101 mit einer Störstellenkonzentration von
1015-1016 cm-3 ein p-Wannebereich 113 mit einer Störstel
lenkonzentration von 1016 cm-3 sowie ein durch thermische
Oxydation ausgebildeter Film 103 ausgebildet. In dem Film
103 sind zwei Öffnungen 112 mit einer Breite w von 2 µm
und eine Länge l von 3 µm ausgebildet, und der Abstand X
zwischen den beiden Öffnungen 112 (siehe Fig. 12) wird mit
2 µm gewählt. Eine monokristalline n-Siliziumschicht 104
mit einer Störstellenkonzentration von 1015 cm-3 wächst
über der oben beschriebenen Halbleiterstruktur nach dem er
findungsgemäßen, bereits oben beschriebenen Verfahren bis
zu einer Höhe t von 1,2 µm über der Oberfläche des Films
103 auf. Dann erstreckt sich die monokristalline n-Silizium
schicht 104 auch über den Film 103 bis zu einem verlängerten
Abstand x (siehe Fig. 12) von 1,2 µm, so daß in dem Bereich
zwischen den beiden Öffnungen 112 sich die von den entspre
chenden Öffnungen aus erstreckenden monokristallinen n-Si
liziumschichten sich kontinuierlich verbinden. Es ist hier
anzumerken, daß in den Fig. 11 und 12 die Abmessungen in
seitlicher Richtung im vergrößerten Maßstab dargestellt sind.
Entsprechend dem herkömmlichen Verfahren zur Herstellung
eines CMOS wird danach Bor in dem Bereich zur Ausbildung
eines n-Kanal-Transistors dotiert, um die monokristalline
n-Siliziumschicht in eine monokristalline t-Siliziumschicht
mit einer Störstellenkonzentration von 1016 cm-3 umzuwandeln.
Danach werden über der monokristallinen Siliziumschicht ein
Gate-Isolierfilm 105, n-Source- und Drain-Bereiche 109 des
p-Kanal-Transistors unter Verwendung einer Silizium-Gate-
Elektrode 108 als Maske ausgebildet, während p-Source- und
Drain-Bereiche 107 des n-Kanal-Transistors unter Verwendung
einer Silizium-Gate-Elektrode 106 als Maske ausgebildet wer
den. Dann wird auf dem Halbleiterchip ein PSG-Film 110 auf
gebracht, und es werden in dem PSG-Film 110 Öffnungen ausge
bildet, um Aluminiumelektroden 111 und 111′ mit den entspre
chenden Source- und Drain-Bereichen zu verbinden. Ein CMOS
mit der oben beschriebenen Konstruktion ist hinsichtlich der
Verminderung der Übergangskapazität und Verbesserungen in
der Durchbruchspannung aus den gleichen Gründen ausgezeich
net, die bereits oben in Verbindung mit der vierten bevor
zugten Ausführungsform erwähnt wurden. Da darüber hinaus eine
Netzspannung V dd durch Verbindung der Elektrode 111 des p-
Kanal-Transistors mit dem n-Substrat 101 oder eine Netzspan
nung V ss durch Verbinden der Elektrode 111 des n-Kanal-Tran
sistors mit der p-Wanne 113 zugeführt werden können, sind
die Verdrahtungskontakte auf der Oberfläche unnötig, so daß
ein höherer Schaltungsintegrationsgrad realisiert werden
kann als bei einem CMOS des SOS-Typs. Normalerweise liegt
die Breite w der im Isolierfilm 103 ausgebildeten Öffnungen
112 bei 0,5-5 µm, der Abstand X zwischen benachbarten Öff
nungen 112 bei 1-4 µm, die Dicke des Isolierfilms 103 bei
0,5-2 µm, die Dicke der monokristallinen Siliziumschicht
auf dem Isolierfilm 103 bei 0,5-2 µm und der Abstand x,
über den sich die monokristalline Siliziumschicht von der
Kante der Öffnung 112 aus erstreckt, bei 0,5-2 µm. In
jedem Fall muß die Bedingung t = x erfüllt werden.
Der in Fig. 13 dargestellte CMOS ist ähnlich wie der in Fig.
11 dargestellte CMOS, mit dem Unterschied, daß ein Source-
oder Drain-Bereich 109′ eines p-Kanal-Transistors und ein
Source- oder Drain-Bereich 107 eines n-Kanal-Transistors
vorgesehen sind, die sich in die entsprechenden Öffnungen
112 erstrecken. Eine solche Konstruktion kann in einigen
Fällen vorteilhaft verwendet werden.
In Fig. 14 ist eine achte bevorzugte Ausführungsform der Er
findung dargestellt. Diese Ausführungsform bezieht sich auf
einen integrierten Halbleiterschaltkreis, bei dem zwei IGFETs
in zwei Stufen übereinander gestapelt sind. In einem durch
einen Feldisolierfilm 202 umgebenen aktiven Bereich, der
teilweise in einem p-Siliziumeinkristall-Substrat 201 ver
graben ist, sind unter Verwendung einer Silizium-Gate-Elek
trode 208 auf einem Gate-Isolierfilm 207 als Maske n-Source-
und Drain-Bereiche 206 ausgebildet. Über der gesamten Ober
fläche des oben erwähnten Halbleiterchips sind ein Silizium
dioxidfilm 203 mit fast keinen Störstellen und ein Phosphor
silikat-Glasfilm (PSG-Film) 204 und außerdem ein Siliziumdi
oxidfilm oder ein Siliziumnitritfilm 205 darauf ausgebildet
und eine Öffnung 215, die bis zu dem Source- oder Drain-Be
reich 206 reicht, ist durch die Filme 203, 204 und 205 aus
gebildet. Dann wird das epitaktische Aufwachsen bei vermin
dertem Druck unter Verwendung der freigelegten Einkristall-
Oberfläche (der Oberfläche des Source- oder Drain-Bereichs
206) als Keimkristall sowie unter Verwendung eines Diboran-
Gases (B₂H₆) und Dichlososilan (SiH₂Cl₂) als Quelle, ver
dünnt durch Wasserstoff und unter Hinzufügung von Wasser
stoffchlorid, wodurch eine p-Siliziumeinkristall-Schicht 210
innerhalb der Öffnung 215 und auf dem Isolierfilm 205 auf
wächst. Bei dieser Ausführungsform wächst die monokristalli
ne p-Siliziumschicht 210 beispielsweise bis zu einer Höhe von
3 µm über die Oberfläche des Isolierfilms 205 auf, so daß
sie sich in seitlicher Richtung bis zu einer Entfernung von
3 µm erstreckt. Danach wird in senkrechter Richtung ein
anisotrophes Plasmaätzen durchgeführt, wodurch die Dicke der
monokristallinen Siliziumschicht 210 auf 1 µm vermindert
wird. Danach werden n-Source- und Drain-Bereiche 212, 213
unter Verwendung einer Silizium-Gate-Elektrode 211 auf dem
Gate-Isolierfilm 209 als Maske ausgebildet, und zwar so, daß
der n-Bereich 212 bis zu dem in dem Substrat ausgebildeten
Bereich 206 reicht. Danach wird ein Passivierungsfilm 214
auf der gesamten Oberfläche ausgebildet, so daß dadurch
ein IGFET mit Aufwärtsstufe geschaffen wurde. Wie bereits
oben beschrieben wurde, kann die Erfindung auch auf soge
nannte dreidimensionale Vorrichtungen angewendet werden. Da
ein PSG-Film 204 vorgesehen ist, wird zusätzlich dazu die
Oberfläche der Vorrichtung durch eine Hochtemperaturbehand
lung glatt. Da die auf einer Oberfläche mit ausgezeichneter
Ebenheit ausgebildete monokristalline Siliziumschicht 210
eine bessere Kristallinität aufweist, weist der auf der
Oberfläche ausgebildete IGFET mit Aufwärtsstufe (up-stair)
ein ausgezeichnetes Betriebsverhalten auf.
Bei der in Fig. 15 dargestellten Ausführungsform handelt es
sich um einen Sperrschicht-Feldeffekttransistor. Mittels
thermischer Oxidation wird ein Film 303 in einem Silizium
einkristall-Substrat 301 und eine Öffnung 304 in dem Film
303 an einer Stelle ausgebildet, wo eine Gate-Elektrode aus
gebildet werden soll. Danach wird das epitaktische Aufwach
sen bei vermindertem Druck von 1,06 x 10⁴ Pa (80 Torr) durch
geführt, wobei die Substrattemperatur bei 1000° C unter Ver
wendung eines Gases gehalten wird, das durch Verdünnen eines
SiH₂Cl₂-Gases mit Wasserstoff und Hinzumischen von Wasser
stoffchlorid dargestellt wird. Im ersten Verfahrensschritt
des epitaktischen Aufwachsens wird Diborat-Gas (B₂H₆) hin
zugefügt, um eine monokristalline p-Siliziumschicht 302 mit
einem spezifischen Widerstand von 10 Ohm/cm zu bilden. Im
zweiten Verfahrensschritt wird Phosphin-Gas (PH₃) hinzuge
fügt, um eine monokristalline n-Siliziumschicht 305 zu bil
den. Danach werden nach einem herkömmlichen Verfahren n-
Störstellen dotiert, zur Ausbildung von n⁺-Source- und Drain-
Bereichen 306, und es werden ein Oxidfilm 308 auf der Ober
fläche der Bereiche 306 und ein p-Gate-Bereich 307 ausge
bildet. Da die Source- und Drain-Bereiche 306 bei einem sol
chen Transistor von dem Siliziumeinkristall-Substrat isoliert
bzw. getrennt sind, kann die Lastkapazität vermindert werden,
so daß dadurch ein Hochgeschwindigkeitsbetrieb möglich ist.
Da zusätzlich dazu der aktive Bereich in Inselform ausgebil
det ist, kann ein Leckstrom unterdrückt werden.
Fig. 10 zeigt eine zehnte bevorzugte Ausführungsform der
Erfindung, die sich auf einen Sperrschicht-Feldeffekttran
sistor bezieht. Dabei wird ein Isolierfilm 402 auf einem
n-Siliziumeinkristall-Substrat 401 sowie eine Öffnung 405
an einer Stelle ausgebildet, wo der Kanalbereich des Tran
sistors ausgebildet werden soll. Danach wird das epitakti
sche Aufwachsen bei vermindertem Druck von 1,06 × 10⁴ Pa
(80 Torr) durchgeführt, wobei die Substrattemperatur auf
1000° C gehalten und Wasserstoff mit einer Flußgeschwindig
keit von 100 l/min, SiH₂Cl₂ mit 500 cm³/min und Wasserstoff
chlorid mit 1,5 l/min hindurchgeschickt werden und zusätz
lich Phosphin (PH₃) damit gemischt wird, wodurch eine mono
kristalline n-Siliziumschicht 404 in Inselform gebildet wird,
die sich innerhalb der Öffnung 405 und auf dem Isolierfilm
402 erstreckt. Danach werden in der monokristallinen n-Sili
ziumschicht 404 durch ein Ionenimplantationsverfahren p-Stör
stellenbereiche 406 und n-Source- und Drain-Bereiche 403
ausgebildet. Danach wird durch thermische Oxidation ein Film
408 auf der gesamten Oberfläche aufgebracht, werden eine Öff
nung in dem Film 408 und ein p-Störstellenbereich 407 in der
Öffnung ausgebildet und wird eine Elektrode 409 mit dem Stör
stellenbereich 407 verbunden. Da die Source- und Drain-Bereiche
in einem solchen Transistor von dem Siliziumeinkristall-Sub
strat getrennt sind, wird die parasitäre Kapazität vermindert
und dadurch ein Hochgeschwindigkeitsbetrieb ermöglicht. Da
darüber hinaus der aktive Bereich in Inselform ausgebildet
ist, kann ein Leckstrom unterdrückt werden.
Änderungen und Ausgestaltungen der beschriebenen Ausführungs
formen sind für den Fachmann ohne weiteres möglich und fal
len in den Rahmen der Erfindung.
Claims (4)
1. Verfahren zur Herstellung einer Halbleitervorrichtung
mit den Verfahrensschritten:
Ausbilden eines Siliziumeinkristall-Substrats mit einem Isolierfilm auf der Oberfläche und mindestens einer se lektiv darin ausgebildeten Öffnung,
Einsetzen des Siliziumeinkristall-Substrats in eine Kammer und
Aufwachsenlassen einer monokristallinen Siliziumschicht, die sich vom Bereich des Siliziumeinkristall-Substrats inner halb der Öffnung bis auf den Isolierfilm erstreckt, durch ein CVD-Verfahren unter Einfließenlassen einer Silizium- Chlorverbindung und von Wasserstoffchlorid in die Kammer und Reagierenlassen derselben,
dadurch gekennzeichnet, daß der Kammer Di chlorsilan, Chlorwasserstoff und ein Trägergas mit einem verminderten Druck von 1 bis 200 Torr (133 Pa bis 26,6 kPa) und einer Temperatur von 900° C bis 1000° C zugeführt werden, um die kristalline Siliziumschicht aufwachsen zu lassen.
Ausbilden eines Siliziumeinkristall-Substrats mit einem Isolierfilm auf der Oberfläche und mindestens einer se lektiv darin ausgebildeten Öffnung,
Einsetzen des Siliziumeinkristall-Substrats in eine Kammer und
Aufwachsenlassen einer monokristallinen Siliziumschicht, die sich vom Bereich des Siliziumeinkristall-Substrats inner halb der Öffnung bis auf den Isolierfilm erstreckt, durch ein CVD-Verfahren unter Einfließenlassen einer Silizium- Chlorverbindung und von Wasserstoffchlorid in die Kammer und Reagierenlassen derselben,
dadurch gekennzeichnet, daß der Kammer Di chlorsilan, Chlorwasserstoff und ein Trägergas mit einem verminderten Druck von 1 bis 200 Torr (133 Pa bis 26,6 kPa) und einer Temperatur von 900° C bis 1000° C zugeführt werden, um die kristalline Siliziumschicht aufwachsen zu lassen.
2. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß das in die Kammer einfließende
Gas 0,05 bis 1,0 mol-% (Molprozente) Dichlorosilan,
0,05 bis 3.0 mol-% Wasserstoffchlorid und ein Trägergas
aufweist.
3. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß die monokristalline Siliziumschicht
bis zu einer Höhe von 0,5 bis 4 µm über die Oberfläche
des Isolierfilms aufwächst, wobei der Abstand von der
Kante der Öffnung bis zur Außenkante der monokristallinen
Siliziumschicht bei 0,5 bis 4 µm liegt.
4. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß der Isolierfilm aus einem Silizium
dioxidfilm besteht und daß ein Siliziumnitritfilm auf den
Seitenflächen der in dem Siliziumdioxidfilm ausgebildeten
Öffnung aufgebracht ist.
Applications Claiming Priority (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56105886A JPS587869A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
JP10588281A JPS587881A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
JP10588481A JPS587882A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
JP10588381A JPS587819A (ja) | 1981-07-07 | 1981-07-07 | 気相成長の方法 |
JP10588581A JPS587868A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
JP10588881A JPS587861A (ja) | 1981-07-07 | 1981-07-07 | 集積回路装置 |
JP15437681A JPS5856321A (ja) | 1981-09-29 | 1981-09-29 | 半導体基板の製造方法 |
JP15437781A JPS5856322A (ja) | 1981-09-29 | 1981-09-29 | 半導体基板の製造方法 |
JP15437881A JPS5856323A (ja) | 1981-09-29 | 1981-09-29 | 半導体基板の製造方法 |
JP56156684A JPS5857746A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置 |
JP56156683A JPS5857745A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3225398A1 DE3225398A1 (de) | 1983-01-27 |
DE3225398C2 true DE3225398C2 (de) | 1989-09-14 |
Family
ID=27582149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19823225398 Granted DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US4637127A (de) |
DE (1) | DE3225398A1 (de) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0126292B1 (de) * | 1983-04-21 | 1987-12-02 | Kabushiki Kaisha Toshiba | Halbleitervorrichtung mit einer Schicht zur Isolation der Elemente und Verfahren zu ihrer Herstellung |
US4654958A (en) * | 1985-02-11 | 1987-04-07 | Intel Corporation | Process for forming isolated silicon regions and field-effect devices on a silicon substrate |
JP2566914B2 (ja) * | 1985-12-28 | 1996-12-25 | キヤノン株式会社 | 薄膜半導体素子及びその形成法 |
JPH0782996B2 (ja) * | 1986-03-28 | 1995-09-06 | キヤノン株式会社 | 結晶の形成方法 |
JP2670442B2 (ja) * | 1986-03-31 | 1997-10-29 | キヤノン株式会社 | 結晶の形成方法 |
JPH0639702B2 (ja) * | 1986-04-14 | 1994-05-25 | キヤノン株式会社 | 堆積膜形成法 |
US4700460A (en) * | 1986-05-30 | 1987-10-20 | Rca Corporation | Method for fabricating bidirectional vertical power MOS device |
EP0251767A3 (de) * | 1986-06-30 | 1988-09-07 | Canon Kabushiki Kaisha | Halbleiterschaltung des isolierten Typs und dessen Herstellungsverfahren |
JPH0812906B2 (ja) * | 1986-07-11 | 1996-02-07 | キヤノン株式会社 | 光電変換装置の製造方法 |
JPH0639357B2 (ja) * | 1986-09-08 | 1994-05-25 | 新技術開発事業団 | 元素半導体単結晶薄膜の成長方法 |
KR900007686B1 (ko) * | 1986-10-08 | 1990-10-18 | 후지쓰 가부시끼가이샤 | 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법 |
US4749441A (en) * | 1986-12-11 | 1988-06-07 | General Motors Corporation | Semiconductor mushroom structure fabrication |
US4777147A (en) * | 1987-01-28 | 1988-10-11 | Texas Instruments Incorporated | Forming a split-level CMOS device |
CA1296816C (en) * | 1987-02-28 | 1992-03-03 | Kenji Yamagata | Process for producing a semiconductor article |
JP2651146B2 (ja) * | 1987-03-02 | 1997-09-10 | キヤノン株式会社 | 結晶の製造方法 |
US5334864A (en) * | 1987-03-26 | 1994-08-02 | Canon Kabushiki Kaisha | Process for selective formation of II-VI group compound film |
JPS63237533A (ja) * | 1987-03-26 | 1988-10-04 | Canon Inc | 2−6族化合物膜の選択形成方法 |
US5364815A (en) * | 1987-03-27 | 1994-11-15 | Canon Kabushiki Kaisha | Crystal articles and method for forming the same |
US4772568A (en) * | 1987-05-29 | 1988-09-20 | General Electric Company | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region |
US4786615A (en) * | 1987-08-31 | 1988-11-22 | Motorola Inc. | Method for improved surface planarity in selective epitaxial silicon |
US5255258A (en) * | 1987-09-24 | 1993-10-19 | Canon Kabushiki Kaisha | Microprobe, preparation thereof and electronic device by use of said microprobe |
US4829016A (en) * | 1987-10-19 | 1989-05-09 | Purdue Research Foundation | Bipolar transistor by selective and lateral epitaxial overgrowth |
US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
JPH01290598A (ja) * | 1988-05-17 | 1989-11-22 | Res Dev Corp Of Japan | 微細マルチプローブの製造方法 |
EP0364139B1 (de) * | 1988-10-02 | 1994-02-23 | Canon Kabushiki Kaisha | Gegenstand aus Kristall und Verfahren zu seiner Herstellung |
US5006913A (en) * | 1988-11-05 | 1991-04-09 | Mitsubishi Denki Kabushiki Kaisha | Stacked type semiconductor device |
US5146304A (en) * | 1988-12-22 | 1992-09-08 | Honeywell Inc. | Self-aligned semiconductor device |
US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
US4897366A (en) * | 1989-01-18 | 1990-01-30 | Harris Corporation | Method of making silicon-on-insulator islands |
US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
JPH04299569A (ja) * | 1991-03-27 | 1992-10-22 | Nec Corp | Soisの製造方法及びトランジスタとその製造方法 |
US5635411A (en) * | 1991-11-12 | 1997-06-03 | Rohm Co., Ltd. | Method of making semiconductor apparatus |
US5342804A (en) * | 1993-05-19 | 1994-08-30 | Texas Instruments Incorporated | Method of fabrication of devices with different operating characteristics through a single selective epitaxial growth process |
JPH0851109A (ja) * | 1994-04-11 | 1996-02-20 | Texas Instr Inc <Ti> | 酸化物でパターン化されたウェーハの窓内にエピタキシャルシリコンを成長させる方法 |
DE4440390A1 (de) * | 1994-11-11 | 1996-05-15 | Stuttgart Mikroelektronik | Epitaxie-Verfahren zur Herstellung von Halbleiterschichtsystemen mit ultrakurzen, lateralen Dotierungsübergängen |
US5712498A (en) * | 1996-08-26 | 1998-01-27 | Massachusetts Institute Of Technology | Charge modulation device |
EP0849804A3 (de) * | 1996-12-19 | 1999-08-25 | Texas Instruments Incorporated | Verbesserter Feldeffekttransistor |
FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
DE10131237B8 (de) * | 2001-06-28 | 2006-08-10 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
US7198970B2 (en) * | 2004-01-23 | 2007-04-03 | The United States Of America As Represented By The Secretary Of The Navy | Technique for perfecting the active regions of wide bandgap semiconductor nitride devices |
KR100618827B1 (ko) * | 2004-05-17 | 2006-09-08 | 삼성전자주식회사 | FinFET을 포함하는 반도체 소자 및 그 제조방법 |
DE102005022306B4 (de) * | 2004-05-17 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) |
KR100568544B1 (ko) * | 2004-09-20 | 2006-04-07 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 |
US20060255412A1 (en) * | 2005-05-13 | 2006-11-16 | Nirmal Ramaswamy | Enhanced access devices using selective epitaxial silicon over the channel region during the formation of a semiconductor device and systems including same |
KR101096388B1 (ko) * | 2009-12-30 | 2011-12-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 이의 제조 방법 |
CN104064466B (zh) * | 2013-03-21 | 2017-03-22 | 中芯国际集成电路制造(上海)有限公司 | 分段沟道晶体管及其形成方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH455055A (de) * | 1967-03-15 | 1968-04-30 | Ibm | Halbleiteranordnung, bestehend aus einem Substrat, einer Öffnungen enthaltenden Maske und einer durch die Öffnungen mit dem Substrat verbundenen einkristallinen Halbleiterschicht |
IL31551A0 (en) * | 1968-03-01 | 1969-04-30 | Bayer Ag | Polyhalo-(phenyl sulphonic acid)anilides and their preparation |
US3574008A (en) * | 1968-08-19 | 1971-04-06 | Trw Semiconductors Inc | Mushroom epitaxial growth in tier-type shaped holes |
DE1900116C3 (de) * | 1969-01-02 | 1978-10-19 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen hxxochreiner, aus Silicium bestehender einkristalliner Schichten |
US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
US3905036A (en) * | 1974-03-29 | 1975-09-09 | Gen Electric | Field effect transistor devices and methods of making same |
US4004954A (en) * | 1976-02-25 | 1977-01-25 | Rca Corporation | Method of selective growth of microcrystalline silicon |
NL7812388A (nl) * | 1978-12-21 | 1980-06-24 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze. |
JPS55130176A (en) * | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Field effect semiconductor element and method of fabricating the same |
NL8006339A (nl) * | 1979-11-21 | 1981-06-16 | Hitachi Ltd | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
DE3042888A1 (de) * | 1979-12-06 | 1981-06-11 | Siemens AG, 1000 Berlin und 8000 München | Zener-diode |
US4349394A (en) * | 1979-12-06 | 1982-09-14 | Siemens Corporation | Method of making a zener diode utilizing gas-phase epitaxial deposition |
JPS5683046A (en) * | 1979-12-11 | 1981-07-07 | Seiko Instr & Electronics Ltd | Manufacture of integrated circuit |
DE3008058A1 (de) * | 1980-03-03 | 1981-09-17 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung |
JPS577161A (en) * | 1980-06-16 | 1982-01-14 | Toshiba Corp | Mos semiconductor device |
US4462847A (en) * | 1982-06-21 | 1984-07-31 | Texas Instruments Incorporated | Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition |
-
1982
- 1982-07-06 US US06/395,110 patent/US4637127A/en not_active Expired - Fee Related
- 1982-07-07 DE DE19823225398 patent/DE3225398A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3225398A1 (de) | 1983-01-27 |
US4637127A (en) | 1987-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3225398C2 (de) | ||
DE3889245T2 (de) | Integrierter und kontrollierter Leistungs-MOSFET. | |
DE10323242B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit epitaktisch gefülltem Graben und Halbleitervorrichtung mit epitaktisch gefülltem Graben | |
DE69320520T2 (de) | Verfahren zur Herstellung eines Heteroübergangsbipolartransistors | |
DE3881799T2 (de) | Verfahren zur Herstellung von CMOS-Bauelementen. | |
DE4110645C2 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung | |
DE102006037510B3 (de) | Verfahren zum Herstellen einer Grabenstruktur, die Verwendung dieses Verfahrens zur Herstellung einer Halbleiteranordnung und Halbleiteranordnung mit einer Grabenstruktur | |
DE2808257A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
EP0001574B1 (de) | Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung | |
EP1597770A1 (de) | Bipolartransistor mit verbessertem basis-emitter- bergang und verfahren zur herstellung | |
DE3525396A1 (de) | Vertical mosfet und verfahren zu seiner herstellung | |
DE19806838A1 (de) | Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben | |
DE3530773A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE102007044414A1 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
DE2849373C2 (de) | ||
DE68928951T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren | |
DE2926334A1 (de) | Verfahren zur herstellung von halbleiterbauelementen, insbesondere von ladungsgekoppelten bauelementen | |
DE3525550A1 (de) | Verfahren zur herstellung von feldeffekttransistoren mit isoliertem gate und hoher ansprechgeschwindigkeit in integrierten schaltungen hoher dichte | |
DE69637500T2 (de) | Bipolartransistor mit epitaxialer Basis und Verfahren zur Herstellung | |
DE69033593T2 (de) | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einer Isolationszone | |
DE102006004627B3 (de) | Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben | |
EP1701386B1 (de) | Verfahren zur Integration von zwei Bipolartransistoren in einem Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung | |
DE69511343T2 (de) | Verfahren zur Herstellung eines für IGBT geeigneten Halbleiterplättchens | |
DE3486144T2 (de) | Verfahren zur herstellung einer halbleiteranordnung. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OR8 | Request for search as to paragraph 43 lit. 1 sentence 1 patent law | ||
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |