JPS5856321A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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JPS5856321A
JPS5856321A JP15437681A JP15437681A JPS5856321A JP S5856321 A JPS5856321 A JP S5856321A JP 15437681 A JP15437681 A JP 15437681A JP 15437681 A JP15437681 A JP 15437681A JP S5856321 A JPS5856321 A JP S5856321A
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JP
Japan
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insulating film
substrate
epitaxial
single crystal
growth
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JP15437681A
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Yukinobu Tanno
丹野　幸悦
Nobuhiro Endo
遠藤　伸裕
Yukinori Kuroki
黒木　幸令
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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    • H01L21/02639—Preparation of substrate for selective deposition

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は杷緻＠領域をもつ単結晶基根上に平滑な高品質
の８１工ピタキシヤル層を選択的にａ長する方法に関す
るものである。
通常、ＭＵＳデバイスにおりてはＳｉエビメ奇シャル層
は用すられておらず、８１基板そのものにイオンイング
ランチーシラン法や不純物拡散法を用いて所望の伝導型
（Ｐ型又はＮ型）の層が形成され、それぞれ能動領域１
分離領域などが形成されてｂる。分離領域形成の一方法
として部分酸化法（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ　
ｏｆ　８ｉ１ｉｃｏｎ・−・−ＬＯＣＵＳ法）が良く用
いられている。
最近では、超ＬＳＩデバイス指向の微細加工技術の研究
開発が進み、サブきりａンの加工がＵＶ篇元２ｗ１子ビ
ーム、Ｘ線等を用すたリンゲラ２イ技術とドライエツチ
ング技術の進歩により客層にできるようになって込る。
しかしながら部分酸化法を用いたＭ０８デバイスでは、
種々の不都合が生じてきている。すなわち微細加工技術
が先行し部分酸化法の制御技術が問題とな）つつある、
それは基板を酸化する場合にはｂｓｓｓＮ＋ｍをマスク
として単結晶領域が熱酸化される。しかしその酸化され
た断面は半楕円形となり所要の能ｍｆｉＩＩ域にはみ出
し、又隣接する能動領域との間隔も大きくなることとな
り、デバイスの高密度化、＾速化及び設計上も問題とな
る。
他の問題としては％列えばＣ−ＭＯ８デバイスにおいて
、通常の基板を部分酸化し分離領域を形成し、それぞれ
ＰチャンネルとＮチャンネルトランジスタを形成した場
合に、デバイスの―作中に大きな外来雑音１圧が、入力
又は出力端子から内部回路に入ると、電源端子から接地
端子へ数ｍＡから数十ｍＡ４の異常ｗＬ流が流れる埃象
（ラッチアップ）が起る、等の問題がある。
以上のように従来技術でのＭ０８デバイス構造では高密
度化への障害がち９、このことは寄生容量を増大させ、
デバイスの高速化の障害となる。
さらに先に述べたように構造上異常電流が流れる等の欠
点を有している。
本発明の目的は半導体基板そのものに能動領域を形成す
るとと迦く、絶縁ＩＩ　（８ｉへ又はｂｓＡ＞をマスク
として、８ｉエピタキシャル成長ＪＩｌｔ−選択的に半
導体基板上に形成し、従来技術の欠点をおぎなｉデバイ
ス特性の向上をねらおうとするものである。
七の構成要件としては（１１１）面方位を有する８ｉ単
結晶基板に絶縁膜を形成し、゛リングラフィ技術とドラ
イエツチング技術を用いサブミクロンの敏細加工を施す
、この基板を減圧エピタキシャル成長炉にセットしＴｈ
　ｓｉＨ，ｃｌ、−Ｈ，系を用す減圧下で成長し、半導
体基板上又は結縁基板上にもｂた９趨択的に単結晶膜を
形成しようとするものである。
８１結晶の遮択成長技術の公知間としては１）ジャーナ
ル、オフ。エレクトロケミ、カル、ソサイテ４　（Ｊ、
ｋＪｌ　ｅｃｔｒｏｃｈｅｍ、ｅ＄ｏｃ、　、Ｖｏｌ　
、　１２０　ｅｍ５　ｓ　Ｐ−６６４，１９７３）及び
２）ジャーナル、オフ。エレクトロケミカル、ソサイテ
４　（Ｊ、Ｅｌｅｃｔｒｏｃｈａｎ、Ｓｏｃ。
Ｖｏｌ、１２２．繊１２．Ｐ−１６６６，１９７５）が
Ｆハ前ｓテｔｔ　８ｉＣ１，−ＨＣｌ−Ｈ，系ｔｃ４Ｊ
　１１５０’ＣでＳｉｎ。
娯ｆｗｘ／　として、Ｓｉ基板（２）　（１１１）、（
１１０）。
（１１５）、と（１００）面を選び成長したところ、エ
ピタキシャル表面の平ｆ＃注は（１１０）面が最も良く
、（１１１）面と（１１５）　ｒ１ｍｋ用ｉた場合には
良くない。
さらＫ　（１１５）面を用いた場合のエピタキシャル層
では下地パターンとエビタ中シャル層のパターンがずれ
るパターン変形が大暑（、開隠であることがｍｌ載され
て−る。後者では基板に中１０〜２０ｍで深さが〜１０
０＃ａ＊０ｉｌｌｌｔ−滲威し、基板上に何ら絶縁膜を
形成することなしに、溝部だけに選択的に８ｉ単結晶ｔ
ｍ込み成長しようとする１ので、８是ソースとして８ム
に、８ｉｆｌＣ１・、８ｉ鳩Ｃ１，と８ｉＣ１，を加え
てＭＣＩガスを導入して行うものである０選択成長のポ
イントはＣ１／８ムの―縦比が重畳であることが記載さ
れて＾る。又ａｉにＣ１，−ＨＣ１４４系では基板方位
を（１１０）　ｉｌＫ遇び１０８０Ｃで試みたが、平滑
な表面が得られな−ことが述べである。
以上のようＫ１９１結晶の選択成長の公知岡では（１０
Ｇ）画中（１１１）面を用いても結晶１１画の平滑度が
悪く、岨１−ｊ、Ｃ１，−１１ｃｌ−鶴系を用−ても結
晶性が良くなｉ等の問題がある。又Ｍ（ｌデバイスの場
合、基板方位が（１１０）　＠を用−友と自には表面準
位が発生し問題となる。
本発明では従来の選択成長技術の不備な点を改良できる
もので、その中−ポイントは半導体基板上に形成した絶
縁膜の断ｆＩ７Ａ形状をある制限され九逆Ｔ１？−形に
加工し、岨Ｈ＊Ｃ１ｔ−鳩系で、減圧下で選択エピタキ
シャル成長を行うことである。
ａｌＲ圧下で８１エビタ午シヤル成長を行うとそのｌ１
１面が平滑になる理由は、減圧エピタキシャル法の特徴
であるパターン変形が起らないことと蘭遅し、成長のメ
カニズムが異なる一゛のと考えられる。
しかし明確な理由は今のところ分ってめない。
次に本＠＠ｔ−説明するための簑施的について述べる。
実施的−１ ３″φの８五基板の面方位が九えに（１１１）向を過び
、絶縁１ｉｉ！　（ａｉへ又Ｆｉ８ｉＡ）を、５０００
Ａ堆積しリングラフィ技術とドライエツチング技＊を用
＾て、その線巾を０．５〜３．０μｍで七の絶縁−のＷ
ｒ面が矩形のＳｔ−もり微細加工を施す。これらの基板
をシリンダ証エピタキシャル成長炉にセットする。
基板温ｌ！ｔ〜１２００℃としプレベーキング１〜１５
分行う、さらに基板温＃：を１０８０℃として、鵬：１
００ｔ／分−ｓｉ′Ｈａｃｔｌ　”　５０　Ｇ　ＣＧ／
’分、成長圧カニＢ６ＴｏｒｒＯ桑件で〜１０分成長す
ると〜１．ＯａｍＯ８ゑ結晶膜が成長する。
＊ｇ状態は金属干渉顕微鏡（ノマルスキー）でそＯ断面
は走査製電子顕微鏡（８ＥＭ）で観察できる。この場合
の８４工ピタキシヤル成長層の断面の模式図を第１図に
示す。
Ｓ１単結晶基板１．に絶縁１１１２を形成し、この上に
３の８１験が形成される。減圧エピタキシャル成長のた
めに選択エピタキシャル領域（単結晶上又はｉａｓｉｇ
上の一部）は平滑で、良質の単結晶が成長する。しかし
ながら絶縁膜上の一部は成長しないため、！！！面に凹
凸が生じる。これはデバイス作製上、例えば配線等の工
程では問題になる。
又この実施同−ＩＫよシ絶縁瞑の高さ以上に成長した部
分のエピタキシャル膜厚と８ｉ０．［上にはみ出すエピ
タキシャル領域の長さがほぼ同じであることを見す出し
た０本発明はこＯ現象を利用しようとするものであり、
以下に本発明のｙ４ｂｆＡ９Ｉについて説明する。
実施ｆ１−２ ３″−の８轟基板の面方位が例えば（１０）面を選び、
ｓｔＱｅｉｍｅ〜５０００Ａ堆積し、リング２フイ技術
とドライエツチング技術を用すて、その線巾ｔ−ａ、Ｓ
〜３．０μ鴫でその断面が丁字形になるように除去し、
且つ１字形のハシ両端のはみだし部分の長さとパーの高
さがはぼ等し＾ような微細加工を施す、以下は実施例−
１と同じ条件、１０８０℃、−８０Ｔｏｒｅ　、ｗ２．
０分、成長を行うと〜１．Ｑ１１ａｘの８１緒晶−が成
長する。
８１工ピタキシヤル成長層の表面状態は金属干渉顕微鏡
で、その断面は走査製電子顕微鏡で観察できる。この場
合０８ｉ工ピタキシヤル成長層の断ｍＯ模式図を第２図
に示す０図から分るようにδｉ導結晶基板上の８ｉ０１
娯が開口された部分に８１エピタキシヤル換が埋込まれ
、Ｔバ一部の両端か８１０１膜上にｔＬ１エピタキシャ
ル成１ｃｆる。
菖２図の１は８ゑ単結晶基板、２は絶縁膜、３紘エピタ
キシャル膜で、４．４’はＳｉへ膜上の８１エピタキシ
ヤル拠である。８１工ピタキシヤル層は８１０１ｇが開
口された部分に製送まれるため、基板表面はほぼ平担と
なる。
以上のように８ｉ基板上の８ム０１膜をある制限された
逆Ｔ字形に加工し、５１４ｃｌ、−Ｈ，系を用−減圧下
で成長を行えば、その表面が平滑で良好な結晶性を有す
る選択８！エピタキシヤル層が形成できるものである。
本発＆ＪＩｌｏ実ｔｔｙｎｃｘｂ館ｚｌ！０４．４’の
ように絶縁基板上にも成長することは、この領域にソー
ス、ドレインを形成することができ、異常電流の発生（
２ツテアツプ）１！−も防止できる。又部分酸化法によ
る高ｖｌｉ度化の不利な点をカバーし、シャープなジャ
ンクシーン形成ができる丸め、高装置で、高速な一σＳ
又はＣ−Ｍ０８デバイスを形成できるものである。さら
に′？−の選択成長技術の利点としては、多層配線のた
めのコンタクトホールＯ＃Ｉ［込み成長技術としても応
用でき、配線の平滑化を可能ならしめデバイスの儒頗性
を向上させることもてきる０本発明ではＭＯ＆デバイス
について述べ丸が、バイポーラデバイスにも応用できる
ことはいうまでもな−０ ａｍｏ簡単ａｍ明 總１ａｉｌｌは減圧エピタキシャル法で成長した場合の
成長層断面の模式図。
第２１ｉは本ｉ＆＠による本結晶基板上の絶鍬銚のその
断面形状が丁字形になるように＃、去し、この基板に減
圧下でニビメキシ謄ル成長した場合の成長層断面の模式
図。
１−８Ａ単結晶基板 ２−絶縁１１ｇ（８ｉへ又はＳ１１へ）３−・姐エピタ
キシャル成長層

Claims (1)

    【特許請求の範囲】
  1. Ｂ１単結晶着板上に絶縁膜を堆積しその断面が１字形に
    なるように絶縁ｍｅ除去する徽細加工？施し、その形状
    が１゛字形のバー両端のはみ出し部分の長さとバーの畠
    さがほぼ同じであるようにした後、前に１゛字形に開口
    した領域にのみ、５ｉＨｓＣ１゜−へ系を用い減圧エピ
    タキシャル成長技術によシ七の成長圧力が２０〜２００
    １’ｏｒｒの範囲て１選択的な８４エピタキシヤル鳩を
    、埋込み成長することを特徴とする半導体基板の製造方
    法。
JP15437681A 1981-07-07 1981-09-29 半導体基板の製造方法 Pending JPS5856321A (ja)

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JP15437681A JPS5856321A (ja) 1981-09-29 1981-09-29 半導体基板の製造方法
US06/395,110 US4637127A (en) 1981-07-07 1982-07-06 Method for manufacturing a semiconductor device
DE19823225398 DE3225398A1 (de) 1981-07-07 1982-07-07 Halbleitervorrichtung und verfahren zu ihrer herstellung

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344717A (ja) * 1986-03-31 1988-02-25 Canon Inc 結晶の形成方法
US6368405B1 (en) 1998-12-24 2002-04-09 Hyundai Electronics Industries Co., Ltd. Apparatus for growing single crystal silicon and method for forming single crystal silicon layer using the same

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Publication number Priority date Publication date Assignee Title
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